TWI228835B - Junction varactor - Google Patents

Description

1228835 五、發明說明（1) 【技術領域】 I - 本發明係概括關於一種可變電容（varactor )，尤指一種 同時具有高品質因數（Q factor)以及寬調頻範圍（tuning range)特性之PN接面可變電容。 等的舉時用要 壓同調 像號。一此重cif制脈能 影訊礎以因的步Η控時用 、子基要，缺同目來各使 息電的都作或脈η壓調常 訊理要，運可時！電協也 、處重)t起不的tffl以以， 料味最—一中同^，，中 資用中:^路統不'器號器 、而業\電系調I盪訊波 是 還 據，產,,位位協、3震盪濾 數遞訊C數數要}控震的 ， 種傳資統個代，中壓的密 各來代系各現外統的同精 ，式現訊的是此系密不些 中形為資中器C訊精率某 業的成的統盪一通要頻在 產號就般系震之的需出是 j 訊訊也T位的塊號則盪像 術資子，在數脈方訊中震， 技 化電路，調時築輸路器有 前 代以電說協生構傳電盈還 先 現是理來來產路在相震。 t 在都處例脈來電說鎖控步

1228835 五、發明說明（2) 加以調整。目前已發展出多種可變電容可應用於積體電 路元件中，例如PN二極體、宵基二極體（Schottky d i ode )以及金氧半導體（me t a 1 ox i de sem i conduc tor， MOS )電晶體二極體等均為常見應用於雙載子電晶 (b i po 1 ar juncti on transistor， BJT)、互補式金氧半 導體（comp 1 emen tary me ta 1 ox i de sem i conduc t or， CMOS)電晶體以及雙載子—互補式金氧半^ (BiCMOS)等電子元件中之可免

請參考圖一，圖一為習知接面可變電容的剖面結構示意 圖。如圖一所示，在p型基底」0内形成有N型離子并」2以 及複數個隔離結構14，例如淺溝隔離（shal 1〇w tra i so 1 at i on，ST I )結構。隔離結構14係於N型離子井12表 面定義出複數個預定區域，分別用來製作_摻雜區H ^ P型摻雜區18，以形成一具有pN接面之二極體結構。遣 ΐ ΐ 一逆向偏壓時，二極體之PN接面會產生一可視為介^ 执μ ^ ^乏區（dePleti〇n regi〇n)，並使二極體能在询 ^ 2 5 1 6、P型摻雜區丨8等陰極·、陽極之二傳導區間等交 4欠，谷。隨著二極體之陽極、陰極間的跨壓大小調 陽炻工^ f之寬度會隨之改變，進而達到改變二極體於 ~和、陰極間提供的等效電容值之目的。 請參考圖二，圖二為 面結構示意圖。如圖

習知金氧半導體（M0S)可變電容之剖 二所示，習知M0S可變電容形成於N

第9頁 1228835 五、發明說明（3) 型井2 2上，包括多晶矽閘極結構2 6、設於多晶石夕閑極钟 構2 6與_井2 2之間閘極介電層2 8、設於多晶石夕吼極結槿 26兩侧之N型井22内的N+摻雜區24，以及設於多晶矽閘極 結構26兩側之N型井22内並與N +換雜區24相鄰接的輕&雜 沒極（1 ight ly doped drain, LDD)25。操作時 ^ 晶矽閘極結構26作為可變電容之陽極（anode)，而以；雜 =習該項技藝者所知，圖一所示之習知接面可變電 ^具有較寬的調頻範圍（tuning range)，只是其 ^值，公因而品f因數孤較低。而圖二所 數cJ變電t則是具有較低的電阻值、亦郎較高的品質因 你η主’益但是其缺點為具較窄的調頻範圍。由上可知，、如 提供0良好! Ϊ ί電電容以及 <質^ 。可皮電容之電性表現，.已成為目前業界努力的方向f 【内容】 Ξΐ容im:的即在提供-種可變電容’以改善可 i ΐ Ξ ΐ ί : : = i於提供一種可”M0S製程相容之接 ' ’使同時具備高的品質因數Q值以及

1228835 五、發明說明（4) 寬裕的調頻範圍（t u n i n g r a n g e )。 依據本發明之較佳實施例，係提供一種PN接面可變電 容，包含有一第一 N型井，設於一半導體基底中〆一第一 閘極，設於讓第一 N型井上；一第一閘極介電層，設於該 第一閘極與該第一 N型井之間；一第二閘極，設於該第一 閘極一側之讓第一 N型井上；一第二閘極介電層，設於該 第二閘極與該第一 N型井之間；一 Pf掺雜區，設於該第一 閘極與該第二閘極之間的該第一 N型/井内，作為該PN接面 可變電容之陽極（anode); —第一 N+摻雜區，設於該第一 閘極與該P +摻雜區相反之一側的該第一 N型井内；以及一 第二N +掺雜區，設於該第二閘極與該P +摻雜區相反之一 側的該第一 N型井内，並與該第一 N +摻雜區電連接，作為 該P N接面可變電容之陰極（c a t h 〇 d e )。其中該P +摻雜區係 由一第二N型井包覆，且該第二N型井之摻雜濃度大於該 第一 N型井之摻雜濃度。在操作時，該第一閘極以及該第 二閘極係接地（grounded)。 為了使 貴審查委員能更近一步瞭解本發明之特徵及技 術内容，請參閱以下有關本發明之詳細說明與附圖。然 而所附圖式僅供參考與輔助說明用，並非用來對本發明 加以限制者。 【實施方法】

1228835 五、發明說明（5V ^ ^ ^ ^ ^ ^ 以下即籍由圖三至圖七詳細說明本發明之特徵。熟習兮 項技藝者應在理解本發明之技術特徵後，瞭解下文中^ 揭露之本發明較隹實施例中所舉之元 (conduct i V i ty typeh 例示說明，而可做均等之變換者，而不應該用以 發明之保護範疇 ^ 丨 首先，請參閱圖三以及圖四，其中圖三為本發明較佳戈 施例接面可變電容80之佈局上視示意圖，圖四為圖三中 沿著切線AA之接面可變電容80剔面示意圖。如圖三以及 圖四所示，本發明較佳實施例接面可變電容8〇係形成於 一 N型井1 0 0上，而N型井1 0 0可以形成在一 P型發基底或妙 覆絕緣（silicon-on-insul a t or, SO I )基底之表面上（圖 未示），且N型井1 〇 〇係為淺溝絕緣（sha 1 1 ow trench isolation，ST I)區域2 0 0所隔離。若N型井100形成在s〇I 基底中，則其下方為一氧化矽絕緣層(圖未示），與ST I區 域2 0 0共同將N型井100完全電性隔離成為浮置（f loating：) 狀態。本發明較佳實施例接面可變電容80包含有一虛設 (dummy)多晶矽閘極101，跨設於N型井1 00上方，以及一 虛設多晶矽閘極1 02，設於虛設多晶矽閘極10 1—側之N型 井1 0 0上方。虛設多晶矽閘極1 0 1以及虛設多晶矽閘極1 0 2 皆具有兩垂直側壁，其上分別形成有側壁子（spacer) 101a以及102a，且虛設多晶矽閘極1〇1以及虛設多晶矽閘

1228835 五、發明說明（6h ^ ^ ^ ^ 一 ^ — ~ 極102與舰介_ 隔離。在虛設多晶砂閘極W ^ 間的_井1 0 0中形成有一 P +摻雜區^^其為一賭井」。 所包覆，用來作為接面可變電容80的陽極（anode)，其中 N型并113的摻雜濃度須大於N型井1〇 〇的摻雜 113可利用一額外的光罩開口 angle)離子佈植製程完成之。本發明之主要特徵之一係 以額外的N型井113包覆P+摻雜區'η，其優點在於可以藉 此改善接面可變電容8 0的品質因數q值並提高調頻範圍 (tuning range)。 如圖四所示，在虛設多晶矽閘極丨〇丨與p +摻雜區1丨2相反 之一侧的N型井100中形成有一 nv摻雜區114以及τ N型輕 摻雜汲極（lightly doped drain，LDD) 121鄰接該 NV摻雜 區1 1 4並橫向延伸至虛設多晶石夕閘極1 〇 1側壁子1 〇 1 &下 方。在其它實施例中，Ν型輕摻雜汲極（NLDDM21更延伸 至虛課多晶矽閘極1 01下方。在虛設多晶石夕閘極1 〇 2與ρ + 摻雜區11 2相反之一側的賭井1 〇 〇中形成有一 ν +摻雜區 1 1 6以及一 Ν型輕摻雜汲極（1 i gh 11 y doped dr a i η，LDD ) 1 2 2鄰接該N +摻雜區1 1 6並橫向延伸至虛設多晶矽閘極i 〇 2 側壁子102a下方。在其它實施例中，賭輕摻雜汲極 (NLDD) 122更延伸至虛設多晶矽閘極1〇2下方。N +摻雜區 1 1 4以及N +摻雜區1 1 6係利用内連線做電性連接，用以^ 為接面可變電容8 0的陰極（cathode)。此外，為降低片電

第13頁 l228835 五、發明說明（7) ^ ^ ^ ^ ^ ^ ^ ^ ^ ^ ^ ^ ^ ^ ^ '一~~ jtg^ 更艰在P +摻雜區m 中可成有自行對準金屬石夕化物（s a H c i d e )層1 0 3。由圖四 陰極發現、，本^明與習知接面可變電容相較’在陽極與 變畲^間並無淺溝絕緣區域阻隔，因此可以降低接面可 時，Ϊ，之電阻值，藉此提高品質因數。而在操作 後。，設多晶碎閘極10 1及1 0 2係為接地1 來味藉由改變陽極112與陰極114/1 [6^ 哥整接面可變電容80之電 製^ ’請參閱圖五至圖七，圖五至圖七以剖面結構顯示 製备如圖四中本發明較佳實施例接面可變電容80的主要 相办t驟。本發明製作接面可變電容80之方法係為CMOS 上程。如圖五所示，提供一基底（圖未示），其表面 接^成有N型井1〇 〇，其由淺溝絕緣區域（圖未示）隔離。 恳於N型井1 0 〇上形成一絕緣層（圖未示），例如閘極矽 再^ :然後於閘極矽氧層上沈積一多晶石夕層（圖未示）， 忐〗用黃光以及飯刻製程，將多晶矽層以及絕緣層定義 2極結構101以及丨02，其下方分別為絕緣層1〇lb以及 六所示，接著進行NLDD離子佈植，利用適當遮罩 、^ implant photo)將閘極結構1〇1以及丨〇2之間的區 f遮蔽住’然後進行砷離子佈植，以於閘極結構1〇1以及 10 2之一側形成儿卯摻雜區121以及122。

$ 14頁 1228835 五、發明說明（8) 如圖七所示，接著於閘極結構101以及102之側壁上形成 侧壁手（s ρ a c e r ) 1 0 1 a以及1 0 2 a。然後，利用適當的遮罩 (N+ implant pho t 〇 )將P4極結構1 0 1以及1 0 2之間的區域遮 蔽住，然後進行N+離子佈植，以於閘極結構1〇1以及102 之一側形成N+摻雜區11 4以及11 6。最後，再利用一道^ f以及兩次離子佈植製程於閘極結構丨〇丨以及丨〇2之简 士 ^ +摻雜區1 1 2，以及包覆？+摻雜區112的_井^]^ 所中之結構繼續進行自行對準矽化物製程，即為圖四中 尸T不之本發明接面可變電容8〇。

，凡依本發明申請專 應屬本發明專利之涵 以亡所述僅為本發明之較佳實摊 利範圍所做之均等變化與修飾， 蓋範圍。

1228835 圖式簡單說明 圖式之簡單說明 圖一為習知接面可變電容的剖面示意圖。 圖二為習知金氧半導體可變電容之剖面結構示意圖。 圖三為本發明較佳實施例接面可變電容之佈局上視示意 圖。 圖四為圖三中沿著切線AA之接面可變電容剖面示意圖。 圖五至圖七以剖面結構顯示製作如圖四中本發明較佳實 施例搔面可變電容的主要製程步驟。 圖式之符號說明 12 離子井 16 摻雜區 2 2 N型井 25 輕摻雜；及極 28 閘極介電層 100 N型井 101a ,側壁子 102 虛設多晶砂問 102t 1閘極介電層 10基底 14 隔離結構 18摻雜區 24 N +摻雜區 26 多晶矽閘極結構 80 接面可變電容 101 虛設多晶矽閘極 101b 閘極介電層 1 0 2 a 側壁子 103 自行對準金屬矽化物層 112 P+摻雜區 113 N型井 114 N +摻雜區 1 17 N +摻雜區

1228835 圖式簡單說明

2 0 0 STI 3 0 0 P+ /N+離子佈植光罩開

BlB 第17頁

Claims (1)

1228835 六'申請專利範圍 1· 一種PN接面可變電容，包含有： 一第一 N型井，設於一半導體基底中； 一第一閘極，設於該第一 N型井上； 一第一閘極介電層，設於該第一閘極與該第一 N型井之 間； 一第二閘極，設於該第一閘極一側之該第一 N型井上； 一第二閘極介電層，設於該第二閘極與該第一 N型井之 間：:: 一 P+摻雜區，設於該第一閘極與該第二閘極之間的該第 一 N型井内，作為該PN接面可變電容之陽極（anode); 一第一 N+摻雜區，設於該第一閘極與該P+摻雜區相反之 一側的該第一 N型井内；以及 一第二N+摻雜區，設於該第二閘極與該P +摻雜區相反之 一側的該第一 N型井内，並與該第一 N+摻雜區電連接，作 為該PN接面可變電容之陰極（cathode)。 2. 如申請專利範圍第1項所述之PN接面可變電容，其中 該P +摻雜區係由一第二N型井包覆，且該第二N型井之摻 雜濃度大於該第一 N型井之摻雜濃度。 3. 如申請專利範圍第1項所述之PN接面可變電容，其中 該PN接面可變電容另包含有一第一 N型輕摻雜汲極 (NLDD)，設於該第一 N型井内，鄰接該第一 N +摻雜區，並 橫向延伸至該第一閘極下方。

第18頁 1228835 六'申請專利範圍 4.如申請專利範圍第1項所述之PN接面可變電容，其中 該PN接面可變電容另包含有一第二N型輕摻雜汲極 (NLDD)，設於該第一 N型井内i鄰 橫向延伸至該第二閘極下方 5·如申請專利範圍第1項所述之PN接面可變電容^其^ 該第一閘極以及該第二閘極之各側壁上皆具有一側壁子 (spacer)° 6. 如申請專利範園第1項所述之PN接面可變電容，其中 該第一閘極、該第二閘極、該第一 N+摻雜區、該第二N + 摻雜區以及該P+摻雜區上另具有一自行對準金屬矽化物 (sa 1 i c i de )層。 7. 如申請專利範圍第1項所述之PN接面可變電容，其中 在操作時，該第一閘極以及該第二閘極係接地 (grounded)° 8. —種P N接面可變電容，包含有·· 一第一離子井，其為第一導電型.，且設於一第二導電型 半導體基底中； 一第一虛設（dummy)閘極，設於該第一離子井上； 一第一閘極介電層，設於該第一虛設閘極與該第一離子

第19頁 1228835 六、申請專利範圍 ^——一 并之間； ，第二虛設閘極，設於該第一虛設閘極一侧之兮舱 一第二閘極介電層，設於談東 ^ ^ ^ 一第一重摻雜區，其為， 閉極與第二虛設閘極間的該第一離乇 面可變電容之陽極（ anode );以及 一第二重摻雜區，其為第一導電型r 設閘極及該第二虛設閘極與該第二導電型 之一側的該第一離子井内，作為mPN接面可變電容之陰 極（cathode)、 9·如申請專利範圍第8項所述之PN接面可變電容，其中 該第一導電型指N型，而該第二導電塑指P塑。. 1 〇·如申請專利範圍第8項所述之PN接面可變電容，其中 在操作時，該第一虛設閘極以及該第二虛設閘極係接地 (grounded) 〇

第20頁 1228835 六、申請專利範圍 12.如申請專利範圍第8項所述之？1^接面可變電容，其中 該PN接面可變電容另包含有一輕摻雜汲極（LDD)，設於該 第一離子井内，鄰接該第二重摻雜區，並橫向延伸至該 第一虛設閘極/第二虛設閘極下方。 13·如申請專利範圍第8項所述之PN接面可變電容，其中 該第一虛設閘極以及該第二虛設閘極之各側壁上皆具有 一側壁子（spacer)。

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