TWI276105B - P channel non-volatile memory and operating method thereof - Google Patents

Description

1276105 17870twf.doc/r 九、發明說明： 【發明所屬之技術領域】 本發明是有關於一種兄憶體及其操作方法，且特別是 有關於一種P型通道非揮發性記憶體及其操作方法。 【先前技術】

非揮發性記憶體中之可電抹除且可程式化唯讀記憶體 (EEPROM)可進行多次資料之存入、讀取、抹除等動作， 且存入之資料在斷電後也不會消失之功能，並兼具有存取 速度快、質輕容量大、存取裝置體積小等優點，所以已成 為個人電腦和電子設備所廣泛採用的一種記憶體元件。 典型的可電抹除且可程式化唯讀記憶體係以摻雜多晶 矽(polysilicon)製作浮置間極(fl〇ating gate)與控制閘極 (control gate)。之後，為了避免典型的可電抹除且可程式化 唯讀記憶體在抹除時，出現過度抹除的縣，而導致資料 之誤判的問題。故而在控制閘極與浮置_侧壁、基底上 方另設-個以摻雜多晶石夕製作的選擇閘極㈣⑽职⑹，即 在控制閘極與浮置關侧壁之—側設置_個選擇電晶體。 習知技射，亦有採用電荷儲存結構(ctoge trapping layer)取代多晶料置閘極，此電荷儲存結構之材質例如是 氮化石夕;這種氮切電荷儲存結構上下通常各有-層氧化 石夕’而形成氧化石夕/氮化石夕/氧化石夕(〇秦咖咖·^ 稱ΟΝΟ)#夂5層。此種元件通稱為石夕/氧化 矽/矽（S0N0S)元件。 ^ 。而：lx SQNQS記憶體元件多屬於N型通道非揮 1276105 17870twf.doc/r 記憶體的通道電流小，能源利用率很差， 個電子，才有1個電子注入。因此，在低耗 Γ子產品領域中，此種_通道非揮發性 二;=;受到相當地限制。此外，若於記憶胞之中 元“22晶體’則勢必會增加元件的尺寸，而阻礙 件朝尚積集度(mtegrity)方向發展 【發明内容】 7㈣ ^概，本發明的目的就是在提供—種 揮發性記憶體及其操作方法， ^ ^ ^ 快，且树難度高的魅/、魏_耗、操作速度 體及Ρ型通道非揮發性記憶 件過度抹除的問題。 ^擇w’即可避免疋 =明提出-種P型通道非揮發性記憶體， 己憶胞與第二記憶胞馳成。絲上設置有N二并 =’ ^第-記憶胞與第二記憶胞皆設置於Ν型井3 ’第-記憶胞包括了第-閑極、第一電荷儲存結 2 :摻雜區與-第二摻雜區。第_閘極設置於基底上…昂 =荷儲存結構設置於第1極與基底之間；第_接=了 弟-摻雜區’設置於第一閛極兩側之基底中。第二：：刼 包括第二酶、第二電荷儲存結構、第三摻雜區與敏思胞 ^准區。第二閘減置於基底上；第二電荷儲存結構^摻 f二閉極與基底之間；第三摻雜區與第二摻雜區，j於 第-閑極兩側之基底中，其中第二記憶胞與第—記情胞= 1276105 17870twf.doc/r 用第二摻雜區。 T照本發_實施綱叙P型料_ 月豆，上述第一電荷儲存結構與第二 X ° k' 括氮切。 ％_存結構的材質包 依照树_實施綱叙P _軸抑 脰’上述p型通道非揮發性記憶體包括設置於第二= 存結構與基底之_第—？隧介電層，以及 =— 荷儲存結構與基底之間的第二穿隧介電層。 、弟一电 依照本發明的實施綱叙p型通道非揮 體，上述第一穿隧介雷声盘笫-穿隧人 ^ ^ 氧化石夕。1私層具乐一牙陡介電層的材質例如是 依照本發明的實施例所述之p型通道非揮發性 體」上，記憶體更可以於第-閘極與第—電荷儲^結構: 間設置第一阻擋介電層。 依照本發明的實施例所述之P型通道非揮發性記憶 體，上述記憶體更包括一層第二阻播介電層，設置於二 閘極與第二電荷儲存結構之間。 依照本發明的實施例所述之P型通道非揮發性記憔 體，上述第一摻雜區耦接至一位元線，第三摻雜i耦接^ 另一位元線。 依照本發明的實施例所述之P型通道非揮發性記情 體’上述第-閘極⑽妾至一字元線，第二閘極如妾至另二 字元線。 上述P型通道非揮發性記憶體具有低電壓、低功率耗 1276105 17870twf.doc/r 才貝，且刼作速度快等優點。此外，無須另外設置一個無法 儲存資料的MOS電晶體作為選擇電晶體，因此可以大幅 縮減記憶胞的尺寸，提高元件的積集度。 本發明提出一種P型通道非揮發性記憶體的操作方 法，P型通道非揮發性記憶體包括基底、設置於基底中之 N型井區，以及设置於N型井區上串接的第一記憶胞與第 二記憶胞，其中第一記憶胞的汲極連接至第二記憶胞的源 • 極。各記憶胞包括：設置於基底上之閘極，設置於基底與 閘極之間的電荷儲存結構，以及分別設置於閘極兩侧之基 底中的源極與汲極；此操作方法包括： 程式化P型通道非揮發性記憶體之第一記憶胞時，於 - 第一記憶胞之源極施加第一電壓，於第一記憶胞之閘極施 . 加第二電壓，於第二記憶胞之閘極施加第三電壓，打開第 二記憶胞下方的通道，於第二記憶胞之汲極施加第四電 壓’於N型井區施加第五電壓，第四電壓大於第一電壓， 第四電壓大於第二電壓，以利用通道熱電洞誘發熱電子注 | 入效應程式化第一記憶胞。 依照本發明的實施例所述之P型通道非揮發性記憶體 的操作方法，上述操作方法更包括程式化P型非揮發性記 憶體之第二記憶胞時，於第一記憶胞之源極施加第四電 壓，於第一記憶胞之閘極施加第三電壓，打開第一記憶胞 下方的通道，於第二記憶胞之閘極施加第二電壓，於第二 記憶胞之汲極施加第一電壓，於N型井區施加第五電壓， 以利用通道熱電洞誘發熱電子注入機制程式化第二記憶 1276105 17870twf.doc/r 胞。 依照本發明的實施例所述之p型通道非揮發性記憶體 的操作方法，上述操作方法更包括在抹除P型通道非揮發 性圯憶體時，於第一記憶胞之閘極施加第六電壓，於N型 井區施加第七電壓，其中第七電壓大於第六電壓而足以引 奄F-N牙隧效應穿隧效應，抹除第一記憶胞。 。依照本發明的實施綱狀p型通道非揮發性記憶體

的知作方法，上述操作方法更包括抹除p型通道非揮發性 記憶體時，第二記憶胞之閘極施加第人電壓，於n^井

區施加第七電壓，其中第七電壓大於第八電壓而足以引發 F_N穿隧效應，抹除第二記憶胞。 X 實施例所述之P型通道非揮發性記憶體 /tl乍2 ’上述操作方法更包括於第—記憶胞_極施 加弟九$«是浮置第―記憶胞的源極 沒極施加料電駐是浮置第二記憶胞之 糾品=，_實施例所述之p型通道非揮發性記憶體 ’上錢作方法更包括魏P型通道非揮發性 ϊΐΊΓ 時’於第—記憶胞之源極施加第十一 5己憶胞之雜施加第十二電壓，於第二記憶 四第十嚷，於第二記憶胞之汲極施加第十 广’於Ν餅區施加第十五麵 如是大於第十一電壓。 、甲財四仏⑺ 的操 !2761〇5 37870twf.doc/r ⑽體的第二記憶胞時 電壓，於第-記憶胞之閘極第之源極施加第十四 胞之間極施加第十二電心力第，於第二記憶 -電壓，於N型井區施加第十;;，_施加第十 上述P型通道非揮發性記憶體的操作方 = = t —記憶單元，操作其中-個記 以個讀胞作為選擇電晶體，控制其通道下方： 夕’:付以避免所操作的記憶胞產生過度抹除的現象。此 ’由於程式化操作係通道熱電洞誘發蓺電子機制， =除=係藉由F_N穿_應來進行，更可以加強此 通運非揮發性記憶體之操作效率。 、本發明提出之P型通道非揮發性記憶體及其操作方 法，具有低電壓、低功率消耗以及快速寫入的優點/，、且無 須另行設置選擇電晶體，即可達到防止過度抹除的功效了 除此之外，單層多晶矽的結構還可與目前系統級晶片 (system on chip, SOC)之CMOS製程相互整合。 曰曰 為讓本發明之上述和其他目的、特徵和優點能更明顯 易懂，下文特舉實施例，並配合所附圖式，作詳細文 下。 、、… α 【實施方式】 圖1係緣示本發明的實施例之一種Ρ型通道非揮發性 記憶體的結構剖面圖。請參照圖1，本發明之Ρ型通^非 揮發性記憶體例如是由基底100、井區101、記憶胞 與記憶胞105所構成的。基底1〇〇例如是Ρ型基底。井區

11 1276105 17870twf.doc/r 101例如是N型井區，設置於基底100中。記憶胞1〇3、 記憶胞105例如是設置於井區101上，且兩記憶胞1〇3、 105例如是串接在一起。 記憶胞1〇3包括穿隧介電層丨10a、電荷儲存結構 110b、阻擋介電層110c、閘極120、摻雜區i5〇b (記憶胞 103的源極）與摻雜區150c (記憶胞103的汲極）。其中， 穿隧介電層ll〇a、電荷儲存結構ii〇b、阻擋介電層n〇c 與閘極120例如是由下而上依序設置於基底1〇〇上。換雜 區150b (記憶胞103的源極）與摻雜區i5〇c (記憶胞 的汲極）例如是設置於閘極120兩側的基底1〇〇中。 穿隧介電層ll〇a與阻擋介電層丨丨此的材質例如是氧 化矽。電荷儲存結構ll〇b的材質例如是可以使電荷陷入於 其中的材料，如氮化石夕、氮氧化石夕、麵氧化物、鈦酸錄物 與铪氧化物等。閘極120的材質例如是摻雜多晶矽、金屬 或金屬氧化物等導體材料。摻雜區15〇b、摻雜區15以例 如是含有硼等P型摻質之p型摻雜區。 值杈注意的是’上述阻擋介電層11〇〇可以視元件的設 e十而選擇性地设置。在一實施例中，閘極與基底刚 之間例如是僅設置穿隨介電層11〇a與電荷儲存結構聰。 記憶胞1〇5包括穿隨介電層130a、電荷儲存結構 130b、阻擋介電層13〇e、間極14()、摻雜區15加（記情胞 105的源極）與摻雜區15〇b(記憶胞⑽的沒極）。並;， 穿隧介電層130a、電荷儲存結構請b、阻擋介電層、】歎 與閉極140例如是由下而上依序設置於基底⑽上。接雜

12 1276105 17870twf.doc/r 區150a (記憶胞l〇5的源極）與摻雜區15此（記憶胞 的汲極）例如是設置於閘極140兩侧的基底1〇〇中。記憶 胞105與記憶胞1〇3共用摻雜區150b，兩記憶胞串接在二 起。 穿隧介電層13〇a、電荷儲存結構13〇b、阻擋介電層 130c與閘極140例如是與上述穿隧介電層11〇a、電荷儲存 結構11 Ob、阻擋介電層110c與閘極120具有相同的材質。 同樣地，阻擋介電層130c也可以視需要而選擇性地設置。 閘極120、140兩側例如是還設置有間隙壁145，間隙 壁145的材質例如是氧化矽。間隙壁145下方之基底1〇〇 中例如是設置有淺掺雜區160，以減輕短通道效應。 在一實施例中，摻雜區150a (記憶胞105的源極）例 如是耦接至一條位元線，摻雜區150c(記憶胞103的汲極） 例如是耦接至另一條位元線；記憶胞105的閘極140例如 是耦接至一條字元線，記憶胞1〇3的閘極120例如是麵接 至另一條字元線。在操作此p型通道非揮發性記憶體時， 例如是將串接之記憶胞103、記憶胞105當作一個記憶單 元。於記憶胞103寫入資料時，利用記憶胞105作為選擇 電晶體；於記憶胞105寫入資料時，則以記憶胞1〇3為選 擇電晶體，藉以避免寫入、讀取及抹除操作時發生資料誤 判或過度抹除等問題。 值得一提的是，本實施例雖是以P型基底1〇〇搭配有 N型井區1〇1之p型通道非揮發性記憶體為例作說明，惟 本發明提出之記憶體當然也可以是未設置N型井區，而是 13 1276105 17870twf.doc/r 通逼非揮發性記憶體。 105構成一個記卜，兩個串接的記憶胞103、 時，便以另一個=二2式化、讀取其中一個記憶胞 另外設置-個無法館^次^擇電晶體。也就是說，無須 體，因此可以大幅縮減貝I4的M0S電晶體作為選擇電晶 再者，由tit 胞的尺寸，提高元件的積集度。 具有單料乡晶記憶體僅 (SOQ上:與CMOS之邏輯製程相=目爾、統級晶片 圖2^1上料揮發性記憶體的操作方法，圖2A至 化、心二J型通這非揮發性記憶體的記憶胞之程式 化、=取與抹除操作模式示意圖。 道非!是，在本發明中，。型通 1fK ^ U版的紅作杈式係以串接的兩記憶胞103、 偏‘對記憶胞105寫入資料時，利用記 "L ”、、選擇電晶體；對記憶胞103寫入資料時，則 J j10!為選擇電晶體，藉以避免寫入、讀取及抹除 木打叙生貢料誤判或過度抹除等問題。 口月繼績麥照圖2A，程式化記憶單元之記憶胞1〇5時， 於記憶胞1G5的源極施加電壓、，其例如是Q伏特左右； 105 ^ Vgp^^H〇^ 5 ; 二:己f:胞103的閘極施加電壓&其例如是〇伏特左右； ;。己U胞103的汲極施加電壓Vdp，其例如是6伏特左右；

14 1276105 17870twf.doc/r =型井區施加電壓Viip，其例如是6伏特左右。其中， 是作_擇電晶體之用’於記憶胞103的閘極 下方的通道打開；記憶胞103 ⑽的广堡'dp大於記憶胞105的源極電壓Vsp，記憶胞 、、、及極電壓vdp大於記憶胞1〇5的閘極電壓Vgp，以 用通道熱電洞誘發熱電子注人效應，程式化記憶胞105， 於記憶胞105中寫入資料。 另方面，程式化記憶單元的另一個記憶胞1〇3時， 地式化記憶胞105日寺，原施加於記憶胞1〇5 "、β、电壓VSp，改成施加於記憶胞1〇3的 ^^胞他閘極的轉^改成施加於記憶;^ 、巧極，將原施加於記憶胞103汲極的電壓Vdp，改成施 2於屺fe、胞105的源極；將原施加於記憶胞1〇3閘極的電 I Vgp改成施加於記憶胞1〇5的閘極，打該記憶胞1〇5 下方的通逼，並且利用記憶胞105的源極與記憶胞1〇3的 己憶胞1G3的閘極之間的壓差，引發通道熱電洞誘 人效應，程式化記憶胞1G3，於記憶胞103中 睛翏照圖2B，讀取記憶胞1〇5時，於記憶胞1〇5的源 ，施加電壓％，其例如是1·5伏特左右；於記憶胞105的 閑極施加電壓％，其例如是3.3伏特左右；於記憶胞1〇3 勺甲]極知加電壓V0，其例如是〇伏特左右；於記憶胞仞3 的及=施加電壓V&，其例如是3·3伏特左右丨於N型井區 把加電壓Vnr，其例如是3·3伏特左右。其中，記憶胞⑽ 1276105 17870twf.d〇c/r

St晶體之用，於記憶跑⑽的間極施加電屋 tMV；^3

Vnr相同'且纪;:1:的:及，壓九與N型井區的電壓 源極電壓v \ = 電壓4大於記憶胞m的 道心士 乂 κ而，错由雜跑奶下方之通道開關/通 ι〇5 1〇5 記㈣103 m 的電屢Vsr ’改成施加於 。己u〇 1〇3的沒極；原施加於記憶胞ι〇5間極 ， 改成施加於纟己憶胞1〇3的間搞·馬 土 gr 的電壓vdr，改成施加於記憶胞1〇广口:^胞103汲極 憶胞103閘極的電壓v ’，改成於力於、：亟，原施加於記 L 的通逼。利用記憶胞103下方之诵 道開關/解仏大錢判_存於此記 位資訊是「1」還是「〇」。 τ的數 請爹=2C ’抹除記憶單元的記憶胞105、103時， ’或^記憶胞105的源“加 電壓Vse，具例如是6牲户士 · 士人』w , 兩厭V ，其例如是6处工，於㈣胞105的閘極施加 甘,1 _伏特左右；於記憶胞1〇3的閘極施 =壓二=:伏特左右;將記憶_的； 汙 ^ ； ^ 3的汲極施加電壓V ，其例如是 伏特左右;：：型井區施加電壓Vne，其例 右。其中，里井區的電壓Vne例如是大於記憶胞1〇心 16 Ϊ276105 17870twf.doc/r ge轉記憶胞103的閘極電壓vg，e，利用^^型另 胞105、1()3 1的㈣差，於N型井區與記搞 士 產生F_N穿隧效應，將儲存於記憶胞1〇5、 中3子拉出’以抹除記憶胞105及103。 揮發型基底搭配有_井區之P型通道非 型并作說明，惟本發明亦可適用於未設置N 若是_㈣道轉發性記紐。當然， 屢，便會改施：於^=上則“施加於Ν型井區的電 接的= 編刪方法，以相鄰串 時，利用記憶單元為中二於操，申一個記憶胞 ，制其通道下方之開關，而得以避 ==晶 產生過度抹除的現象。此外，由== 乍的极胞 進行，更™陶隨效應來 綜上所述，本發明^^出1軍己憶體之操作效率。 及其操作方法，以相鄰串 m通逼非揮發性記億體 操作i Φ—b 4串接的兩個記憶胞為—記情罝* 小元件尺寸，進而提高:件體的步驟，也可以縮 此外，本發明赶田η ^ 有操作速度快、低功率損非揮發性記憶體，其具 泛的可攜式電子產品，符人產相當適合目前應用盾 式化操作係利用通道熱電:由於程 、私卞钱制，抹除操作係

1276105 17870twf.doc/r 進行’更可以加強此。型通道非揮發 雖然本發明已以實施例揭露如上，然其並非 本發明，任何熟習此技藝者，在賴離本發 = ，内’當可作些許之更動與潤飾，因此本發日口乾 萄視後附之申請專利範圍所界定者為準。 保瘦軏圍 【圖式簡單說明】 圖1係繪示本發明一實施例之一種户 記憶體的結構剖面圖。 1通逼非揮發性 圖2A係繪示本發明一實施例之一種p 、， 性記憶體的程式化操作模式示意圖。 逼非揮發 圖2B係繪不本發明一實施例之一種$ 性記憶體的讀取操作模式示意圖。 逼非揮發 圖2C係繪示本發明一實施例之—種p 性記憶體的抹除操作模式示意圖。 孓通遑非揮發 【主要元件符號說明】 100 ·基底 101 : N型井區 103、105 :記憶胞 110a、130a ··穿隨介電層 110b、130b:電荷儲存結構 110c、130c :阻擋介電層 120、140 ·•閘極 145 :間隙壁 150a、150b、150c ··摻雜區 160 :淺摻雜區

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Claims (1)

1276105 17870twf.doc/r 十、申請專利範圍： 1. 一種P型通道非揮發性記憶體，包括 一基底，該基底中設置有一N型井區； 一第一記憶胞，設置於該N型井區上’該第一^己憶胞 包括： 一第一閘極，設置於該基底上； 一第一電荷儲存結構，設置於該第一閘極與該基 底之間；以及 一第一摻雜區與一第二摻雜區，設置於該第一閘 極兩側之該基底中；以及 一第二記憶胞，設置於該N型井區上，該第二記憶胞 包括： 一第二閘極，設置於該基底上； 一第二電荷儲存結構，設置於該第二閘極與該基 底之間；以及 一第三摻雜區與該第二摻雜區，設置於該第二閘 極兩侧之該基底中，其中該第二記憶胞與該第一記憶胞共 用該第二推雜區。 2. 如申請專利範圍第1項所述之P型通道非揮發性記 憶體，其中該第一電荷儲存結構與該第二電荷儲存結構的 材質包括氮化矽。 3. 如申請專利範圍第1項所述之P型通道非揮發性記 憶體，更包括： 一第一穿隧介電層，設置於該第一電荷儲存結構與該 19 1276105 17870twf.doc/r 基底之間；以及 -第二穿隧介電層 基底之間。 置於该弟一书何储存結構與該 4·如申請專利節圚筮q 憶體，其中該第-穿心二工非揮發性記 包括氧化發。 "糾牙1^介電層的材質 5·如申請專利範圍第3 憶體，更包括-第_㈣^ ^'通逼非揮發性記 斤*阻擋介電層，設置於該 弟一電荷儲存結構之間。 閘極與該 憶體6:ϊ ，述之p型通道非揮發性記 :肢更包括H撞介 設置 第二電荷儲存結構之間。 $-閘極與该 _體7，. 利=第1項所述之？型通道非揮發性記 減至錄區贿至一位元線，該第三換雜區 1項所述之道非揮發性記 ί另-ϊΐϊ弟—閑極_至—字元線，該第二閘_接 9· 一種Ρ型通道非揮發性記憶體的操作方法， 通道非揮魏記«紐n設纽縣底巾^一^ ί : 置於該巧井區上之串接的-第-記憶胞 乂、 "，其中該第一記憶胞的汲極連接至該第二 記憶胞的源極，各該記憶胞包括：一閘極，設置於該基^ 上，-電荷儲存結構，設置於該基底與該閘極之間；一源

20 1276105 17870twf.doc/r 極與一汲極，分別設置於該閘極兩側之該基底中；該操作 方法包括： 程式化該P型通道非揮發性記憶體之該第一記憶胞 時，於該第一記憶胞之源極施加一第一電壓，於該第一記 憶胞之閘極施加一第二電壓，於該第二記憶胞之閘極施加 一第三電壓，打開該第二記憶胞下方的通道，於該第二記 憶胞之汲極施加一第四電壓，於該N型井區施加一第五電 壓，該第四電壓大於該第一電壓，該第四電壓大於該第二 電壓，以利用通道熱電洞誘發熱電子注入效應程式化該弟 一記憶胞。 10. 如申請專利範圍第9項所述之P型通道非揮發性 記憶體的操作方法，更包括： 程式化該P型非揮發性記憶體之第二記憶胞時，於該 第一記憶胞之源極施加該第四電壓，於該第一記憶胞之閘 極施加該第三電壓，打開該第一記憶胞下方的通道，於該 第二記憶胞之閘極施加該第二電壓，於該第二記憶胞之汲 極施加該第一電壓，於該N型井區施加該第五電壓，以利 用通道熱電洞誘發熱電子注入機制程式化該第二記憶胞。 11. 如申請專利範圍第9項所述之P型通道非揮發性 記憶體的操作方法，更包括： 抹除該P型通道非揮發性記憶體時，於該第一記憶胞 之閘極施加一第六電壓，於該N型井區施加一第七電壓， 其中該第七電壓大於該第六電壓而足以引發F-N穿隧效 應，抹除該第一記憶胞。 21 1276105 17870twf.doc/r 12. 如申請專利範圍第11項所述之P型通道非揮發性 記憶體的操作方法，更包括： 抹除該P型通道非揮發性記憶體時，於該第二記憶胞 之閘極施加一第八電壓，於該N型井區施加該第七電壓， 其中該第七電壓大於該第八電壓而足以引發F-N穿隧效 應，抹除該第二記憶胞。 13. 如申請專利範圍第12項所述之P型通道非揮發性 記憶體的操作方法，更包括： 於該第一記憶胞的源極施加一第九電壓或是浮置該第 一記憶胞的源極，於該第二記憶胞之汲極施加一第十電壓 或是浮置該第二記憶胞之汲極。 14. 如申請專利範圍第9項所述之P型通道非揮發性 記憶體的操作方法，更包括： 讀取該P型通道非揮發性記憶體的第一記憶胞時，於 該第一記憶胞之源極施加一第十一電壓，於該第一記憶胞 之閘極施加一第十二電壓，於該第二記憶胞之閘極施加一 第十三電壓，於該第二記憶胞之汲極施加一第十四電壓， 於該N型井區施加一第十五電壓，其中該第十四電壓大於 該第十一電壓。 15. 如申請專利範圍第14項所述之P型通道非揮發性 記憶體的操作方法，更包括： 讀取該P型通道非揮發性記憶體的第二記憶胞時，於 該第一記憶胞之源極施加該第十四電壓，於該第一記憶胞 之閘極施加該第十三電壓，於該第二記憶胞之閘極施加該 第十二電壓，於該第二記憶胞之汲極施加該十一電壓，於 該N型井區施加該第十五電壓。 22