TWI261165B - Memory module storing therein boot codes and method and device for locating same - Google Patents

Description

1261165 五、發明說明（i) 發明領域 本案係揭示一種儲存有開機程式碼之記憶體模組、具 記憶體模組辨識能力之核心邏輯裝置以及開機程式碼讀取 方法，尤指應用於電腦系統中之一種儲存有開機程式碼之 記憶體模組、具記憶體模組辨識能力之核心邏輯裝置以及 開機程式碼讀取方法 發明背景 在一電腦系統進行開機之過程中，微處理器通常必須 從 非揮發性記憶體（Ν ο η - v ο 1 a t i 1 e m e m 〇 r y )中擷取 段 開機程式 行系統自 開機動作 統（B a s i c 基本輸出 快閃記憶 請參 1 1 、南橋 出，基本 因此微處 能擷取到 碼。除了 碼（boot codes)並予以執行，藉此進行包含有執 我測試工作以及讀取系統基本設定資料等在内之 ，而此段開機程式碼一般被稱為基本輸出輸入系 Input Output System ，簡稱BIOS)，而儲存有 輸入系統程式碼之非揮發性記憶體（目前大多以 體完成）則被稱為基本輸出輸入系統晶片。 見第一圖，其係一目前微處理器1 〇 、北橋晶片 晶片1 2之習用架構示意圖，其中可以很清楚地看 輸出輸入系統晶片1 3係被連接至該南橋晶片1 2 ， 理器1 0係必須透過北橋晶片1 1與南橋晶片1 2 ，方 基本輸出輸入系統晶片1 3中所存放之開機程式 基本輸出輸入系統晶片1 3之記憶體外，電腦系統

第6頁 1261165 五、發明說明（2) 亦包括複數個電連接於北橋晶片1 1之其它記憶體1 4。這些 °己fe、體1 4 一般係為動® Ik機存取記憶體（d y n a m丨c Γ a n d 〇 m access memory;以下簡稱DRAM)模組。然而，美商美光科 技（Micron Technology， Inc.)所發展出之一種&介(^1&}1〇;: 快閃記憶體可與DRAM使用相同的匯流排，並以同一個] 記憶體控制器來執行。因此，現在亦可使用一SyncFlah〇 快閃記憶體來作為該等記憶體1 4之一。在此情形下，使用 一 SyncFlash雙面針腳定義記憶體模組（SyncFlash Dual

In-line Memory Module ，簡稱SyncFlash DIMM)來作為儲 存開機程式碼之基本輸出輸入系統晶片1 3，並插置到記憶 體1 4所用之插槽上是可行的。藉由此方式，微處理器丨〇可 以很快地透過北橋晶片1 1擷取到開機程式碼。 但是，也由於上述S y n c F 1 a s h雙面針腳定義記憶體模 組係與一般DRAM之雙面針腳定義記憶體模組具有相同模組 規格且同樣插置於與北橋晶片1 1相連接之記憶體插槽上， 因此北橋晶片1 1所看到之S y n c F 1 a s h記憶體模組與D R A Μ記 憶體模組，兩者皆為相同之雙面針腳定義記憶體模組，並 無法於進行開機動作時直接辨識出何者為載有開機程式碼 之Sy ncF 1 ash記憶體模組，而如何提出一可快速辨識且實 用之解決方案，係為發展本案之主要目的。 發明概述 電 本案之第一方面係為一種記憶體模組，電連接於

第7頁 1261165 組中儲存有該電腦系統所需之一開 該記憶體模組電連接至該電腦系統 一辨識信號，用以提供該電腦系統 統能判斷出該開機程式碼儲存之 電腦系 片選擇 n a b 1 e 更包含 輸出一 包含一 出一南 模組係 一北橋 統係於 識信號。 為一非揮發性記憶體模組，例如 五、發明說明（3) 腦糸統中’該記憶體模 機程式碼，其特徵在於 之一信號接腳上係輸出 讀取，進而使該電腦系 處。 其中，電連接至該 對點信號接腳，例如晶 時脈致能接腳（C 1 〇 c k E 該記憶體模組較佳 電連接至該下拉電阻而 者，該記憶體模組亦可 連接至一上拉電阻而輸 較佳者，該記憶體 核心邏輯裝置，尤其是 較佳者，該電腦系 信號接腳所輸出之該辨 該記憶體模組較佳 S y n c F 1 a s h記憶體模組 本案之第二方面係 至複數個記憶體模組之 中之一特定記憶體模組 之一開機程式碼，而該 由該等個信號接腳上分 以判斷出該等記憶體模 統之該信號接腳較佳為一點 接腳（Chip Select pin)或 pin) 〇 一下拉電阻，該信號接腳係 低準位之數位辨識信號。或 上拉電阻，該信號接腳係電 準位之數位辨識信號。 電連接於該電腦系統中之一 晶片 。 一開機程序之期間中讀取該 為一種核心邏輯裝置，具有電連接 複數個信號接腳，該等記憶體模組 内儲存有一主機之開機程序中所需 核心邏輯裝置係於該開機程序中， 別讀入相對應之辨識信號，藉此用 組中，何者為該開機程式碼所儲存

第8頁 1261165 五、發明說明（4) 之該特定記憶 較佳者， 為如晶片選擇 (Clock 在 腳係電 (p u 1 1 - E n a b 1 一實施 連接至 down r 接至其 而電連 電阻（pull-up 號。 在另一實 接腳係 pul 1 電連接 up res 至其它 電連接 P且（pul 1-down 號。 該 中之一 另 模組等 機存取 較 面針腳 為一動 核心邏 北橋晶外，該 非揮發 記憶體 佳者， 定義記 態隨機 體模組。 電連接至該等記憶體模組之該等信號接腳皆 接腳（C h i p S e 1 e c ΐ p i n s )或時脈致能接腳 e p i n s )等點對點信號接腳。 例中，電連接至該特定記憶體模組之信號接 位於該特定記憶體模組中之一下拉電阻 e s i s t 〇 r )而讀入一低準位之數位辨識信號， 它記憶體模組之信號接腳則電連接至一上拉 resistor)而讀入一高準位之數位辨識信 施例中，電連接至該特定記憶體模組之信號 至位於該特定記憶體模組中之一上拉電阻 i s t 〇 r )而讀入一高準位之數位辨識信號，而 記憶體模組之信號接腳則電連接至一下拉電 resistor)而讀入一低準位之數位辨識信 輯裝置例如可為一晶片組，尤其是一晶片組 片。 特定記憶體模組可為一如S y n c F 1 a s h記憶體 性記憶體模組，而其它記憶體模組可為一隨 模組，例如動態隨機存取記憶體模組。 該S y n c F 1 a s h記憶體模組係為一 S y n c F 1 a s h雙 憶體模組，而該動態隨機存取記憶體模組係 存取雙面針腳定義記憶體模組。

第9頁 1261165 五、發明說明（5) 本案之第三方面係為一種開機程式碼讀取方法，應用 於一核心邏輯裝置與複數個記憶體模組之間，該核心邏輯 裝置具有電連接至該等記憶體模組之複數個信號接腳，該 等記憶體模組中之一特定記憶體模組内儲存有一開機程序 中所需之一開機程式碼，而該讀取方法包含下列步驟：於 該開機程序中，該核心邏輯裝置由該等信號接腳上分別讀 入相對應之辨識信號，藉此判斷出儲存有該開機程式碼之 該特定記憶體模組；以及由該特定記憶體模組中將該開機 程式碼I買出。 簡單圖式說明 本案得藉由下列圖式及詳細說明，俾得一更深入之了 解： 第一圖：其係一目前微處理器、北橋晶片、南橋晶片之習 用架構示意圖。 第二圖：其係本案第一較佳實施例之功能方塊示意圖。 第三圖··其係本案第二較佳實施例之功能方塊示意圖。 第四圖（a)(b):其係由金氧半電晶體（MOS transistor)所 構成電阻之不意圖。 本案圖式中所包含之各元件列示如下： 微處理器1 0 北橋晶片1 1

第10頁 1261165 五、發明說明（6) 南橋晶片1 2 記憶體1 4 北橋晶片2 1 上拉電阻213、214 S y n c F 1 a s h記憶體模組2 3 微處理器3 Ο 晶片選擇接腳3 1 1 、3 1 2 D R A Μ記憶體模組3 2 上拉電阻3 3 1 基本輸出輸入系統晶片1 3 微處理器2 0 晶片選擇接腳211 、212 D R A Μ記憶體模組2 2 下拉電阻2 3 1 北橋晶片3 1 下拉電阻313、314 S y n c F 1 a s h記憶體模組3 3 較佳實施例說明 請參見第二圖，其係本案第一較佳實施例之功能方塊 示意圖，於本例中，由於北橋晶片2 1之晶片選擇接腳 (C h i p S e 1 e c t p i η，簡稱C S ) 2 1 1 、2 1 2皆個別連接至一上 拉電阻（pull-up resistor)213、214而使其上電壓被拉至 南準位V c c。因此’為能使儲存有開機程式碼之S y n c F 1 a s h 記憶體模組2 3可被北橋晶片2 1從其它D R A M記憶體模組2 2中 辨識出來，吾人係於S y n c F 1 a s h記憶體模組2 3之晶片選擇 接腳（CS)上連接一下拉電阻（pull-down resistor)231接 地，吾人係可將下拉電阻2 3 1之電阻值設定為遠小於上拉 電阻2 1 3之電阻值，進而形成一強下拉而弱上拉之電位狀 態。 而因下拉電阻231之電阻值遠小於上拉電阻213之電阻

第11頁 1261165 五、發明說明（7) 值，故北橋晶片2 1於開機程序（或是重置程序）之期間，便 -可進行讀取該等晶片選擇接腳（C S ) 2 1 1 、2 1 2上電壓準位信 號之動作，而以偵測低準位信號之方式，北橋晶片2 1便可 判斷出何者為連接至S y n c F 1 a s h記憶體模組2 3之晶片選擇 接腳，而進一步使微處理器2 0能透過北橋晶片2 1而由 S y n c F 1 a s h記憶體模組2 3中擷取到開機程式碼，進而完成 ： 後續之開機程序（或是重置程序）。 · 請參見第三圖，其係本案第二較佳實施例之功能方塊 / 示意圖，於本例中，由於北橋晶片3 1之晶片選擇接腳（C S ) 3 1 1 、3 1 2皆個別連接至一下拉電阻3 1 3、3 1 4至接地點而被 拉至低準位。因此，為能使儲存有開機程式碼之 _ S y n c F 1 a s h記憶體模組3 3可被北橋晶片3 1從其它D R A Μ記憶 體模組3 2中辨識出來，吾人係於S y n c F 1 a s h記憶體模組3 3 之晶片選擇接腳（C S )上連接一上拉電阻3 3 1至一電壓源 V c c，吾人係可將上拉電阻3 3 1之電阻值設定為遠小於下拉 電阻3 1 3之電阻值，進而形成一強上拉而弱下拉之電位狀 態。 而因上拉電阻331之電阻值遠小於下拉電阻313之電阻 值，故北橋晶片3 1於開機程序（或是重置程序）之期間，便 可進行讀取該等晶片選擇接腳（CS ) 3 1 1 、3 1 2上電壓準位信 號之動作，而以偵測高準位信號之方式，北橋晶片3 1便可 判斷出何者為連接至S y n c F 1 a s h記憶體模組3 3之晶片選擇 _ 接腳，而進一步使微處理器3 0能透過北橋晶片3 1而由 S y n c F 1 a s h記憶體模組3 3中擷取到開機程式碼，進而完成 ·

第12頁 1261165 五、發明說明（8) 後續之開機程序（或是重置程序）。 縱上所述，本案之技術手段將可準確快速地在插置於 記憶體插槽上之眾多記憶體模組中，辨識出何者為儲存有 開機程式碼之S y n c F 1 a s h記憶體模組，確實達成發展本案 之主要目的。而除了上述晶片選擇接腳（CS)外，本案之技 術手段尚可被運用於屬於北橋晶片與記憶體模組間之任何 點對點信號接腳上，例如時脈致能接腳（C 1 〇 c k E n a b 1 e pin，簡稱CKE)。而為能高度整合至積體電路製程中，上 述之上拉電阻與下拉電阻皆可用如第四圖（a)(b)所示，由 金氧半電晶體（MOS transistor)所構成之電阻來完成。當 然，本案亦可被運用於任何關於核心邏輯（c 〇 r e 1 〇 g i c )裝 置之類似硬體環境中，故本案發明得由熟習此技藝之人士 任施匠思而為諸般修飾，然皆不脫如附申請專利範圍所欲 保護者。

第13頁 1261165 圖式簡單說明 第一圖：其係一目前微處理器、北橋晶片、南橋晶片之習 用架構示意圖。 第二圖：其係本案第一較佳實施例之功能方塊示意圖。 第三圖：其係本案第二較佳實施例之功能方塊示意圖。 第四圖（a)(b) ··其係由金氧半電晶體（MOS transistor)所 構成電阻之不意圖。

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Claims (1)

1. I;案號蚶]^每65 1 > 月 日__ L—.?Γ、▼讀蓴羽讀圍 ^’— ‘ ‘ 1. 一種記憶體模組，電連接於一電腦系統中之一核心邏輯 裝置’該記憶體模組中儲存有該電腦糸統所需之一開機程 式碼’其特徵在於該記憶體模組電連接至該電腦糸統之一 點對點信號接腳上係輸出一辨識信號，用以提供該核心邏 輯裝置讀取，進而使該電腦系統能判斷出該開機程式碼儲 存之處。 2. 如申請專利範圍第1項所述之記憶體模組，其中該點對 點信號接腳係選自一晶片選擇接腳（Chip Select pi η)或 一時脈致能接腳（C 1 ο c k Ε η a b 1 e ρ i η )。 3 .如申請專利範圍第1項所述之記憶體模組，其中更包含 一下拉電阻，該點對點信號接腳係電連接至該下拉電阻而 輸出一低準位之數位辨識信號。 4.如申請專利範圍第1項所述之記憶體模組，其中更包含 一上拉電阻，該點對點信號接腳係電連接至一上拉電阻而 輸出一高準位之數位辨識信號。 5 .如申請專利範圍第1項所述之記憶體模組，其所電連接 之該核心邏輯裝置係為一北橋晶片。 6 .如申請專利範圍第1項所述之記憶體模組，其中該電腦 系統係於一開機程序之期間中讀取該點對點信號接腳所輸 出之該辨識信號。 7. 如申請專利範圍第1項所述之記憶體模組，其係一非揮 發性記憶體模組。 8. —種核心邏輯裝置，具有電連接至複數個記憶體模組之 複數個點對點信號接腳，該等記憶體模組中之一特定記憶

   第15頁 1261165

   體模組内儲存有一主機之開 碼’而該核心邏輯裝置係於 ^號接腳上分別讀入相對應 5亥等記憶體模組中，何者為 記憶體模組。 機程序中所需之一開機程式 該開機程序中，由該等點對點 之辨熾信號，藉此用以判斷出 該開機程式碼所儲存之該特定 里占^申請專利範圍第8項所述之核心邏輯裝置，其中該 點信號接腳係選自晶片選擇接腳（Chlp Select ph 或日寸脈致能接腳（Clock Enable pins)。 I 0 ·如申請專利範圍第8項所述之核心邏輯裝置，其中電連 $至該特定記憶體模組之點對點信號接腳 resis；〇^ 1項入一低準位之數位辨識信號，而電連接至其它記憶體 杈組之點對點信號接腳則電連接至一上拉電阻卜叫 res i s tor )而讀入一高準位之數位辨識信號。 II ·如申請專利範圍第8項所述之核心邏輯裝置，其中電連 接至該特定記憶體模組之點對點信號接腳係電連接至位於 該特定記憶體模組中之一上拉電阻（puU—up resist〇r)而 讀入一高準位之數位辨識信號，而電連接至其它記憶體模 組之點對點信號接腳則電連接至一下拉電阻（pul i_d〇wn r e s i s t o r )而讀入一低準位之數位辨識信號。 1 2 ·如申凊專利範圍第8項所述之核心邏輯裝置，其係為一 晶片組。 ^ 1 3 ·如申請專利範圍第8項所述之核心邏輯裝置，其係為一 晶片組中之一北橋晶片。

   1261165 --1^_91104465 年 ~、申請專職® 1 * __ 1 4·如申請專利範圍第8 述之核心邏 定記憶體模組係為一非揮發性記憶體模組衣：上= 模組則為-隨機存取記憶體模組。 而其…思體 1 5. —種開機程式碼讀取方法，應用於—桉、 複數個記憶體模組之間，該核心邏輯裝置輯衣置與 等，憶體模組之複數個信號接腳，該等記；J槿组φ至， 特定記憶體模組内儲存有〆開機程序中所二之一…ρ ^ 一 碼’亚包含與對應信號接腳連接之一第—；二二私式 而Θ .貝取方法包含下列步驟： 私1 於该開機程序中，該核心邏輯裝置由誃 分別讀入相對應之辨識信號，其中只有1工；::：上 J :之一特定辨識信號係位於該第-準位：萨此：二、: 存有該開機程式碼之該特定記憶體模組；以：此判辦出儲 由該特定記憶體模組中將該開機程式碼讀出。 二：:^專利範圍第15項所述之開機程式碼〜賣取方法， 八中忒核心邏輯裝置所具有電連接至該等記憶 等信號接腳皆為點對點信號接腳。 〜、、’ ^ 1 7·如'請專利範圍第1 6項所述之開機程式碼讀取方法， 其中該等點對點信號接腳係選自晶片選擇接腳（Chip Select pins)或時脈致能接腳（ci0Ck Enable pins)。 1 8·如申請專利範圍第1 5項所述之開機程式碼讀取方法， 其中電連接至該特定記憶體模組之信號接腳係電連接至位 於該特定記憶體模組中之一下拉電阻（pul 1-down r e s i s t o r )而使該核心邏輯裝置讀入一低準位之數位辨識

   η

   第17頁

   曰 修正 >:靖專利範圍 凌，而電連接至其它記憶體模組之信號接腳則電連接至 170 / 1 η — ιΤϊή 彳古今女 J·七、、、rn» . 案號 91104465 s D〜叹工穴u ^ 〜 〜A w w电逐按主 抵電阻（pull-up resistor)而使該核心邏輯裝置讀入 j Q高準位之數位辨識信號。 其’如申請專利範圍第丨5項所述之開機程式碼讀取方法， 於^電連接至該特定記憶體模組之信號接腳係電連接至位 ;讀特定記憶體模組中之一上拉電阻（pull—up resist(3i〇 2使該核心邏輯裝置讀入一高準位之數位辨識信號，而電 連接至其它記憶體模組之信號接腳則電連接至一下拉電阻 (pull-down resistor)而使該核心邏輯裝置讀入一低準位 之數位辨識信號。 貝 -/立 20.如申請專利範圍第15項所述之開機程式碼讀取方法， 其中該核心邏輯裝置係為一晶片組。 @ 彳’ 2 1 ·如申請專利範圍第1 5項所述之開機# 4 * ^ 式碼讀取方法， 其中該核心邏輯裝置係為一晶片組中 、 τ ^ 一 ^匕#1% 片。 22·如申請專利範圍第1 5項所述之開機& 4、同曰 、 其中該特定記憶體模組係為一非揮發性工碼取方法， 它記憶體模組則為-隨機存取記憶體模組n组而其