TWI260861B - Synchronous mirror delay (SMD) circuit and method including a ring oscillator for timing coarse and fine delay intervals - Google Patents

Description

1260861 玖、發明說明： 【發明所屬之技術領域】 本發明一般係關於積體 體電路中所產生的内部日士…更明確地說，係關於將相 的外部時脈信號。 、唬同步於被施加至積體電箱 【先前技術】 於同步積體電路中，該带 , 、月豆Μ*路會接受外部時脈位口会 亚且在相對於該施加時脈 才脈k唬， μ日车Η考祝/ °唬之上升邊緣與下降邊缘的子音 汉吟間處執行運算。同步兩 牛透、、彖的預 ^ ^ m 貝月豆笔路的範例包含··同牛々# 體衣置（例如同步動態隨機存取記 η〜己憶 隨機存取記憶體（SSRAM))、封勺Γ _ )、同步靜態 RDRAM)、以及勺入 、匕里記憶體（例如SLDRAM及 。同步記憶體裝置外部信號的：：：電路(例如微處理器) 沪，而日 〜，寺序係取決於該外部時脈俨 算。舉例來說，可將命 ^通步於外部的運 記與料料脈㈣同步之 正確的時間點㈣-命:以=1置則必須於 為閃住今耸h人A 便成力地操取該等命令。 q寻轭加命令，必須回應該外部時脈信號 内部時脈作缺 ,, 〜乂產生一 唬，亚且通常必須將其施加於該記怜俨壯 亀： 時脈同步的方式將該等命令送入 寻鎖存器之卜内部時脈信號與外部時脈必須^ 此確保該内部時脈信號可於”方 销在哭 "4、占k供時脈哈哕笼 鎖存為，以便成功地捕捉該等命令。於本 、。亥寻 言司将ffi IV Φ _ 夕卜部 i ^一 π用以表示該記憶體裝置外面的信號盥 /、 π，而「内部丨 87699 1260861 一詞則係用以表示該記憶體裝置裡面的信號與運算。 :雖然本文係關於同步記憶體裝置，不過本文所二的 同樣適用於其它類型的同步積體電路。 該記憶體裝置内用以產生内部時脈信號的内部電路必須 =生部分時間延遲，以便讓該内部時脈信號相對於該外部 時脈信號產生相位移。只要該相位移非常小，該記憶體裝 =内的時序便可輕易地同步於該外部時序。為提供施加: ▽的速率，以及提高傳輸命令給該記憶體裝置的速率與广 該記憶體裝置傳輸命令的速率，必須提高該外部時脈信= 的頻率’而目前的同步記憶體所採用的頻率則超則⑽贿 。士不過，當外部時脈信號的頻率提高，内部電路所產生的 遲便顯得特別重要。這係因為當外部時脈信號的頻 。提尚Μ言號週期會變小，因此即使内部電路產生非常小 的延亦會於該内部時脈信號與該外部時脈信號之間產 生非常大的相位移。因此，右兮肉邹士 。 在°亥内邛4脈信號提供時脈給 口〆？鎖存器之别，被施加於 A ‘ 口版衣置的命令便不可能 合法。 為了在目前的同步記憶體裝詈中 # % 脰衣置T「j步化外部及内部時脈 ^唬，已經考慮及利用到一歧 一个丨」日]万去，其中包含延遲 鎖疋迴路（DLL)、相位鎖定迴路（ ^ ^LL)里/則控制延遲（MCD) 、及同步照鏡延遲（SMD)，i比幺士杜y )其白為本技藝專業人士所瞭解 。如此處所使用者，該術語「步 化」包括名目上重合的 k唬，及相對於彼此有一 巧要的延遲之传號。圖1為習用的 SMD 1〇〇之功能方塊圖，苴一

，、了接收 ^加的時脈信號CLK 87699 1260861 ，亚且回應於該CLK信號產生一同步化時脈信號cLKS YNC ，忒CLKSYNC信號係同步於該CLK信號。該SMD 1〇〇包含 一輸入緩衝器102，其可接收該CLK信號，並且回應於該 CLK信號產生一緩衝的時脈信號clkbuf。CLKBUF信號相 對於該CLK信號具有一延遲時間D1，其中m會對應於該輸 入緩衝器之固有傳播延遲。 一模式延遲線104會接收該CLKbuf信號，並且產生一相 對於忒CLKBUF^號具有一模式延遲時間D1+D2的前向延 遲時脈信號FDCLK。下文將作更詳細說明，該等模式延遲 寸間D 1 D 2模擬的係輸入緩衝器1 〇 2所產生的延遲時間d 1 以及用以產生CLKSYNC信號之輸出緩衝器1〇6所產生的延 遲％間D2。该FDCLK信號會行經前向延遲線1〇8，其包括 複數個串聯耦合的單位延遲電路i丨〇A_N，每個單位延遲電 路皆會從前面的單位延遲電路接收到一輸入信號，並且產 生相對於该輸入^號具有一單位延遲UD的輸出信號。舉 例來說，每個單位延遲電路u〇A-N皆為具有一個輸入之 and閘，其由該單位延遲電路u〇A所指示來致動，其具有 乂反向杰，k成對應於該反向器之傳遞延遲之單位延遲電 路UD。在於前向延遲線1〇4中，該fdclk信號會從圖1的左 邊朝右邊行經該等單位延遲電路11〇A_N，如單位延遲電路 U〇A中之反向器的方向所示。該前向延遲線108包含複數個 輸出112A-N，每個輸出112A-N皆分別被耦合至來自該等相 對應之單位延遲電路丨丨〇 A-N的輸出。當fdclk信號行經該 等單位延遲電路丨丨0A-N時，當該信號出現於個別的輸出 87699 1260861 2 A N之上日^4化號便成為一延遲前向時脈信號 DFDCLK。 一反向延遲線丨14包含複數個單位延遲電路ii6a_n，其如 耵述地串聯耦合於該前向延遲線丨〇8。但是，除了提供如同 該前向延遲線108般來自該單位延遲電路U6a_n之該等輸 出’該反向延遲線1 14具有複數個輸入U8A_N，每個輸入係 分別輕合至該等相對應的單元延遲電路u 6A_N之輸入。再 次地，每個單元延遲電路U6A氺可由具有一個輸入耦合到 5亥相對應之輸入11 8 A-N的一 AND閘所形成。一照鏡控制器 120耗合到該前向延遲線1〇8之輸出U2a_n，及該反向延遲 線114之該等輸入118A-N。回應於該CLKBUF信號之上升邊 緣’該照鏡控制器1 20由在該前向延遲線丨〇8中的該相對應 單元延遲電路110A-N施加該DFDCLK信號到在該反向延遲 線114中該相對應的單元延遲電路丨16A-n之輸入。舉例而言 ’如果该F D C L K信號已經傳遞到該單元延遲電路11 〇 j之輸 出’該照鏡控制器120在該單元延遲電路1 i〇j之輸出上輸出 該DFDCLK信號到在該反向延遲線丨14中該單元延遲丨丨“之 輸入。該等單元延遲電路11 6A到11 61及11 6K到11 6N皆不受 景〉響。該DFDCLK信號會行經該反向延遲線11 4中相對靡的 單位延遲電路116並且行經所有的單位延遲電路1161_A抵 達该單位延遲電路的左側，並由該反向延遲線1 1 4輸出，成 為一延遲時脈信號CLKDEL。因此，於反向延遲線丨14中， DFDCLK信號會從圖1的右邊朝左邊行經該等單位延遲電 路1 16A-N，如單位延遲電路116A中該AND閘之方向所示。 87699 1260861 該輸出緩衝器106會接收CLKDEL信號，並且回應於該 CLKDEL信號以產生該CLKSYNC，CLKSYNC會被該輪出緩 衝器所產生的延遲時間D2所延遲。 現在將參考圖1與圖2的信號時序圖（其所示的係於作業 期間該SMD所產生之各種信號）更詳細地說明讓CLKSYNC 信號與CLK信號產生同步的SMD 100的整體作業情形。於 圖2的範例中’ CLK信號的初始上升邊緣係發生在時間丁〇 處。回應於時間TO處之CLK信號的上升邊緣之後，該輸入 緩衝器102便會於延遲時間D1之後，於時間T1處將CLKBUF 信號驅動至高位準，而CLKBUF信號的初始上升邊緣則稱 為該CLKBUF信號的N邊緣。回應於位於時間T1處之 CLKBUF信號的上升邊緣轉變之後，該模式延遲線ι〇4便會 於模式延遲時間D1+D2之後，於時間T2處將FDCLK信號驅 動至高位準。而後，FDCLK信號便會行經前向延遲線108 中的單位延遲電路11 0Α-Ν，直到CLKBUF信號的下一個上 升邊緣N+1於時間丁3處被施加至該照鏡控制器ι2〇為止。於 時間T3處，前向延遲線1〇8已經將該fdCLK信號延遲一前向 延遲時間FD，該時間等於TCK-(D1+D2)，其中TCK為CLK 信號的.週期。如圖2所示，這係因為CLKBUF信號的下一個 上升邊緣係發生於時間T2處之FDCLK信號之初始上升邊緣 後面的TCK (D1+D2)處。 回應於在時間T3時該CLKBUF信號之上升邊緣，該照鏡 控制為120由在該前向延遲線1〇8中適當的單元延遲電路 1 10A-N之輸出施加該FDCLK信號到該反向延遲線114之相 87699 1260861 對iC的輸入1 1 8A-N。舉例而言，假設該延遲TCK_(m+D2) 等於1 1個單元延遲UD ’所以該照鏡控制器1從在該前向 延遲線108中的單兀延遲電路11〇κ之輸出ιΐ2κ接收該 DFDCLKL號。在此狀況下，該照鏡控制器12Q施加該 DFDCLK信號到在該反向延遲線114中該單元延遲電路 116K之輸入118K。此在圖2中表示為在時間丁3時的該 DFDCLK信號之上升邊緣。 而後’該DFDCLK信號便會行經反向延遲線114中適當的 單位延遲電路116J-A，並且於時間丁4處，該反向延遲線114 便會回應於該DFDCLK信號將CLKDEL信號驅動至高位準 。在時間T4時，該反向延遲線114已經由一反向延遲電路61) 延遲了該DFDCLK信號，其等於TCK_(D1+D2)，即等於該前 向延遲線108之前向延遲FD。此係因為該DFDCL{^f號行經 通過在該反向延遲線114中相同數目的單元延遲電路 116A-N，如同該FDCLK信號到達在該前向延遲線1〇8中的 該等單元延遲電路11 0Α-Ν中一樣，其將為本技藝之專業人 士所瞭解。在時間T4時，該CLKDEL信號的整體延遲等於 D1+D1+D2 + TCK-(D1+D2) + TCK-(D1+D2)，其即等於 2TCK- D2。因此，CLKDEL信號於時間T4處的上升邊緣係發生於 時間T 5處之C L K信號的下一個上升邊緣之前的輸出緩衝器 106之延遲時間D2。回應於位於時間T4處的CLKDEL信號之 後，輸出緩衝器106便會於時間T5處將CLKSYNC信號驅動 至高位準，並且同步於CLK信號的上升邊緣。依此方式， SMD 100便可產生CLKSYNC信號，使其上升邊緣同步於 87699 -10- 1260861 CLk號的上升邊緣。 在該SMD 100中，雖然該輸入緩衝器1〇2與輸出緩衝器 106顯示為單—組件’其每個代表了該_⑽之輸入與輸 出之間的所有組件與相關的延遲電路。因此該輸入緩衝哭 102代表了接收該CLK信號之—輸人與至㈣式延遲線^ 之輸入之間所有組件之延遲D1’而該輸出緩衝器106代表了 該反向延遲線m之輸出端與展開該CLKSYNqt號之輸出 之間所有組件的延遲D2，其將可為本技藝專業人士所瞭解。 在SMD 1〇〇中，該前向與反向延遲線丨⑽、^4中，每個 包含相同數目的單位延遲電路11〇A_N ’ n6A_N。其需要大 量的單位延遲電路⑽_N’ 116A_N來提供該咖:〇具有 較佳的解析纟來產生該前向與反向延遲fd，BD，其在此後 將共同稱之為-可變延遲VD(即vd=fd + bd)。該smd 1〇〇 之解析度為可由該可變延遲VD中加入及減除之延遲的最 小增董’其等於在該SMD i⑽中該等單元延遲電路⑴ ’ U6A-N之|元延遲UD之兩倍。較佳的解析纟代表該〔a 與該CLKSYNC信號將可適當地同步化，如本技藝專業人士 可瞭解。此外，該等前向與反向延遲線1〇8、⑴必須能夠 共同提供相對應於在該SMD 1〇〇所指定運作的頻率範圍中 ^有最低頻率之CLKft號之—最大可變延遲^。這係因為 前向延遲線m與反向延遲線114必須個別提供 NxtCk-(D1+D2)之延遲時間所造成的，當該clk信號的週 期TCK為最大時’該延遲時間會具有最大值，而其係發生 於該CLK信號之最低頻率處。 87699 -11 - 1260861 將其放在—起考慮，該簡⑽所想要的解析度盘最大 可，延遲VD可造成該等延遲線⑽、m由大量個別的延遲 =旦 U 6A-N所構成’其消耗了一半導體基板上相 田大里的空間’其中形成了該SMD 1 00及該同步記憶體裝 置之其匕、tMT。再者’這麼大量的個別延遲平台U 〇 Α·Ν、 116Α-Ν會由該SMD i⑽造成顯著的功率隸，其並不想要 如此’特料在當該同步記憶體裝置係包含在—可攜式電 池為電力之裝置中的應用。 因此，需要一種具有良好解析度的SMD ,其僅佔據半導 體基板上少許的空間，並且僅消耗少許的功率。 【發明内容】 根據本發明一方面，一種同步照鏡延遲電路包含一環圈 振盪DD纟可產生複數個分流時脈信號中一個分流時 脈信號係指定為一振盪器時脈信號。每個分流時脈信號具 有相對於該振盈器時脈信號之—個別的延遲。—模式延遲 ^接收-輸人時脈信號，並回應於該輸人時脈信號而產生 :模式延遲時脈信號。該模式延遲的時脈信號具有相對於 。亥輸入時脈信號的—模式延遲。_㈣延遲電路回應於該 振盡器、輸入及模型延遲的時脈信號而產生一粗糙延遲計 數’亚回應⑤等於-參考計數值的該延遲計數來啟動一粗 輪延遲致動信號。-細微延遲電路回應於該輸人時脈信號 ^問鎖該分流時脈信號’並由該旧貞的分流時脈信號展開 -細微延遲。該細微延遲電路回應於該粗糙延遲致動信號 而啟動一細微延遲致動信號，該細微延遲致動信號具有相 87699 1260861 對於該粗糙延遲致動信號之細微延遲。一輸出電路耦合於 該等粗糙與細微延遲電路回應於該等粗肢細微延遲 致動信號成為啟動而產生一延遲的時脈信號。 【實施方式】 圖3所示為一SMD 300之上升邊緣部份的功能方塊圖，其 可消2在圖i中習用SMD 100中所含有的相對較大及高功 率之前向及反向延遲線108、114,並另包含一環圈振盪器 302,其計時粗糙計數器電路3〇4來定義一粗糙延遲cD，並 由細微延遲電路306利用來定義一細微延遲fd。在作業中 ，该$^〇 300調整該粗糙及細微延遲（：1：)、17〇之數值，以產 生延遲的日年脈仏號CLKDEL，其會同步於（即具有所需要 相對的延遲）一外部時脈信號CLK，其將在以下詳細說明。 為了充分瞭解本發明，在下面的說明中提出許多的特定細 節。不過，熟習本技術的人士將會瞭解，即使沒有這些特 定細節仍能實施本發明》在其它案例中，將不會詳細顯示 或完全省略所熟知的電路、控制信號、時序協定及軟體操 作，以避免不必要地混淆本發明。 在SMD 3 00中包括一輸入緩衝器3〇8，其可接收該^^〖信 號並且回應於該CLK信號產生一時脈緩衝信號clkBUF 。該輸入緩衝器3〇8引起一輸入緩衝器延遲Di，造成該 CLKBUFL唬由該輸入緩衝器延遲m相對於該clk信號來 延遲。一模式延遲線3 10會接收該CLKBUF信號，並且產生 一相對於該clkbuf信號具有一模式延遲時間m+D2的遞 增計數延遲的時脈信號CLKUp。該模式延遲D丨及D2係模擬 87699 1260861 由該輸入緩衝器308所引起的延遲D1及由一輸出緩衝器（未 示出）所引起的延遲D2。 該環圈振盪器302包含一 NAND閘3 14A及複數個串聯連 接的反向器314B-G，其具有來自該NAnd閘314A及反向器 3 14A-G之輸出來分別產生分流時脈信號T1_T7。該NAND閘 314Α包含接收該CLKUp信號之一第二輸入。每個分流時脈 信號T1-T7具有相對於先前之分流時脈信號的一單元細微 延遲UFD，且亦具有相對於該分流時脈信號T7之一相對應 的延遲。來自該細微反向器3丨4G之分流時脈信號Τ7係經由 一反向裔3 1 5來施加，以產生一振盪器時脈信號clk〇sc。 該單元細微延遲UFD對應於該AND閘3 14Α與該等反向器 〇14B-G之個別傳遞延遲。一旦本技藝專業人士瞭解到用於 形成該N AND閘3 1 4 A之適當的電路具有如同該等反向器 314B-G相同的單元細微延遲UFD。藉此，該分流時脈信號 τι即被反向，並具有相對於該分流時脈信號丁7之一延遲 UFD，如同相對於該分流時脈信號丁丨之分流時脈信號丁2一 樣，且對於其餘的分流時脈信號丁弘以來依此類推。該細微 延遲電路306利用該等分流時脈信號T1-T7來定義該 CLKDEL信號之細微延遲1^]0，其將在以下做更為詳盡的說 明。該環圈振盪器302可包含較多或較少的反向器324，其 皆可為本技藝專業人士所瞭解。

該粗糙延遲電路304包含一遞增/遞減粗糙延遲計數器 316，其由。亥CLKOSC信號提供時脈，並回應於該CLK〇SC 仏唬展開一粗糙延遲計數CDC。該計數器3丨6在一遞增計數 87699 14- 1260861 的輸入上接收該CLKUP信號，並回應於該CLKUp信號之上 升邊緣來在-遞增計數模式中運作，α回應於該clk〇sc 信號之每個上升邊緣來遞增該CDC計數。該計數器3i6會在 該遞增計數模式中運作，直到於一遞減計數輸入上接收到 忒CLKBUF信號之上升邊緣。回應於該CLKBUF信號之上升 邊緣，該計數器3 1 6在一遞減計數模式中運作，以回應於該 CLKOSC仏號之母個上升邊緣來遞減該CDC計數。在作業中 。亥计數杰3 16係回應於該CLKUP信號之一上升邊緣來在該 遞增計數模式中運作，藉以回應於該（：]^]^〇8(：信號之每個 上升邊緣來由一初始值遞增該CDC計數。當該計數器3 16接 收到該CLKBUF信號之一上升邊緣時，即進行在該遞減計 數模式中的運作，且該計數器即回應於該CLK〇sc信號之 每個上升邊緣來遞減該CDC計數，以由在該遞增計數模式 中所到達的該最終值來遞減該CDC計數到該初始值。每次 該CDC計數之遞增或遞減係對應於該CLK〇SC信號之週期 TCK，因為該CDC計數係回應於該CLK〇sc信號之每個上升 邊、’、彖來遞或遞減该CDC計數。如果一單位粗糙延遲ucd 定義成等於該CLKOSC信號之周期丁CK，則每個單位粗糙延 遲等於十四個單位細微延遲UFD (ucdm 4 x UFD)，因為該 CLKOSC信號傳遞通過該NAND閘314A，且在該CLK〇sc^ 號的母個循環期間通過每個反向器3 1 4B -G兩次。一數位比 較器318接收該CDC計數，且當該CDC計數等於該初始值時 ’產生一啟動粗糙致動信號CEN。 泫細微延遲電路306包含一閂鎖及比較電路32〇，其回應 87699 1260861 於该CLKBUF信號之一上升邊緣來閂鎖來自該環圈振盪器 302之分流時脈信號τ卜T7。依此方式，該閂鎖及比較電路 320在一給定的時間點擷取該環圈振盪器302之狀態（及該 CLKBUF信號之上升邊緣）。因此該閂鎖及比較電路32〇由該 閃鎖的分流時脈信號Τ1_Τ7產生複數個細微延遲信號 FD1-FD7。更特定而言，該閂鎖及比較電路32〇對於每對鄰 接的分流時脈信號Τ1-Τ7進行一x〇R運算，其結果為每個 XOR運算產生相對應的FD1-FD7信號。舉例而言，該閂鎖 及比較電路320執行該分流時脈信號T1及丁2的x〇r來產生 該FD1信號，執行該分流時脈信號丁2及丁3的父〇11來產生該 FD2信號，依此類推，利用該分流時脈信號^及丁丨的乂⑽ 產生該FD7信號。 在作業上，該閂鎖及比較電路32〇將啟動該FD1-FD7信號 ’其係對應於在發生該CLKBUF信號之上升邊緣的時間點 時該CLKOSC之上升及下降邊緣的位置。依此方式，該閃 鎖及比較電路3 2 0閂鎖住該時脈信號的上升或下降邊緣的 位置’在當發生該CLKBUF信號之上升邊緣時傳遞通過該 NAND閘3 1 4A及反向器3 1 4B-G。此係因為該環圈振盛器3(p 的運作而為真，該分流時脈信號T1的上升及下降邊緣傳遞 通過該NAND閘314A及反向器314A-G，藉此依序產生相對 應於該分流時脈信號T2-T7之上升及下降邊緣。在任何給定 的時間，該NAND閘314A及反向器314B-G中的一個將會展 開該分流時脈信號T7之上升或下降邊緣。關於此特定 NAND閘314A或反向器314B-G之該對分流時脈信號Τ1_Τ7 87699 -16- 1260861 之XOR將等於”n” i 於"，而所有其它分流時脈信號對的XOR將等 、夂、么可藉由〉主意到未展開該分流時脈信號丁7之上升或 一邊表的任何反向器314BA-G或該NAND閘314A將具有 '及低輪出，或反之亦然，而可瞭解，且因此該相 ，白=流時脈信號丁丁7之職將等於1。相反地，展開該 寸脈仏號丁7之邊緣的NAND閘3 HA或反向器3 MB-G將 -、 輸入刀々丨L日卞脈^號丁 1-丁7，其具有與該輸出分流時脈 2 5虎相同的遴輯位準，且因此這些分流時脈信號的XOR將 等於〇。展開該分流時脈信號丁7之邊緣的該ναν〇閘3丨4八或 反向器314B-G之輸入及輸出分流時脈信號Τ1_Τ7的邏輯位 準由於該NAND閘及反向器的傳遞延遲而相同，其為本技藝 專業人士所瞭解。舉例而言，如果該NAND閘3 14A正在展 開該分流時脈信號τι之上升邊緣，該反向器314G將先產生 該分流時脈信號T7的上升邊緣，且此上升邊緣係施加到該 N AND閘3 1 4 A。在施加該分流時脈信號T7的上升邊緣到該 NAND閘3 14A之前’該NAND閘驅動該丁丨信號成為高。因此 ，當該分流時脈信號T7的上升邊緣初始時被施加到該nanD 閘3 1 4A之輸入時’該NAND閘具有一高輸入（分流時脈信號 T7)及一高輸出（T1信號）。如果此為該T7及T1信號所閃鎖的 點，這些信號的X0R將等於0，其係對應於該FD 1信號。 一細微延遲轉換電路322接收來自該閂鎖及比較電路320 之FD 1 -7信號，並處理這些信號來選擇出複數個細微延遲控 制信號FDC卜7中的一個’如以下的詳細說明。回應於該CEN 信號之上升邊緣’該轉換電路322啟動該FDC 1-7信號中所 87699 17 - 1260861 選擇的一個。複數個傳輸閘324A-g分別接收該FDC1-7信號 且亦在個別的第一信號終端上接收該分流時脈信號τ丨_T7 每個傳輸閘j24A-G的第二信號終端即輕合於一 AND閘 326之第一輸入。回應於該fdC1-7信號，該傳輸閘324a-G 中所選擇的一個被開啟，並輸出該相對的分流時脈信號 丁1 -T7做為在該第二信號終端上的一細微致動信號fen。舉 例而言，當該FDC3信號被啟動時，該傳輸閘324C被開啟， 並輸出該T3信號做為該FEN信號。該AND閘336亦在一第二 輸入上接收來自該比較器318之CEN信號，並回應於該CeN 及FEN#號來展開該延遲的時脈信號clkDEL。該CLKDEL 4吕號具有相對於該CLK信號之特定上升邊緣的所要之延遲 ，其將在以下詳細說明。 現在將參考圖3之方塊圖來詳細說明該SMD 300之整個 作業’且圖4之信號時序圖係說明在作業期間由該smd產生 的多種信號。在圖4的範例中，該遞增/遞減粗糙延遲計數 态3 1 6初始時設定該C D C計數到一零的數值，且該傳輸閘 3 2 4 A - G初始時係假設皆被關閉，且該F E N信號為低，所以 該AND閘3 26驅動該CLKDEL成為低。在時間το，發生該 CLK信號之初始上升邊緣N，且該輸入緩衝器3 〇 8驅動該 CLKBUF信號成為高，回應於該CLK信號之上升邊緣的時間 T1之稍晚的延遲D1。回應於該CLKBUF信號的上升邊緣之 後，該模式延遲線310便可於經過模式延遲時間D1+D2之後 的時間T2將CLKUP信號驅動至高位準。請注意到，該 CLKBUF信號之上升邊緣亦施力口到該閂鎖及比較電路320 87699 18 - 1260861 ，但在此時，回應於此信號之閂鎖及比較電路之作業不會 影響該SMD 3 00之作業，因此在此說明中被忽略。 回應於時間T2之CLKUP信號，該環圈振盪器302被啟動 (即该NAND閘3 1 4 A被致動，且一時脈信號之相對應邊緣開 始傳遞通過該NAND閘及反向器314B_G)。該延遲計數器 3 1 6亦回應於該CLKUP信號開始在該遞增計數模式中作業 ’並回應於來自該環圈振盪器302之CLKOSC信號的每個上 升邊緣來遞增該CDC計數。該計數器3 16回應於該CLKOSC 信號之每個上升邊緣來遞增該CDC計數，直到時間T3，其 係對應於在該CLKBUF信號的下一個上升邊緣在時間丁4時 施加到該計數器3 1 6之前所發生的該CLKOSC信號的最後 一個上升邊緣。在時間T4時該CLKBUF信號的上升邊緣係 對應於該CLK信號之下一個上升邊緣N+丨而發生。回應於時 間T4時的CLKBUF信號的上升邊緣，該計數器3 16在該遞減 計數模式中進行運作，並回應於該CLKOSC信號之下一個 上升邊緣來在時間T5時開始遞減該CDC計數。同時回應於 在時間T4時該CLKBUF信號的上升邊緣，該閂鎖及比較電 路320閂鎖住此時間點的該分流時脈信號Τ1-Τ7之狀態。如 圖4所示，由時間Τ2到時間Τ3之期間被指定一遞增計數粗糙 延遲UCD，且由時間Τ3到丁4之期間被指定一遞增計數細微 延遲UFD，該延遲UCD + UFD之總和等於一延遲TCK (D1+D2)，其中TCK為該CLK信號之周期。該問鎖及比較電 路^> 2 0產生该F D 1 - F D 7 #號’其代表在時間丁 4時在該環圈振 堡器320中該CLKOSC信號之目前邊緣的位置，且因此該細 87699 1260861 被l遲轉換電路322回應於該FD1-FD7信號而啟動該？£)1_7 信號中的一個。該啟動的FDC1_7信號啟動該相對應的傳輸 ~ G藉此輸出该相對應的分流時脈信號τ 1 - τ 7做為 該FEN信號，如前所述。 ★由時間T4到時間T6，該延遲計數器316繼續在該遞減計數 模弋中運作，並回應於該CLK〇S(^^I號之每個上升邊緣來 遞減4 CDC計數。在時間丁6時，該數位比較器3丨8決定該 CDC汁數等於該初始值，並啟動該cen信號，並藉此致動 該NAND閘326。在時間T7時，該啟動的傳輸閘324A-G輸出 該選擇的分流時脈信號丁丨_丁7做為該FEN信號到該nand閘 326。由時間丁4到時間丁6之期間被指定一遞減計數粗糙延遲 DCD，而由時間T6到丁7之期間被指定一遞減計數細微延遲 DFD，而該延遲的總和DCD+DFD等於該延遲ucd + ufd， 口此等於TCK-(D1+D2)。在時間丁7時，該AND閘326接收該 高FEN及CEN信號，因此驅動該CLKDEL信號為高位準，使 得該CLKDEL信號具有相對於該CLK信號之N+2上升邊緣 之所要的延遲。因此，該SMD 3〇〇產生具有一上升邊緣的 CLKDEL信號，其含有相對於該CLK信號之N上升邊緣所想 要的延遲，並依此方式同步該CLK& CLKDEL信號。 在SMD 300中，所產生的CLKDEL信號具有上升邊緣，其 係同步於該CLK信號之每一個其它的上升邊緣。舉例而言 ，忒CLKDEL馆號之初始上升邊緣係如所述地發生在時間 丁7，且下一個上升邊緣發生在時間丁9，其同步於該信 號之N~f 4上升邊緣。因此，在圖3的具體實施例中，該 87699 -20- 1260861 ^kdEL信號僅同步於該CLK信號之另一個上升邊緣。此事 實係因為該遞增/遞減計數器316開始在該遞減計數模式中 開始作業到回應於該CLK信號之中間上升邊緣之延遲 〇CD(貫際上回應於該CLK信號之中間上升邊緣中所對雇 產生的CLKBUF信號）。舉例而言，在圖4的範例中，該= 信號之N +丨上升邊緣在時間τ 4時產生該c L u b u f信號，並使 得該計數器316在遞減計數模式中運作。因為該計數器3i6 不能同時在該遞增計數模式中運作來計時該〔匕反信。號之 N+i邊緣的延遲UCD，僅有CLK之另一個上升邊緣可同^於 SMD 300。為了產生一CLKDEL信號，使其上升邊緣同步於 該CLK信號之每個上升邊緣，另一個SMD 3〇〇可簡單地利 用，然後使來自每個SMD的CLKDEL信號透過一 011閘（未示 出）施加來計時該輸出緩衝器3 12，本技藝專業人士將可瞭 解到。 在SMD 3 00中，該單一環圈振盪器3〇2被用來取代先前參 考圖1所述之SMD中較大且相對較高的高功率前向及反向 延遲線108、114。再者，該單一環圈振盪器3〇2被用來同時 產生该CLKDEL信號之粗糙及細微延遲。藉由利用該環圈 振盪3 02，大範圍的CLK信號可以同步，其具有一低頻率 CLK信號’其具有相對應之較長的周期，其僅藉由增加該 遞增/遞減粗糙延遲計數器3 1 6之位元數目來包含，其亦將 由本技藝專業人士可瞭解。 此外’在使用由SMD 3〇〇來產生該CLKDEL信號的方法中 ’一里決定該初始的遞增計數延遲UCD + UFD，此延遲可用 87699 1260861 多種不同的方法來鏡射或重改，例如藉由利用這些數值所 初始化的另一個計數器及環圈振盪器電路。同時，該量測 的遞增計數延遲UCD + UFD數值可以改變，例如將該延遲除 以或乘以一整數，藉此產生該延遲之倍數或次倍數。依此 方式，例如即可使用該量測的遞增計數延遲+ ，以 產生具有頻率為一施加的時脈信號之頻率倍數之時脈信號。 當使用獨立的計數器及環圈振盪器來量測及重改的另一 個狀況中，由該延遲線310(圖3)所產生之所想要的模式延 遲D 1 +D2會比該施加的時脈信號之單一循環要長。當該模 式延遲D 1 +D2大於該施加時脈信號的一循環時，該量測時 段必須至少是兩個時脈循環長，以允許該遞增計數延遲 UCD UFD可以適當地量測。此可參考圖4來瞭解，並注意 到，如果該模式延遲D1+D2大於該施加的clK信號之一個 循環，在時間T4時該CLKBUiMf號之上升邊緣，其係回應 於時間T3時該CLK信號的N+1上升邊緣所產生，其不可使 用來終止該遞增計數延遲UCD + UFD之量測，因為該模式延 遲本身可延伸超過時間丁4。在此狀況下，需要更多的 3 00.來產生該施加的CLK^#號之每個邊緣，因為每個smd需 要比較長來產生個別的延遲邊緣，並在此較長的時間中， / ^加的CLK& 5虎之額外的邊緣。此將可參考下述的 图而更加瞭解，其說明了一 ，其中含有與該 3 〇〇相同方式作業的四個SMD，以產生該施加的CLK信號之 斤有上升及下降邊緣。如果該模式延遲D1+D2大於該CLK 仏唬的一個循環，但小於兩個循環，該SMD 7〇〇將需要八 87699 1260861 個等於該議3⑽，除非該量測及傳遞的功能被 獨^、’亚稭此由不同的計數器及環圈振i器來執行。如果 該：測及傳遞功能被獨立]堇需要一個量測電路及四個重 改電路’即使當該模式延遲⑴+如大於該施加的⑽信號 -個循環時，此將可由本技藝專業人士所瞭解。圖7將在以 下更詳細地說明。 現在將芩考圖4來更為詳細說明用來選擇啟動那一個 號之轉換電路322之作業，而描述在該smd 3⑼ :數個ϋ之圖5的信號時序圖將更為詳細地說明該轉換 私路322之作業。在圖5中，該時間丁肛丁了對應於圖*中相同 的付唬。忒轉換電路322選擇該fdci_7信號來補償該額外 的延遲，其係發生在圖4中的時間丁4及時間丁5之間，現在將 洋細地况明。如圖5所示，當該clkbuf信號的上升邊緣發 生於日守間T4時，該相對應的遞增計數細微延遲UFD被定義 且疋義了在该遞增計數模式中所展開的整個延遲 UCD + UFD。该UFD延遲對應於在時間丁4時該環圈振盪器 302中該CLKOSC信號之目前邊緣的位置。在時間丁4時，該 遞增汁數模式被終止，並開始該運作的遞減計數模式。因 此’在該遞減計數模式期間所展開的延遲包含對應於該時 間丁4及Τ5之間期間的一殘餘延遲rd。即使該計數器3 16直 到時間Τ5皆未被計時，而開始在該遞減計數模式中遞減該 CDC什數’此殘餘延遲RD為在該遞減計數模式期間所開展 的延遲之一部份。因此，對應於由時間τ6到時間T7之期間 的該遞減計數細微延遲DFd，其係由該轉換電路322所展開 87699 -23 - 1260861 ’其必須負責該殘餘延遲RD。因此，竽 換電路322選擇 该FDC1-7信號，其使得該DFD延遲等於爷 予％ 4UFD減去該RD延 遲（DFD = UFD-RD)。 下表^係以表格型式該轉換電路322之運作來決定傳遞通 過該環圈振盪器302之時脈信號的上升或下降邊緣，並由此 決定的位置’選擇那-個分流信號T1_T7係要被輸出來啟動 該CLKDEL信號。 表1 ··轉換細微延遲轉換電路3 2 2之作業 在環圈振里器3 0 2之鏡射量測及重改功能中

87699 -24- 1260861 表1的仃將在以下的討論中由左到右稱之為行丨。行1代 表以σ亥閃鎖及比較電路320之啟動的FD1-FD7信號之形式 傳遞通過該環圈振盡器3()2之時脈信號的上升或下降邊緣 的位置。备该閂鎖及比較電路32〇閂鎖該Τ1-Τ7信號之狀態 並啟動違FD1-FD7信號之一，該閂鎖的丁7信號將為一二 7L值的1或〇 ’，如表1之行2所示。該行1及2代表由該轉 換電路322所接收不同信號之最終狀態。 行3代表忒遞減計數CDC在當啟動該信號時所具有 的結束數值’且當在表i中列8_14中的…所代表的，在啟 動該CEN信號之前的某些狀況中，其通過〇到“。行4代表 當該CDC計數到達在行3中所指出的數值時該丁了信號之二 一值狀〜、而行5代表疋那一個丁 1-T7信號輸出成為該cen U以藉此啟動该CLKDEL信號。該轉換電路切啟動適 當的叩C1_FDC7信號來分別輸出所想要的丁i-Τ?信號。如表 1之第5列所不，§啟動了 FD5信號，且該閂鎖的丁7信號在 σ玄里測呀&的末鳊處為一二元值〇，該轉換電路Μ〕即在當 該⑽計數等於°時的重改時段當中輸出該Τ2信號成為： CEN信號。因此，表！所示為對於在該量測時段的末端處所 有可能的T1-T7信號之閃鎖的組合之轉換電路切之運作， 及在該相對應的重改時段結束時該T1_T7jf號輸出成為該 CEN信號，其將可由本技藝之專業人士所瞭解。 圖6所不為圖3中該環圈振盈器3〇2及該閃鎖與比較電路 3 - 〇之/、貝施例的功能方塊圖及架構圖。該環圈振盪器 302包含-NAND閑600,其串聯輕合於複數個串聯連接的反 87699 1260861 向器602A-F，其利用NAND閘及反向器6〇2_6i2分別產生分 流時脈信號T1-T7。該NAND閘600對應於圖3中的反向器 3 14B，並具有一單元細微延遲UFD，其匹配於該反向器 602A-F之單元細微延遲，並對應於圖3中的反向器3ma_f 。該NAND閘600之第二輸入接收一開始信號START，其進 入低位準，以造成該NAND閘600及反向器6〇2A-F來驅動該 T1-T7信號到初始值，並藉此進入高位準來致動該AND閘， 並藉此初始化該環圈振盪器3 02之運作。 该分流時脈信號T1-T7即透過個別的反向器604A_g來施 加到複數個樣本及保持電路606A_G。每個樣本及保持電路 606A-G回應於一樣本信號SAMPLE之上升的邊緣來閂鎖來 自δ亥相對應反向為604A-G之信號，並放置該閂鎖的信號在 一輸出上。當該SAMPLE信號為低位準時，每個樣本及保 持笔路606A-G驅動在其輸出上的信號到低位準。該cen信 號透過一緩衝器608施加來產生該SAMPLE信號。複數個 XOR閘610A-G接收來自樣本及保持電路6〇6A-G的對之輸 出來藉此提供相鄰的分流時脈信號丁丨_丁7到每個X〇r閘。該 XOR閘610A-G回應於來自該相對應的樣本及保持電路 606A-G之輸出而分別產生該FD1 _7信號。舉例而言，該樣 本及保持電路606A及606B回應於該SAMPLE信號之上升邊 緣而分別閂鎖該分流時脈信號丁丨及丁2之狀態。該樣本及保 持電路606A，606B施加該閂鎖的τι，T2信號到該X〇R閘 6〇6A ’其開展了具有對應於該取樣的丁1及T2信號之X〇R的 數值之FD1信號。 87699 -26- 1260861 在作業中，該START信號初始時 才運入不作用的低位準， 造成該來驅動該了7信號到高位準，而該反向哭 -F回應於該高的丁7信號而驅動該等信號成為^ 或低位準。此時，該SAMPLE作缺岌k , 1σ唬為低位準，造成每個樣 本及保持電路606A-G來驅動立給φ不| 7 冬”勒，、輪出到低位準，其因此造成 該X〇R閘610A-G來驅動該FD1-7 j古垆丨彻a、隹_ c

現到低位準。該START 信號因此會進入啟動的高位準，芒 J 1千 &成该NAND閘600驅動該 分流時脈信號T7到低位準，並開妒一、息 同始邊緣傳遞通過該反向 器604A-F及該NANI^g 600,如本技藝專業人士所瞭解。每 當虹εν信號進人高位準，該緩衝器_驅動該sample信 號到高位準，且該樣本及保持電路6_训鎖透過該反向 器604A-G施加的該分流時脈信號Τ1-Τ7，並施加這些閂鎖 的資料枯脈佗號到该XOR閘610A-G。然後該x〇R閘61〇A-G 回應於該等施加的分流時脈信號Τ1-Τ7而產生該等fdi_7信 唬。§忒SAMPLE^唬進入高位準時（即分流時脈信號為高 或低位準），接收來自正在產生該CLK〇sc信號之目前邊緣 的反向為604A-G之該對分流時脈信號丁丨_丁7之x〇r閘 610A-G即驅動該相對應的FD1-7信號到低位準。 圖7所示為SMD 700的功能方塊圖，其可用以產生一上升 邊緣與下降邊緣同步於施加時脈信號Clk中相對應之上升 邊緣與下降邊緣同步的時脈信號CLKS YNC。該SMD 700包 含一輸入緩衝器702及一延遲線704，其回應於一施加的時 脈k號CLK來分別開展一 CLKBUF及一 CLKUP信號，其方 式相同於前述圖3之SMD 3 00中相對應之組件所做的說明 87699 -27- 1260861 。該CLKBUF及CLKUP信號係施加到第一及第二上升邊緣 環圈振盪器SMD電路706、708，其對應於回應於這些信號 來接收該CLKBUF及CLKUP信號及產生該CLKDEL信號之 SMD300中的組件。該電路706會產生一上升邊緣延遲時脈 信號CLKDELR1，其所要的延遲時間係相對於CLK信號之 偶數交替上升邊緣，而電路7 0 8則會產生一上升邊緣延遲時 脈信號CLKDELR2，其所要的延遲時間係相對於CLK信號 之奇數交替上升邊緣。一 OR閘7 10會接收該等CLKDELR1-2 信號，並且回應於該些信號以產生一上升邊緣閃控RES。 由兩個交錯耦合的NOR閘714、716所構成的RS正反器712 在一設定輸入上接收該RES信號，並產生一具有上升邊緣 之CLKDEL信號，其具有相對於該CLK信號之上升邊緣之預 定的延遲。會應於該CLKDEL信號，一輸出緩衝器71 8產生 具有上升邊緣之CLKSYNC信號，其係同步於該CLK信號之 上升邊緣。 一輸入缓衝器720及一延遲線722回應於一施加的互補時 脈信號CLK*來分別展開一CLKBUF*及一 CLKUP*信號，其 方式相同於在圖3之SMD 300中相對應元件所做的說明。該 CLKBUF*、CLKUP*信號係施力口到SMD電路724、726，其 對應於在該SMD 300中的元件，其接收該CLKBUF與CLKUP 信號，並回應於這些信號而產生該CLKDEL信號。該路724 會產生一上升邊緣延遲時脈信號CLKDELF1，其所要的延 遲時間係相對於CLK信號之偶數交替上升邊緣，而電路726 則會產生一上升邊緣延遲時脈信號CLKDELF2，其所要的 87699 -28- 1260861 延遲時間係相對於CLK信號之奇數交替上升邊緣。該〇R閘 71〇會接收該等CLKDELF1-2信號，並且回應於這些信號以 產生一下降邊緣閃控信號FES。該RS正反器7 1 2會於重置輸 入上接收該FES信號，並且產生該CLKdeL信號，該clkdel 信號的下降邊緣與CLK信號之下降邊緣間具有一段預定的 延遲。在回應於該CLKDEL信號之後，該輸出緩衝器71 8便 會產生具有同步於該CLK信號之下降邊緣的下降邊緣之 CLKSYNC信號。 圖8所示為一記憶體裝置8〇〇之功能方塊圖，其包括圖3 的SMD 300及/或圖7的SMD 7〇〇。圖8之記憶體裝置8〇〇為一 加倍資料速率（DDR)同步動態隨機存取記憶體（「sdram」） ，雖然此處所述的原理可應用到任何的記憶體裝置，其可 包含用於同步内部及外部信號之延遲鎖定的迴路，例如習 用的同步DRAM (SDRAM)，以及封包化的記憶體裝置，像 是SLDRAM及RDRAM，並同等應用到任何必須同步内部及 外部時脈信號之積體電路。 記憶體裝置800包含一位址暫存器8〇2，其可用以接收位 址匯流排ADDR上的列仿砧、u~。κ ^ ^

列位址鎖存器及解碼器8 1 〇A-D。 -一更新列位址到複數個 該記憶庫控制邏輯806啟 87699 -29- 1260861 動：該列位址問鎖及解碼器8! 〇 A _ D，其對應於自該位址暫 存器802接收的該記憶庫位址或來自該更新計數器⑼8之二 。更新記憶庫位址，而該啟動的列位址鎖存器及解碼器鎖存 錢解碼該接收的列位址。回應於該被解碼的列位址，被 啟動的列位址鎖存器與解碼器81〇A_D便會將各種信號施 於對應的5己|思體記憶庫8 ! 2 A_D，從而啟動與該被解碼的 列位址相對應的一列記憶體單元。每個記憶體記憶庫 12A-D皆包含—記憶體單元陣列，該陣列具有複數個被排 列於列與行之中的記憶體單元’而且儲存於已啟動之列中 =記憶體單元内的資料便會被健存於對應的記憶體記憶庫 邮的感測放大器内。熟習本技術的人士將會明白，當記憶 體裝置800回應於被施加於其上的自動更新命令或自我更 新:7而作業於自動更新模式或自我更新模式中時，列位 址多工器804便會將源自更新計數器8〇8的更新列位址施加 :该等解碼器叫D之上，而記憶庫控制邏輯電路剩 曰利用源自該更新計數器的更新記憶庫位址。 X〗及记隐庫位址之後，一行位址即施加在該addr 哭 而。亥位址暫存為’ 8 0 2施加該行位址到一行位址計數 :及鎖存器814，其依關鎖該行位址，並施加㈣鎖的行 :址到複數個行解碼器816八七。言亥記憶庫控制邏輯806啟 了對應於5玄接收的記憶庫位址之行解碼器8 1 6 A-D，而該 ，的行解碼器即解碼所施加的行位址。根據該記憶體裝 勺才木作杈式，该行位址計數器及鎖存器8 1 4係直接施 °邊問鎖的行位址到該解碼器816A-D，或施加一序列的行 87699 -30- 1260861 位址到該等解碼哭，並在士 σσ ^、由该位址暫存器所提供的該行位 址開始。回應於來自該計數器及鎖存器m之行位址，該啟 動的订解碼器816A-D施加解碼及控制信號到一 ι/〇閘及資 料遮罩電路818,其依此存取對應到正在存取之記憶記憶庫 W中已啟動的記憶體單元列中的解碼行位址之記憶 體單元。 於資料讀取作業期間，正在自該定址的記憶體單元讀取 之貧料即經由該卿及資料遮罩電路8_合到一讀取閃 鎖820。言玄I/O問及資料遮罩電路818供應n位元的資料到該 讀取鎖存器820,其即施加兩個N/2位元的字㈣—多工器 822。在圖3的具體實施例中，該電路818提供64位元到一讀 取鎖存器820，其依此提供兩個”位元的字組到該多工哭 8二一資料驅動器m依序地自該多工器822接收綱位 :的子組’且亦接收來自一閃控信號產生器826之資料閃控 信號DQS ’及來自該咖3〇〇/7〇〇之延遲的時脈信號 CLKDEL。該DQS信號在讀取作業期間係由一外部電路使用 ’例如在閃鎖來自該記憶體裝置8⑽之資料之記憶體控制器 (未顯不)。回應於該延遲的時脈信號clkdel，該資料驅動 器8—2 4依序輸出該接收的N / 2位元的字組做為—相對應的資 料子且DQ每個資料字組係與施加來計時該記憶體裝置 8〇〇之-CLK信號的上升邊緣或下降邊緣同步來輸出。該資 料驅動器824亦輸出該資料間控信號DQS，其分別具有同步 於該CLK信號的上升邊緣及下降邊緣之上升邊緣及下降邊 緣。每個資料字組DQ與每個資料閃控信號DQS可共同定義 87699 1260861 成一資料匯流排DATA。如本技藝專業人士將可瞭解到，來 自該SMD之CLKDEL信號為該CLK信號之延遲的版本，而該 SMD 300/700相對於該CLK信號來調整該clkdel信號的 延遲，以保證該DQS信號及該DQ字組係置於同步於該cLK 信號之DATA匯流排上，如先前參考圖3_6之說明。該data 匯流排亦包含遮罩信號DM0-M，其將參考資料寫入作業來 在以下詳細說明。 於資料寫入作業期間，外部電路（例如圖中未顯示的記憶 體控制器）可將N/2位元的資料字組〇(^、閃控信號dqs、以 及對應的貝料遮罩#说DM0-X施加於資料匯流排DATA之 上。資料接收器828可接收每個〇9字組以及相關的dm〇_x L唬，亚且將該些信號施加於輸入暫存器83〇(該暫存器係 由DQS信號提供時脈）之上。回應於該〇卩3信號的上升邊緣 ，該等輸入暫存器830便會閃鎖第一個N/2位元的dq字組以 及相關的DM0_X信號；而回應該DQS信號的下降邊緣之後 ’該等輸入暫存器便會閂住第二個N/2位元的DQ字組以及 相關的DM0_X信號。輸入暫存器83〇可將兩個被閃鎖的n/2 位凡的DQ字組形成一⑽元字组到—寫入fif〇與驅動器 8j2，其可提供時脈給該施加的DQ字組與dm〇_x信號，用 以回應於該DQS信號將其送入該寫入FIF〇與驅動器之中。 該DQ字組係回應於該CLK信號而由該寫入fif〇及驅動器 832來提供時脈，並施加到該I/O閘及遮罩電路818。該1/0 閘及遮罩電路8丨8轉移該Dq字組到接受該等信號之 存取的記憶記憶庫8丨2A-D中所定址的記憶體單元，其可用 87699 -32- 1260861 來選擇性地遮罩要官χ + 罟冩入到该定址的記憶體單元之DQ字组 中（即在該寫入資料中）的位元或位元群组。 、、 控制邏輯與命令解碼器834會透過控制匯流排C0NT接收 到複數個命令與時脈信號4 “接收自外部電路，例如 圖中未顯示的記憶體控制器。該等命令信號包含：晶 擇信號CS*、寫入致動信號聰、行位址閃控信號CAS* 以及列位址閃控作辦ρ Α ς * · V 士 … 唬RAS ’而時脈信號則包含：時脈致動 仏ECKE*以及互補的時脈信號以尺、clk* ,其中「*」代 表處於啟動低位準處之信號。該等命令信號cs*' WE」*、 CAS*以及RAS*會被驅動到對應於—特定命令（例如讀取命 ::寫入命令、或自動更新命令)之數值。回應於該等時脈 仏唬CLK、CLK*之後，命令解碼器834便會閂鎖及解碼一 施加的命令，並且產生一連串的時脈信號與控制信號，用 以控制該等組件鮮832以執行該施加命令的功能。該時脈 =動信號cke可藉由時脈信號咖、clk*來啟動命令解碼 口口 834的日守脈作業。命令解碼器⑽可於m clk*信號的 正向U邊緣處（也就是，往高位準移動之與往低位準 私動之〜CLK*的交點)閂鎖命令與位址信號，而輸入暫存器 T及貝料驅動器824則可回應於資料閃控信號DQS的兩個 :^邊緣分別將資料傳輸給該記憶體裝置8 0 0或從該記憶 體^置8⑽接收f料，因此頻率為時脈錢CLK、CLK*的 兩倍K糸因為DQS信號與CLK、CLK*信號具有相同頻率 的關係目為被傳輸至該裝置或傳輸自該裝置的資料字組 以f貝用SRDAM(其係以對應於施加時脈信號之頻率的 87699 1260861 速率來傳輸資料）傳輸速率的兩倍來 ^ ^ Qaa 丁1寻輪因此記愫體 “八八可：為雙倍資料速率裝置。為了簡化起見，控制邏 作業二;g碼：8 3 4用以產生該等控制與時序信號的細部 /、式f7為習用的方式，因此將不再詳述。 圖9:示為具有包含圖8之該記憶體裝置8。。 :之電腦系統9〇。的方塊圖。基本上，該電腦電路90二 ::、育料及控制匯流排來耗合到該記憶體裝置_，以 =、寫入資料到該記憶體裝置，“該記憶體 料。電腦電路902包含用埶 貝取貝 執订各項计异功能的電路，例如 執仃特疋軟體以實施特定的計算或工作。 900包令盥兮+叫& 电細糸統 一亥仏氧路902互相耦合的-個以上的輸入穿¥ 互04動(例t鍵盤或滑鼠）’以便讓操作者可與該電腦系統進行 相叙二：般來說，電腦系統_還包含與該電腦電路9〇2互 的—個以上的輸出裝置⑽，例如包含印表機盘視1 ㈣輸出衣置1有—個以上的資料健存裝置9 耦合至該電腦電路9〇2， 破 ,+ 傾孖貝枓或從外部儲存婼妒 碟、磁帶、小型唯續例包含:硬碟與軟 體(CD RW、 ° “ (CD_R〇M)及小型可覆寫式記憶 収（CD-RW)、以及數位視訊光碟（dvd)。

應该瞭解的係，雖秋力A 在則面的說明中已經提出本發明的 各項具體實施例與優點， x 的 途，其細節部分仍：可力Γ 僅供作解釋用 的卢、乏片理内與'、 改，亚且依然涵蓋於本發明 的廣泛原理内。舉例來說，可以利用數位電路、 、或兩者的組合方式來實現上述大部份的組件，不過，必 87699 -34 - 1260861 要時 所以 【圖 現0 ，亦可利用可於適當處理電路上執 ，本發明僅受限於隨附的申請專利範圍叙體“ 式簡單說明】 圖1為一習用SMD之功能方塊圖 由圖1之SMD所產生之各種信號的 圖2所示為於作業期間 k 5虎時序圖。 圖3所示為說明—上升邊緣咖之功能方塊圖，其中包含 用於產生-㈣及細微延遲的_延遲的時脈信號之環圈振 盪器。 圖4所示為於說明作業期間由圖3之SMD所產生之各種信 號的信號時序圖。 圖5所示為更詳細地說明圖3之SMD在產生該細微延遲的 該延遲的時脈信號之作業的信號時序圖。 圖6所示為圖3之環圈振盪器、一閂鎖及比較電路之具體 實施例的功能方塊圖及架構圖。 圖7所不為根據本發明另一具體實施例中，用於產生具有 上升及下降邊緣，而同步於一施加時脈信號對應之上升及 下降邊緣之延遲時脈信號的一雙邊緣SMD之功能方塊圖。 圖8所示為包含有圖3之SMD及/或圖7之SMD的非同步記 憶體裝置之功能方塊圖。 圖9所示為包含有圖8之記憶體裝置之電腦系統的功能方 塊圖。 【圖式代表符號說明】 SDRAM 同步動態隨機存取記憶體 87699 1260861 SSRAM 同步靜態隨機存取記憶體 DLL 延遲鎖定迴路 PLL 相位鎖定迴路 MCD 量測控制延遲 SMD 同步照鏡延遲 DDR 雙重資料速率 CD-ROM 唯讀光碟 CD-RW 讀寫光碟 DVD 數位視訊光碟 102 輸入緩衝器 104 模式延遲線 106 輸出緩衝器 108 前向延遲線 110 單位延遲電路 112 輸出 114 反向延遲線 116 單元延遲電路 120 照鏡控制器 302 環圈振盪器 304 粗糙計數器電路 306 細微延遲電路 3 14 反向器 3 16 遞增/遞減粗糙延遲計數器 3 18 比較器 87699 -36- 1260861 320 閂鎖及比較電路 322 細微延遲轉換電路 324 傳輸閘 602 ^ 604 反向器 606 樣本及保持電路 608 緩衝器 702 輸入緩衝器 704 延遲線 712 RS正反器 800 記憶體裝置 802 位址暫存器 804 列位址多工器 806 記憶庫控制邏輯電路 808 更新計數器 810 解碼器 812 記憶記憶庫 814 鎖存器 816 行解碼器 818 資料遮罩電路 820 讀取鎖存器 822 多工器 824 資料驅動器 828 資料接收器 830 輸入暫存器 87699 -37 - 1260861 832 寫 入 先 進 先 出及 驅動 哭 834 控 制 邏 輯 及 命令 解碼 哭 σσ 902 電 腦 電 路 904 m 入 裝 置 908 儲 存 裝 置 87699 - 38 -

Claims (1)

1. ，其包括： I26(^li2375〇號專利申請案 中文申請專利範圍替換本(95年3月） 拾、申請專利範圍： 1 · 一種同步照鏡延遲裝置 一用於產生複數個分流時脈信號之環圈振盪器，其具 有指定給-振盡器時脈信號之一個分流時脈信號，每個 分流時脈信號具有相對於該振盈器時脈信號之一個別 延遲； 輸入時脈信號，並用於回應於該輸入時 模式延遲的時脈信號之模式延遲線，該 用來接收一 脈信號來產生一 模式延遲時脈信號相對於該輸人時脈信號具有一模式 延遲； 一用於接收該輸人時脈信號絲合到該環圈振盈器 與該模式延遲線之粗略延遲料，該粗略輯電路用於 回應於該振蘯器、輸人及模式延遲的時脈信號來產生一 粗略延遲計數’並進—步用來回應於等於—參考計數值 的该延遲計數來啟動一粗略延遲致動信號； 庫禺5於σ亥環圈振盪器來接收該分流時脈信號之細 微延遲電路’Μ合到該粗略延遲電路來接收該粗略延 遲致動信號’並用來接收該輸入時脈信號，該細微延遲 電路用於回應該輸入時脈信號來閂鎖該分流時脈信號 ，並由該閃鎖的分流時脈信號發展一細微延遲，該細微 延遲電路用於回應該粗略延遲致動信號來啟動—細微 延遲致動信號，該細微延遲致動信號具有相對於該粗略 87699-950302.doc 延遲致動信號之細微延遲；及 干一耦合於該粗略及細微延遲電路之輸出電路，該輸出 f路回應^成為启欠動之粗略及細微延遲致動信號來 產生一延遲的時脈信號。 如申請專利範圍第1項之同步照鏡延遲裝置，其中該粗 ^遲計數初始時具有該參考計數值，且其中該粗略延 2電路回應於該模式延遲的時脈信號之轉換而在一遞 ，數模式期間可用來回應於該振逢器時脈信號而遞 ::粗略延遲計數，且該粗略延遲電路回應於該輸入時 脈：號的轉換而在一遞減計數模式期間用來回應於該 振“時脈信號而遞減該粗略延遲計數，並回應於等於 4參考計數時的該粗略延遲計數而產生該粗略延遲致 動信號。 :二申請專利範圍第2項之同步照鏡延遲裝置，其中該遞 曰计數模式係回應於由該 卜h ％深由於该輸入時脈 °第一邏輯位準到一第二邏輯位準之第N次轉 由°亥拉式延遲線產生的該模式延遲的時脈信號之 被初始化，且該遞減計數模式係回應於該輸入時 、 j弟一璉軻位準的第N+1次轉換而被 子刀始化。 該細 •如申％專利範圍第：[項之同步照鏡延遲裝置，其中 87699-950302.doc ? I2f8§l 微延遲電路包括： —〜有设數個輸入耦合到該環圈振盪器之多工器，每 個輸入接收-個別的分流時脈信號，該多工器用來回應 "數们輸入選擇信號而在-輸出提供-個別的分流 時脈信號，利用在該輸出上的該分流時脈信號對應於該 細微延遲致動信號； 於。亥％圈振盪益之閂鎖及比較電路，該閂鎖及 比較電路係用來回應於該輸入時脈信號而問鎖該分流 時脈信號，並回應於該問鎖的分流時脈信號而產生複數 個細微延遲信號；及 -輕合來接收該粗略延遲致動信號，且耗合於該閃鎖 及比較電路與該多工器之細微延遲轉換電路，該細微延 遲轉換電路传问座 如口應於该細微延遲信號而來選擇一個別 勺輸入&擇#u ’並回應於要啟動的额略延遲致動传 號而啟動該選擇的輸入選擇信號。 ° 5. 如1請專利範圍第4項之同步照鏡延遲裝置，其中該多 工杰包含複數個傳輸閘。 6, 如申請專利範圍第4項之同步照鏡延遲裳置，1… 圈振盈器包含N個延遲階段，其分別產生分流時脈I: 丁卜丁N，而該閂錯乃4 ± 了 5虎 分流時脈信號丁!·™，廿… -圈振盈益之 亚對於母Μ閃鎖4流時脈信號 87699-950302.doc 12谈雜h 2啸(更換頁 一 Τ1·Τ2 ’ Τ2-Τ3等直到ΤΝ-1-ΤΝ來進行一 XOR運算，且亦 對於該對T1及ΤΝ進行一X〇R運算，利用每個X〇r運算 來產生一相對應的細微延遲信號。 7 ·如申請專利範圍第6項之同步照鏡延遲裝置，其中該細 微延遲轉換電路回應於具有一第一邏輯狀態之該等分 流呀脈信號T 1-TN中所選出的一個來在一第一模式下 運作。 8·如申4專利範圍第7項之同步照鏡延遲裝置，其中該細 微延遲轉換電路回應於具有一第二邏輯狀態之該等分 版恰脈k號τ 1-TN中所選出的一個來在一第二模式下 運作。 9.如申請專利範圍第1項之同步照鏡延遲裝置 出電路包括一 AND閘。 1 0.如申請專利笳囹楚 圍弗1項之同步照鏡延遲裝置，其中該 略延遲電路包括： 輕合來接收該輸人時脈信號及該模式延遲的時; 信號:並輕合到該環圈振姆接收該_時脈信 ^ : ^ ^ 4數☆、，該遞增/遞減計數器回應於該模 延遲時脈信號的H Μ “ ▲ 轉換而用來回應於該振盪器時脈信？ 之ί考计數值遞增該㈤^ ^ ^ ^ ^ ^ 谷之遊冲數，亚回應於該輸入 脈k號的轉換而用办 、用來回應於該振盈器時脈信號遞減t 87699-950302.doc l^〇p6l 粗略延遲計數；及 -耦合於該遞增/遞減計數器之 應於等於該灸 该比較器回 延遲致動信號。 ^遲。十數而啟動該粗略 種同步照鏡延遲裝置，其包括： -用於接收一輸入時脈信號並用於回應* 信號而產生一绣4 士 〜口〆别入吩脈 、、友衝的呀脈信號之輸入緩衝器； —用於產生星右— , r ^ /、有导曰疋一振盪器時脈信號之一分、、古P 脈仏號的複數個分产丰 /;,L ^ 時脈叙職振每個分流 遲；、目對H㈣11時脈信號之-個別的延 用二：於該輸入緩衝器來接收該緩衝的時脈信號，並 、α於该緩衝的時脈信號而產生_模 脈信# m 杈式延遲的時 ' 遲線，該模式延遲時腺信號具有相心 -韃衝的時脈信號之一模式延遲； 、 -耦合於該輸入緩衝器、環 之扣々 π I 及邊拉式延遲線 ;、®延遲電路，該粗略 、缓待1 (遲-路用於回應於該振盡器 '或衝的及模式延遲的時脈信號 、， 度王 租略延遲計數 ，亚進一步用於回應於等於一表 /考计數值的该延遲計數 木敬動一粗略延遲致動信號； 一耦合於該環圈振盪器來接 收°亥寻分流時脈信號、耦 87699-950302.doc " 該粗略延遲電路來接收兮4e 4 八 收4杻略延遲致動信號，並耦 0到該輸入緩衝器來接收兮 遲带 收。亥、.友衝的時脈信號之細微延 兒路5該細微延遲電路用氺 而 路用末回應於該緩衝的時脈信號 嚙〜寺分流時脈信號，並由 號展π 一 4寻閂鎖的分流時脈信 汗 細七 1支延遲，該細微延遲+攸m十 乙遲电路用來回應於該粗略 A致動信號而啟動_細w 致 順遲致動信號’該細微延遲 力^就具有相對於該粗略延 〜 ％致動仏遽之細微延遲； 輕合於该粗略及 該望丄 位之遲电路，亚回應於要啟動的 、粗略及細微延遲致動信 择+ 木座生延遲的時脈信 化之延遲信號產生電路；及 -輕合於該延遲信號產生電路，並用於回應於該延遲 门時脈信號來產生-同步的時脈信號之輸出緩衝器，該 步的時脈信號具有同步於該輸入時脈信號邊緣的邊 緣。 U•如申請專利範圍第丨丨項之同步照 、造衣置，其中該粗 略延遲計數初始時具有該參考計 、币 丨双值且其中該粗略延 遲電路回應於該模式延遲的時脈信號之轉換而在一遞 增計數模式期間可用來回應於該振盤器時脈信號而遞 增該粗略延遲計數，且該粗略延遲 弘峪口應於該緩衝時 脈信號的轉換而在一遞減計數模式 W间用來回應於該 振蘯器時脈信號而遞減該粗略延遲計數，並回應於等於 87699-950302.doc I26Q歸 χ >考计數值的該粗略延遲計數而產生該粗略延遲致 動信號。 13.如_請專利範圍第12項之同步照鏡延遲裝置，其中該遞 曰计數杈式係回應於由該模式延遲線由於該緩衝的時 脈信號由—第一邏輯位準到_第。邏輯位準之第N次 轉換而由該模式延遲線產生的該模式延遲的時脈信號 之轉換而被初私S i、总、_L、 ° t且该遞減計數模式係回應於該緩衝 時脈信號由該第一到第二邏輯位準的第叫次轉換而 被初始化。 14·如申請專利範圍第11項之同步照鏡延遲裝置，其中該細 微延遲電路包括： 具有硬數個輸入耦合到該環圈振盪器之多工器，每 個輸入接收—個別的分流時脈信號，該多工器用來：應 =硬數個輸入選擇信號而在-輸出提供—個別的分流 時脈信號，利用在該輸出上的該分流時脈信號對應於該 細微延遲致動信號； 耦合於該環圈振盪器之閂鎖及比較電路，該閂鎖及 比較電路係用來回應於該緩衝的時脈信號而閃鎖該分 流時脈信號’並回應於該閃鎖的分流時脈信號而產生複 數個細微延遲信號；及 -耦合來接收該粗略延遲致動信號，且耦合於該閃鎖 87699-950302.doc 及比較雷败0 ^ ^、該多工器之細微延遲轉換電路，該細微延 遲轉換電跋作 丁、回應於該細微延遲信號而來選擇一個別 的輸入選標伊 、， σ現’亚回應於要啟動的該粗略延遲致動信 號而啟動該選擇的輸入選擇信號。 D 1 5 ·如申請專利笳m 祀固弟1 4項之同步照鏡延遲裝置，其中該多 工器包含複數個傳輸閘。 16·如U專利範圍W項之同步照鏡延遲裝置，其中該環 二辰盈°。包含N個延遲階段，其分別產生分流時脈信號 而°亥閂鎖及比較電路鎖存來自該環圈振盪器之 刀机日守脈信號T1 •丁N，並對於每對閂鎖分流時脈信號 T1-T2，丁2_下7 士· 寻直到TN-1-TN來進行一x〇R運算，且亦 對於該對丁1及TN進行一 x〇Ri軍管m ^ 仃 X〇R運异，利用每個X〇R運算 來產生相對應的細微延遲信號。 η.如申請專利範圍第16項之同步照鏡延遲裝置，其中該細 微延遲轉換電路回應於具有一第一邏輯狀態之該等分 流時脈信號Τ1 -τ Ν中所選出的-個來在一第一模式下 運作。 1 8‘如申請專利範圍第17項 之同步照鏡延遲裝置，其中該細 微延遲轉換電路回應 流時脈信號τ 1 -ΤΝ中 於具有一第二邏輯狀態之該等分 所選出的一個來在一第二模式下 運作。 87699-950302.doc 126胸 1 19_如申請專利範圍第丨丨項之 入_種…以 ^ 乂照鏡延遲裝置，其中該輸 入’.友衝為W起相對於該輪 入知脈信號之一延遲⑴到該 緩衝的時脈信號，而該輪 Μ起相對於該延遲的 吋脈“唬之一延遲D2到爷π本 亥问步的時脈信號，且該模式 延遲做為第—及Μ - + + 成伤來模式化該等延遲01及1)2。 2〇.如申請專利範圍第丨丨項 、冋^妝鏡延遲裝置，其中該粗 略延遲電路包括： 一搞合來接收該緩衝的時脈信號及該模式延遲的時 脈信號，並麵合到該環圈振盈器來接收該振盡器時脈信 號之遞增/遞減計數器 亥遞增/遞減計數器回應於該模 式延遲時脈信號的轉換 〇 ^ 用木口應於该振盪器時脈信 號之參考計數值遞增該粗 峪之遲计數，亚回應於該緩衝 時脈k號的轉換而用來癖 + W 於.亥振盪杰時脈信號遞減 該粗略延遲計數；及 -輕合於該遞增/遞減計數器之比較器，該比較器回 應於等於該參考計數值之粗略延遲計數而啟動該粗略 延遲致動信號。 2 1 . —種同步照鏡延遲裝置，其包括： 一用於接收一輸入時脈信號並用於 ^ 馬、邊輸入時脈 信號而產生-緩衝的時脈信號之第-輪入緩衝器； 用於產生具有指定一振盡器時脈信號之—分流0± 87699-950302.doc 脈信號的複數個八、、六 乂、 ^ 刀〜日守脈信號之第一環圈振盪器，每個 为流時脈信號夏古 /、有相對於該振盪器時脈信號之— 的延遲； ⑺ 一輸入緩衝器來接收該緩衝的時脈 號，並用於回應於 " …於该緩衝的時脈信號而產生一模式延 的時脈信號之第— 杈式延遲線，該模式延遲時脈信 有相對於該缓彳 、友衝的時脈信號之一模式延遲； '一輛合於楚 、Μ昂一環圈振盪器，並用於由具有從 流時脈信號所屎„ Α 寺刀 又開的粗略及細微延遲之一延遲時 號的第一上并、喜 " 开邊、、、彖同步照鏡延遲電路，該等粗略及細 延遲定義了 4日祖 相對於該輸入時脈信號之偶數上升邊緣之 該延遲時脈信號的一延遲； 耦口於该第一環圈振盪器，並用於由具有從該等分 抓日守脈化號所展開的粗略及細微延遲之一延遲時脈俨 號的第二上善、臭 、 上升邊緣同步照鏡延遲電路’該等粗略及細 延遲定羞 ρ 我了相對於該輪入時脈信號之奇數上升邊緣之 該延遲時脈信號的一延遲； 用於接收一輸入時脈信號並用於回應該輸入時脈 仏號而產生一緩衝的時脈信號之第二輸入緩衝器； 用方、產生具有指定一振盪器時脈信號之一分流時 脈L就的複數個分流時脈信號之第二環圈振盪器，每個 87699-950302.doc -10 - 厶 126(^6^ 分流時脈仁 % Q μ、、有相對於該振盪器時脈信號之-個別 的延遲； ^ 1U〜 一輕合於兮Μ 、H入緩衝器來接收該緩衝的時脈信 號’並用於U & 、…於該緩衝的時脈信號而產生—模式延 的時脈信號之模 、 彳、式m該模式延遲時脈信號具有相 子於。亥緩衝的卑 曰]吟脈^號之一模式延遲； 一*库馬合"；^V 士含Μ ^ 、以弟二環圈振盪器，並用於由具有從該等分 :IL纣脈“虎所展開的粗略及細微延遲之-延遲時脈信 號產生的第—τ σ 下h邊緣同步照鏡延遲電路，該等粗略及 細微延遲定暴7 ' 義了相對於該輸入時脈信號之偶數下降邊 緣之該延遲時脈信號的一延遲； " -耦合於該環圈振盪器’並用於由具有從該等分流時 脈信號所展開沾& 6 P ^ 開的粗略及細微延遲之一延遲時脈信號產 生的第二下降邊緣同步照鏡延遲電路，該等粗略及細微 延遲定義了相對於該輸入時脈信號之奇數下降邊緣之 該延遲時脈信號的一延遲； 、、之 麵口於该等第一及第二上升邊緣及下降邊緣同步 照鏡延遲電路，並用於回應來自該等照鏡延遲電路之铉 等延遲時脈信號而展開一同步的時脈信號之輪出電路 4同y日守脈號係同步於該輸入時脈信號。 22·如申請專利範圍第21項之同步照鏡延遲裝置，其中每個 87699-950302.doc -11- 更)」:三 該等同+〜；一'j 一且〜鏡延遲電路包含-細微延遲電路，其包括： 、有硬數個輸入耦合到該環圈振盪器之多工器，每 個輪入接^_ ^ 個別的分流時脈信號，該多工器用來回應 ] 们輪入砥擇信號而在一輸出提供一個別的分流 時脈信口卢 ；利用在°亥輸出上的該分流時脈信號對應於該 細微延遲致動信號； H㈣環目振Μ之閃鎖及比較電路，該閃鎖及 t匕車父jl·^ 士 ^ ’、 “回應於該輸入時脈信號而閂鎖該分流 / I回應於該閃鎖的分流時脈信？虎而產生複數 個細微延遲信號；及 耦合來接收該粗略延遲致動信號，且耦合於該閃鎖 及比較電路盘兮容 ” q夕工為之細微延遲轉換電路，該細微延 遲轉換電路係θ4 / 、α ;以、、，田微延遲信號而來選擇一個別 的輸人ϋ擇㈣’並回應於要啟動的該 號而啟動該選擇的輸入選擇信號。 23.如中請專利範圍第22項之同步照鏡延遲裝置，其中該多 工器包含複數個傳輸閘。 申請專利範圍第21項之同步照鏡延遲裝置，其中每個 環圈《器包含_延遲階段’其分別產生分流時脈作 號ή-τν’而該⑽及比較電路鎖存來自該環圈振盈器 之分流時脈信號T ·(下]SJ 、，u 唬丁 1 - T N，亚對於每對問鎖分流時脈信號 87699-950302.doc -12 - /一 12呦_ T1-T2，T2-T3等直到τνιτν來進行—x〇R運算，且亦 對於該對T1及TN進行一 X0R運算，利用每個x〇r運算 來產生一相對應的細微延遲信號。 2 5 .如申請專利範圍第2丨項之同步照鏡延遲裝置，其中該輸 出電路包含一耦合來接收來自該等第一及第二上升邊 緣同步照鏡延遲電路之該等延遲時脈信號之第—〇r問 、-耗合來接收來自該第一及第二下降邊緣同步照鏡延 遲電路之該等延遲時脈信號之第二⑽閘、一耦合於該 等第一及第二OR閘來接收設定及重置輸入，並用於回 應該等重置及設定輸入而展開一輸出延遲的時脈信號 之RS正反器，及一耗合於麵正反器，並用於回應該 輸出延遲時脈信號來產生該同步的時脈信號之輪出緩/ 衝器。 26.如申請專利範圍第21項之同步照鏡延㈣置，其中每個 同步照鏡延遲電路包含一粗略延遲電路，其包括： -耦合來接收該輸入時脈信號及該模式延遲的時脈 信號’並耦合到該環圈振盈器來接收該振盈器時脈信號 之遞增/遞減計數器，該遞增/遞減計數器回應於該模: 延遲時脈信號的轉換而用來回應於該振盪器時脈信號 之參考計數值遞增該粗略延遲計數，並回應於該輪°入時 脈信號的轉換而用來回應於該振盤器時脈信號遞減J 87699-950302.doc -13 -

   粗略延遲計數；及 ，该比較器回 而啟動該粗略 一耦合於該遞增/遞減計數器之比較器 應於等於該參考計數值之粗略延遲計數 延遲致動信號。 2 7. —種記憶體裝置，其包括： 一位址匯流排； 一控制匯流排； 一資料匯流排； 一被耦合至該位址匯流排的位址解碼器； 一被耦合至該資料匯流排的讀取/寫入電路· 一被麵合至該控制匯流排的控制電路； 一被耦合至該位址解碼器、控制電路以及讀取/寫入 電路的記憶體單元陣列；及 一被耦合至至少該控制電路並用於接收一輸入時脈 化號的同步照鏡延遲電路，該同步照鏡延遲可用以產生 一延遲時脈信號，且該控制電路回應於該延遲的時脈信 號而產生控制k號’該同步照鏡延遲包含： 用於產生具有指定一振盡器時脈信號之_分流 ^脈仏號的複數個分流時脈信號之環圈振盪器，每個 刀/爪日T脈#號具有相對於該振盪器時脈信號之一個 另^的延遲； 87699-950302.doc 1260861 一用於接收—輸入時脈 號之 D现 I用於回應該輸入 …號來產生—模式延遲時脈信號之模式延遲線 ，該模式延料脈信^有相對^時脈信 一模式延遲； 一用來接收該輸入時脈 ^遽亚耦合到該環圈振 盪器及該模式延遲線的粗 合路，该粗略延遲電 路用於回應該振盪哭、於 °°輸入及杈式延遲時脈信號來產 生一粗略延遲言十童+，并、备 . 冲數亚進—步用於回應等於一參考計 數值的該延遲計數來啟動一粗略延遲致動信號； 耦σ於。亥％圈振盪器來接收該等分流時脈信號 、輕合到該粗略延遲電路來接收該粗略延遲致動信號 ，並用於接收該輸入時脈信號之細微延遲電路，該細 微延遲電路用來回應於該輸入時脈信號而問鎖該等 刀抓日可脈仏喊，並由該等閃鎖的分流時脈信號展開- 細微延遲，該細微延遲電路用來回應於該粗略延遲致 動信號而啟動一細微延遲致動信號，該細微延遲致動 U具有相對於該粗略延遲致動信號之細微延遲；及 -耦合於該等粗略及細微延遲電路之輪出電路， 。亥輸出I路回應於要啟動的該等粗略及細微延遲致 動仏遽而產生一延遲的時脈信號。 2 8 .如申凊專利範圍第7 7 jf之印，卜咅辦爿士罢^ , 口弟-/員之疋诜體i置，其中該記憶體裝 87699-950302.doc -15 - 置包含一DDRSDRAM,而該同步照鏡延遲接收互補輸 入時脈信號，並產生同步於該等時脈信號之上升邊緣及 下卩+邊 '、.彖之延遲的時脈信號，該等延遲的時脈信號係應 用來把加耦合於該資料匯流排之一輸出驅動器的時脈。 2 9 · —種電腦系統，其包括： 一資料輸入裝置； 一資料輸出裝置； 一被耦合至該等資料輸入與輸出裝置的處理器；以及 一輕合於該處理器之記憶體裝置，其包含： 一位址匯流排； 一控制匯流排； 一資料匯流排； 一被耦合至該位址匯流排的位址解碼器； 一被耦合至該資料匯流排的讀取/寫入電路· 一被耦合至該控制匯流排的控制電路； 一被耦合至該位址解碼器、控制雷玫n & 1工列兒路以及讀取/寫 入電路的記憶體單元陣列； 於接收一輸入時 一被耦合至至少該控制電路並用 延遲可用以產生 於該延遲的時脈 脈信號的同步照鏡延遲，該同步照鏡 一延遲時脈信號，且該控制電路回應 信號而產生控制信號’該同步照鏡延遲包含 87699-950302.doc -16- 12^0861? —用於產生具有指定-振盈器時脈信號之-分流 ::脈信號的複數個分流時脈信號之環圈振盈器，每個 刀流時脈信號具有相對 相對於4振盪器時脈信號之一個 別的延遲； 用於接收一輸入時脈信號， 士 I 亚用於回應該輸入 之模式延遲線 相對於該輸入時脈信號之 了脈L唬來產生-模式延遲時脈信號 ’該模式延遲時脈信號具有 一模式延遲； :用來接收該輸人時脈信號，絲合到該環圈振 邊器及該模式延遲線的粗略延遲電路，該粗略延遲電 路用於回應該振m人及模式延遲時脈信號來產 生粗略延遲計數，並進一步用於回應等於一泉考計 數值的該延遲計數來啟動—粗略延遲致動信號；° -輕合於該環圈振盪器來接收該等分流時脈信號 ，合到該粗略延遲電路來接收該粗略延遲致動信號 ，亚用於接收該輸入時脈信號之細微延遲電路，咳細 微延遲電路用纟回應於該輸入時脈信號而門鎖該等 分流時脈信號，並由該等問鎖的分流時脈信號展開一 該粗略延遲致 微延遲’該細微延遲電路用來回應於 動信號而啟細微延遲致動信㉟，該細微延遲致動 信號具有相對於該粗略延遲致動信號之細微延遲；及 S7699-950302.doc -17- --1 雄__丨！ ........ -耦合於该等粗略及細微延遲電路之輸出電路， 該輸出電路回應於要啟動的該等粗略及細微延遲致 動信號而產生一延遲的時脈信號。 30·如申請專利範圍第29項之電腦系統，其中該記憶體裝置 包含一DDRSDRAM，而該同步照鏡延遲接收互補輸入 時脈信號’並產生同步於該等時脈信號之上升邊緣及下 降邊緣之延遲的時脈信號’該等延遲的時脈信號係應用 來耦口於δ亥貝料匯流排之一輸出驅動器的時脈。 31 ·種用以產生具有相對於—施加的時脈信號之一延遲 的-延遲時脈信號之方法，該方法包括： 產生複數個振盡器時脈信號，每個振盈器時脈信號之 頻率大於該施加的時脈信號’其中一個振盪器時脈信號 被指定-參考振盡器時脈信號，且每個振盈器時脈信號 具有相對於該參考振覆器時脈信號的一延遲； u 回應於該施加㈣脈信號而產生—模式延遲的時脈 信號’該模式延遲時脈信號具有相對於該施加時脈信號 的一模式延遲； 回C於對應该施加的時脈信號之第n次轉換所產生 、Λ模八延遲牯脈信號的轉換來初始化一時間-至-數 位計數粗略延遲時段； 在肩弗一粗略延遲時段期間回應於該參考振盪器時 87699-950302.doc -18 - 126^61 z 脈信號而遞增-粗略延遲計數； 回應於該施加的時脈信 第一粗略延遲時段； 號之第N+ 1次轉換而終止該 器時脈 虽該第-粗略延遲時段終止時，儲存該等振盈 "is號之狀態； 至-時間 回應於該施加的時脈卢缺 j时脈彳5唬而仞始化一數位- 粗略延遲時段； 在4數位·至·時間粗略延遲時段的期間，回應於該參 考振盈器時脈信號而遞減該粗略延遲計數； ^ 由所儲存的該等振i器時脈信號之狀態計算—數位_ 至-時間細微延遲；及 產生具有相對於該施加的時脈信號之延遲的該延遲 的日守脈k #u，其係、由等於一參考值加上該計#出的數位 -至-細微延遲之粗略延遲計數所決定。 32·如申請專利範圍第31項之方法，其中由所儲存的該等振 盪為日守脈信號之狀態計算一數位-至-時間細微延遲包 含回應於具有一第一邏輯狀態之該等分流時脈信號 T1-TN中所選出的一個並根據一第一方法來計算該細 微延遲。 33.如申請專利範圍第32項之方法，其中由所儲存的該等振 盪器時脈信號之狀態計算一數位-至-時間細微延遲包 87699-950302.doc -19 - 舍回應於具有一筮_ π 一璉輯狀態之該等分流時脈信號 Τ 1- ΤΝ中所選出的一 ^ 们亚根據一弟二方法來計算該 微延遲。 ' 〇 4 ·如申請專利範 ^ 、之方法，其中當該第一粗略延遲 衿段：止時儲存該等振盪器時脈信號之狀態，其包含儲 存。亥寺蚪脈信號的即時狀態，然後對於相鄰 號進行一 XOR運曾，以吝从▲ 1口 ^ 產生複數個細微延遲控制信號， 其中該細微延遲控告丨 、（匕制仏旎具有一錯誤值，代表當該第一 粗略延遲時段级 ^ 、、t，4苓考振盪器時脈信號邊緣在該 曰·^間點處的位置。 3 5 · 一種用以產生且右如 ，、相對於一施加的時脈信號之一延遲 的-延遲時脈信號之方法，該方法包括： 產生複數個振盈器時脈信號，每個振盈器時脈信號之 頻率大於該施加的時脈信苴 一甲個振盪态時脈信號 孑曰疋參考振盪器時脈作？卢，日息伽、異 口；u且母個振盪器時脈信號 具有相對於該參考振盪器時脈信號的一延遲； 回應於該參考振盡器時脈信號之轉換而計時一粗略 延遲時間； 在；\第—時間儲存該等《器時脈信號之狀態； 在該第-時間之後回應於該參考振盤器時脈信號的 轉換而汁時-數位-至-時間粗略延遲時間； 87699-950302.doc -20- 异一細微 由該第-時間的振盘器時脈信號之狀態計筲— 延遲時間；及 遲的時脈信號，其係由該粗略延遲時間加 略延遲時間加上該細微延遲時間的總和 產生具有相對於該施加的時脈信號之—延遲的該延 上該重改的粗 所給定 36.如申請專利範圍第35項之方法，其中 該等振盘器時脈信號之狀態，包含儲存該等振逢器時脈 信號之即時狀態，然後對於相鄰對的時脈信號進行一 XOR運算，以產生複數個細微延遲控制信號，其中該细 微^遲控制信號具有一錯誤值，其代表該參考振盈器時 脈信號邊緣在該第一時間時的位置。 37·如中請專利範圍㈣項之方法，其中—第—電路產生複 數個振盪器時脈信號，計時該粗略延遲時間，並計算該 、、、田U L遲％間，且其中一第二電路重改該粗略延遲時間 ’並產生該延遲的時脈信號。 38.如申請專利範圍第37項之方法，其中該第一和第二電路 為不同的電路。 3 9 · —種數位量測系統，其包括： 一具有一開始功能的環圈振盪器，其用於產生具有被 指定一振盪器時脈信號之一分流時脈信號的複數個分 流時脈信號，每個分流時脈信號具有相對於該振盪器時 87699-950302.doc -21 - 脈彳纟號之一個別的延遲； 用於接收該環圈振盡器開始信號及一量測信號，並 耗合於該環圈振盪器時脈信號之粗略延遲量測電路，其 用於產生在該開始信號與該量測信號之間該振盈器時 脈信號的一循環計數，並藉此發展出一粗略數位延遲量 測結果； 一耦合於該環圈振盪器來接收該等分流時脈信號，並 用於接收該量測信號而來回應於該量測信號以閂鎖該 等刀流時脈信號，且藉此發展出一細微數位延遲量測結 果之細微延遲量測電路。 40. 一種數位重改系統，其包括： —具有一開始功能的環圈振盪器，其用於產生具有被 指定一振盪器時脈作跋 _ , 丁乜璩之一分流時脈信號的複數個分 流時脈信號，每個分流時脈信號具有相對於該振盈器時

   脈仏號之一個別的延遲； 一用於接收及儲存來自 百什水自该數位延遲量測系統的粗略 數位延遲量測資料盥該 二 /、长圈振盪器開始信號，並耦合到 該環圈振盪器時脈信號， 用來基於该振盪器時脈信號產 生一循環計數，並在杏兮 在田邊循環計數等於該儲存的數位延 遲量測資料時產生一粗 各延遲重改信號之粗略延遲重 改電路； 87699-950302.doc '22、 一用於接收該細微數位延遲量測資料與該粗略延遲 重改信號，並耦合於該環圈振盪器來接收該等分流時脈 信號，且用於在該粗略延遲重改信號啟動之後，於該第 一數位地選擇分流時脈邊緣處展開一細微延遲重改信 號之細微延遲重改電路。 87699-950302.doc -23 -