TWI260779B - Logic switch and circuits utilizing the switch - Google Patents

Description

1260779 九、發明說明： 【發明所屬之技術領域】 本發明係有關於一種邏輯開關及利用此一開關之各 式電路。特別的是，本發明係有關於一種邏輯開關’用做 為利用GIDL效應之單與多閘式二極體，以及有關於包含 GIDL閘式二極體之電路，例如反相器、電麈參考電路、 SRAMs和類神經（neuron)電路。

【先前技術】 由於電池式可攜式裝置例如行動電話的成長需求’ 故低耗電之積體電路（“ICs”）例如MOSFETs越來越重要。 在MOSFETs為，，關閉，，的時候，長電池壽命要求最小的電流 (理想上是無電流）以減小或消除不必要的電源消耗° FETs 遭受各種類型不需要的，，關閉，，電流，包括次臨界電流、穿 透電流、閘極氧化層漏電流及由閘極引發丨及極漏電流 (iate-I_nduced 2_rain L_eakage(“GIDL，，））效應造成之電流’ 這些電流都會在 MOSFETs”關閉” a寺造成不需要的電流。 GIDL效應也會嚴重影響到由MOSFETs組成之DRAM陣列 的資料保存時間。

GIDL的各種研究論文及其起因已被發表出。舉例來 說’請參考 Lindert 等人之 “Comparison of GIDL in p + -poly PMOS and n + -poly PMOS Devices”，於 IEEE

Electron Device Letters, Vo 1. 17，No. 6，June 1996，pages 2 8 5-287 ； Wolf 之 Silicon Processing for the VLSI Era，於 5 1260779

Vol· 3 (“The Submicron MOSFET，，），Lattice Press，1 995, pages 1 9 8-200 ; 2000年1 1月7日公開之本文件發明人之 美國專利第ό，1 4 4，0 7 5號（“ 〇 7 5 ’’專利）；以及在上述中引證 的物件。 ‘075專利揭露一種在主體基材中及在主體基材上執 行之CMOS反相器。雖然過去的努力是朝著消除GIDL的 方向，與其避開GIDL，‘075專利之反相器利用GIDL。雖 然此專利之反相器具有一整合式、具小電路佈置之像MOS 的結構，其之操作並不是根據典型的，，MOS動作，，，亦即， 包含表面反轉與通道電流之動作。 GIDL的一個主要原因是帶到帶隧穿效應，其發生在 基材接合表面一源極/基材接面或汲極/基材接面一其被一 閘極或其之一部分重疊或覆蓋。在傳統的M0SFET中， GIDL通常歸屬於結合汲極/基材接面之不需要的，，關閉，，電 流。 MOSFET之閘極是由形成於一薄閘極介電層（通常是 氧化層）上之導電閘電極所組成，其使電極與.各接面和介於 中間的通道隔離。閘極電極與汲極間之一足夠大電位差， 閑極電極與沒極之多數載子具相同極性，則可產生一垂直 場域一亦即，橫越閘極氧化層之場域且通常垂直閘極-基材 與閘極-汲極介面一其影響在介面之接面中及附近彎曲的 能帶。在沒極彎曲之能帶會造成汲極中少數載子由價帶穿 隨至導帶。缺乏區立即形成於閘極氧化層下方之汲極中， 而反轉層試圖形成於鄰接閘極氧化層之汲極表面中。然 6 1260779 而’若少數載子到達汲極表面而形成反轉層，則這些載子 會立即移動或，，掃過，，基材，其對這些載子來說是一低電位 區。若少數載子流入基材，則最後的過多載子流量會造成 漏電流，亦即GIDL。

習知中，電壓參考電路係利用MOSFETs，舉例來說， 如 Analysis and Design of Analog Integrated Circuits, by Gray and Meyer, published by John Wiley and Sons ( 1 984)， pages 730-737 (“Gray and Meyer”）。特別的是，Gray 與 Meyer 揭露一種 5-FET threshold-voltage-referenced (Vt-referenced)，self-biased reference circuit (第 732 頁上 第12.25a圖），提到實際遭受多數MOSFETs之臨界電壓之 電路不是特別好控制，而輸出具有一大的負溫度係數。這 個電路的一種選擇是，Gray與 Meyer揭露一種2-MOSFET △ Vt-refei:enced circuit (第 732 頁上第 12,25b 圖）。

此2-MOSFET電路使用具相同極性之兩個傳統FETs之Vt 間的差異，但是具有不同的通道植進（例如，增進型與缺乏 型，或非植進式增進型與植進式增進型）極不同的Vt’s。

Neuron-MOSFETs (或 v-MOSFETs)為習知。請參照以 下的美國專利：Babcock等人之第6,407,425號，Bergemont 等人之第5,806,054號，以及Roth等人之第5,480,820號。 並請參照 Shibata 與 Ohmi 之 “An Intelligent MOS Transistor Featuring Gate-Level Weighted and Threshold Operations，’’，在 19 91 International Electron Devices Meeting之會議記錄中第36.1.1頁至第36.1.4頁。除了上 7 1260779

述之外，尚有發明人通常指定之美國專利第6,133,780號， 其指出一種使用 neuron-MOSFET之數位可調式電壓參考 (‘‘，780 專利，，）。 Neuron-MOSFET 包括一典型 M0SFET，而 M0SFET

具有一源極與一汲極，在源極與汲極中間具有一通道。傳 統的閘極是經由覆蓋閘極氧化層於具導電電極層之通道上 面，而形成於通道上。電極層由M0SFET橫向擴大延伸出 來。 兩個或數個（1，2…N)分開的、·一側接一側之導電輸 入層位於擴大電極層延伸部上，並被絕緣層分開，使得提 供至輸入層之電壓（V)電容偶合擴大電極層。各輸入層之區 域Αι，Α^··Αν可彼此不同，或一些或全部可具有相同區

域。各輸入層之偶合區（Aci，Aw…Acn)為電容偶合擴大電 極層之各輸入層之區域。擴大延伸部之整個區域遠大於位 在FET之通道上閘極電極之區域，而電容偶合輸入層之擴 大電極層之整個區域為Act=Aci+Ac2+...a⑶。 偶口率定義為R = Ac/AcT，換言之，ri = Aci/Act， R2 = AC2/ACT，以及 Ri+r2+" Rn=卜閘極電極 之電位Vg為提供至輸入層之輸入電壓的加權總和，亦即， g 11 V2R2 + ··· VnRn。當 Vg 夠高時，neur〇n-M〇SFET

轉變成’’開啟（OH：)，， neuron-MOSFET 操作

其可稱為”激起（fired)，，。因此， 在’’若是足量加權總和，則激起，，模式 中，以傳統靜態邏輯雷政 W冤路而相對難以達到目的之功能，其 在人腩中稱為模仿類神經之，，激起，，。 8 1260779 6 780專利揭露一種電壓參考電路，在Gray與Meyer 之後，neuron-MOSFET取代傳統M0SFETs其中之一。假 如neuron-MOSFET之臨界電壓與傳統M0SFET之臨界電 壓是實質上相同時，則電路之輸出V。等於Vg，如上所定 義，如同輸入電壓之加權總和。因此，可調整V。至一個或 數個選擇數值，並且可由輸入電壓νΐ5 ν2·.·νΝ之不同組合 中獲得不同數值的V。。 傳統的MOSFETs特別是依據S0I規則來製造的會有 許多的缺點。第一，由於，，浮置主體效應，，，不能電性連接 基材導線，而電荷變成陷入於閘極介電層與BOX(“埋式氧 化層”）之間，氧化層埋入及附著於半導體層之一區域，以 定義基材。浮置主體效應會在MOSFET中產生瞬間干擾。 第二，由於順向偏壓ρηρ/ηρη接面與寄生MOSFET 通道的存在，MOSFETs可能出現，，寄生雙載子效應，，與，，寄 生MOS效應”。第三，MOSFETs之臨界電壓可能出現一個 不可預料的溫度。第四，如上所述，當M〇SFET在其之” 關閉（off)”狀態時，可能會在MOSFET中發生各種不想要 的漏電流情況。第五，製造傳統的FET時要求跟隨確信的 程序’例如在經擴散或離子植入過程以形成源極與没極期 間使用間隙壁；在深汲極形成之前，進行植入輕摻雜汲極 形成步驟；以及形成符合高度準確關鍵尺寸之閘極電極。 第六’傳統MOSFET之電路佈置要求提供一個相許大的佈 置區，以同時容納源極與没極和介於中間的閘極。 1260779 【發明内容】 如上所述，本發明提出一種邏輯開關，其利用而不 是避開GIDL效應，且不根據MOS動作，並且其是依據傳 統的MOSFET處理規則來製造，由於沒有源極，因此只需 要較小的電路佈置面積。本發明同時提出一種包括邏輯開 關之利用電路，包括各式電路例如反相器（基礎IC建置區 塊）、SRAM記憶單元、neuron-MOSFETs、電壓參考電路， 以及neuron。MOSFET電壓參考電路。

【實施方式】

GIDL 請先參照第1圖，簡短描述GIDL效應。在具有源 極（未顯示）與汲極22與閘極26型式之傳統MOSFETs 20 中會先觀察到GIDL效應，源極與汲極22是以摻雜區形成 於矽或其他半導體基材 24中。閘極 26 包括一閘極電極 2 8，閘極電極2 8位於基材2 4與一部分汲極2 2上方。閘極 電極經一薄閘極介電層或閘極氧化層3 0而和基材2 4與汲 極22隔離。在第1圖中，汲極22是位於矽p型基材24 中之η +區，而閘極電極2 8是多晶石夕。 特別的是，可先在（a)汲極22與基材24間之邊界34 與（b)閘極介電層30之接面32中或附近的汲極22中觀察 到GIDL，換言之，汲極22和邊界34與閘極26部分重疊。 第1A圖為當閘極電極2 8之電位Vg是稍微逆向於汲極22 之電位 Vd(Vd>0及/或 Vg<0)而基材 24是接地狀態時， 10 1260779 n-MOSFET 2 0的内部情況示意圖。橫越閘極介電層3 0之 結果電場（亦即，’’垂直地”介於汲極22與閘極電極2 8之表 面之間）必須由汲極2 2中的電荷維持。此電荷是由汲極2 2 表面附近之缺乏區36提供，其具有一邊緣38位在汲極22 中，並且鄰近n+汲極22與p型基材24間之缺乏區36。

假如電極2 8是足以逆向於汲極2 2，如第1 B圖所示 (Vd>>〇及/或Vg<<0)，反轉層將會試圖但將不會形成於缺 乏區36中之汲極22的表面。將會但不會形成之.反轉層稱 為”起始反轉層”。在缺乏區36中產生穿隧促進載子對 40(少數與多數，p與η，或電洞與電子），假定架構如第 1 Β圖所示。若少數（ρ或電洞）載子到達汲極22表面，以試 圖形成反轉層，其會立即從汲極22掠過至基材24，而使 少數載子42處於低電位。未成對的多數載子（電子）4 4會 透過汲極2 2流動。少數載子4 0之電流會由汲極2 2移動至 基材24，而透過汲極22移動之多數載子44為GIDL電流 46。GIDL電流46是高度獨立於溫度。

可想而知，位於閘極26下之汲極22表面附近的缺 乏區會造成電場聚集，以及在本地場區中增加以提高該區 附近之高場效應。當缺乏區3 6假定架構如第1Β圖所示， 極高場效應會造成各種各樣的陷入促進載子產生情況。這 些情況包括崩塌增加、帶對帶穿隧現象、由價帶至陷入場 所之電子熱放射現象隨後電子穿隧至導帶、及/或由價帶至 導帶之陷入促進穿隧現象。假如電場夠大，無陷入、帶對 帶穿隧現象會和陷入促進載子產生情況同時發生。 11 1260779 GIDL效應也會發生在MOSFETs中，其中汲極22 是p+而基材24是n型主體。在這個情況中，電洞42與電 子44的角色是相反的，後者移動至基材24，而前者遂過 汲極22移動。一個類似的GIDL效應也可能發生在 M0SFET源極與其基材24之接面中。簡而言之，此處所述 是集中在GIDL效應，其會伴隨分別位於閘極下之^蜇主 體或ρ型主體之Ρ+或η +汲極區間之接面而發生。

習知反相器 反相器是數位積體電路之基礎元件。反相器是—種 單一輸入、單一輸出的數位元件，若輸入是’’ 1，，則其具有”0” 邏輯狀態輸出，若輸入是”0”則其具有” 1 ’，邏輯狀態輸出。 可結合多種反相器以形成邏輯運算元，例如 AND，0R， NAND與NOR運算元，和其他邏輯功能運算元。

第2圖為依照SOI規則執行之習知MOSFET反相器 50。請先參照第2A圖，反相器50是依照傳統CMOS規則 來執行，包括一 p-MOSFET 52 與一 n-MOSFET 54。 MOSFETs 52與54之閘極56相互連接，並接收一輸入訊 號Vi。MOSFETs 52與54之汲極58相互連接，以產生一 輸出訊號V。。電晶體54之源極60接地（Vss)，而電晶體 52之源極60經Vcc正向偏壓。 在操作中，並請參照第2B圖，當Vi是高準位（ = ”1”) 時，n-MOSFET 54 開啟（on)而 p-MOSFET 52 關閉（off);輸 出訊號V。會被下拉至接地（Vss)而為低準位（=”〇”）。當輸入 訊號Vi是低準位（ = ”0”）時，p-FET開啟而n-FET關閉；輸 12 1260779 出訊號V。為Vcc或高準位（ = ’’1”）。

第2C圖為依照SOI規則執行之第2Α與2Β圖之 CMOS反相器50的剖面圖。反相器50包括一矽基材或層 70，其上具有一埋式氧化層或BOX72°MOSFETs52與54 之源極6 0與汲極5 8是以傳統方法形成，例如使用離子植 入法。n-MOSFET 54之源極60與汲極58為n +植入並形成 於矽之p型主體74或其他適合的半導體中，而主體74是 形成於氧化層72上。p-MOSFET 52之源極60與汲極58 為P +植入並形成於矽之η型主體76或其他適合的半導體 中，而主體76是位於氧化層72上。MOSFETs 52與54經 由氧化矽或其他絕緣體之 S TI 7 8而相互彼此並和形成於 BOX 72上之其他元件分離且隔開。如圖所示，源極與波 極60與58延伸透過半導體主體74與76之全部深度（例如 在主體74與76是相對薄的矽層的情況下），源極與汲極 60與58可僅延伸透過主體74與76之一部分深度（例如在 較厚的SOI層的情況下）。此適用於其他型態和其他實施例 中 0 習知GIDL反相器：，075專利

，075專利揭露一種反相器80,其之操作是根據GIDL 效應。如上所述，GIDL被視為有害於傳統MOSFETs之傳 統操作，並且被少量抑制或避開。在’075專利中，故意利 用 GIDL於反相器中，上述反相器為製造成如位於主體晶 圓上之像MOSFET的元件。反相器80之操作不是根據包 含表面反轉與通道電流之所謂的MOS動作或FET動作。 13 1260779 確切的說為其之操作是根據GIDL效應。 如第3圖所示，反相器80包括具一深η井84形成 於其中之一 Ρ型基材82。ρ井86形成於η井84中。η-基 部88形成於一部分ρ井86中，而ρ +結構90形成於η-基 部88内。η+結構92形成於和ρ +結構90與η-基部88隔 離之另一部分ρ井86中。

閘極9 4包括一閘極電極層9 6，閘極電極層9 6位於 閘極介電層98上，且閘極94是开^成於ρ井86之自由表面 上。閘極9 4之一側位於η -基部及介於η -基部與ρ +結構間 之邊界100上。閘極94之相對側位於ρ井86與η +結構 92間之邊界102上。 傳統上用以製造反相器 80之過程與步驟是用以製 造CMOS元件，特別是如’075專利所述 閘極電極96接收輸入訊號Vi;由連接ρ井86之一 位置獲得輸出訊號V。。p +結構90連接地線（Vss)，而n +結 構92連接一正電壓Vcc。 在操作中，當 Vi為高準位或”1”（大約 Vcc)時，因 GIDL效應，故電子會從p +結構90移動至η-基部88， 如先前所述。這些電子下拉η-基部88與ρ井86至接近接 地或”0”，其會在V。輸出。當輸入訊號Vi為低準位（大約 接地）或”0”時，電洞P+會從n +結構92移動至ρ井86，將 ρ井上拉至Vcc或”1”，其會在V。輸出。Vi與V。之波形類 似於第2 B圖。 經由反轉傳導型式與偏壓之極性，可實現使反相器 14 1260779 之vQ以n井取代p井86。 閘式GIDL二極體的結 凊參照第4八與4B圖，本發明之第 兩種邏輯開關1 1 〇與丨丨2。邏輯開關丨丨〇 式一極體來實現’其之操作原理為GIDL 的電流。在較佳實施例中，閘式GIDL二 疋依照SOI規則來製造：各個閘式gidL 完全被STI氧化物與b〇X隔離。經由使用 GIDL二極體之隔離，也可實現主體規則樣 在第4A與4B圖中，依照s〇I規則 極體110與112包括以一埋式氧化層、或 蓋之一矽或其他適合的半導體基材114。 在第4A圖中，3〇又層116被一 p型 氧化石夕STI 120經由隔離或圍住矽層u 8 以定義二極體場所1 2 2。S 丁 I 1 2 0由矽層1】 伸至BOX層116。因此，STI 120使二極 住的矽容積1 2 3電性隔離矽層丨〗8之剩餘^ n+區124形成於被STI 120圍住之 分容積123中的二極體場所122内。n+區 統的離子植入法來達成。上述會產生一邊 圍住的石夕容積123之未植入部分或p型主^ 區124之部分容積）與n+區124之間。 p型主體128與n+區124間之邊 1 3 0。閘極1 3 0包括一閘極電極層1 3 2，閘 構 觀點是有關於 # 1 1 2都是以閘 效應及由此產生 極體1 1 〇與1 1 2 二極體 1 1 0，1 1 2 井做為各個閘式 式。 ’閘式GIDL二 BOX、層 116 覆 矽層11 8覆蓋。 之一容積123， [8之自由表面延 體場所122與圍 郎分。 矽層11 8之一部 形成較佳是以傳 界或接面126於 暧128(不包含nH· 界上面是一閘極 極電極層1 3 2經 15 1260779 一閘極介電層134而和邊界126隔離，並且和n+區/p型主 體1 24/1 2 8隔離。閘極電極1 3 2包括p型摻雜多晶矽。

在第4A圖中，為方便起見，代表二極體11〇之 η十區124的電位。Vp代表二極體11〇之p型主體128的電 位。Vg代表閘極電極132的電位，其是根據提供至其（如 下所述）之負電壓量（對應Vp與Vn)而定：（a)允許二極體110 在P型主體128與n+區124之間雙向傳導電流，或（b)使 得二極體1 10從p型主體128單向傳導電流至n+區124(如 傳統的p-n接面二極體），或（c)在p型主體128與n +區1 24 之間流動雙向阻斷電流。操作模式（c)只有在p型主體1 2 8 夠薄及/或輕摻雜Vg造成其中全缺乏時才可能發生。

在第4B圖中’BOX層116被一 η型石夕層138覆蓋。 氧化矽STI 120經由圍住η型矽層138之一容積143，以 定義二極體場所l42cSTI120由η型矽層138之自由表面 延伸至BOX層116。因此’ STI 120使二極體場所142與 圍住的矽容積143電性隔離矽層138之剩餘部分。 p+區144形成於被STI 120圍住之矽層138之一部 分容積143中的二極體場所142内。p+區形成較佳是以傳 統的離子植入法來達成。上述會產生一邊界146於圍住的 石夕容積143之未植入部分或n型主體148(不包含卜區124 之部分容積）與Ρ+區144之間。 η型主體148與Ρ+區144間之邊界146上面是一閘 極150。閘極150包括一閘極電極層ι52，閘極電極層152 —閘極介電層154而和邊界146隔離，並且和？+區/η 16 1260779 型主體144/148隔離。閘極電極152包括n型摻雜多晶石夕。 在第4Β圖中，Vn代表η型主體148的電位，而Vp

代表P+區144的電位。Vg代表閘極電極i52的電位，如P 下所述，其是根據提供至其之正電壓量（對應Vp盥V )而 定:⑷允許二極體112在”區型…48、之：雙 向傳導’ (b)允許二極體112從區"4單向傳導電流至^ 型主體148(如傳統的h接面二極體），或⑷在p+區144

與^型主冑148《間流動雙向阻斷電流。關於操作模式 (c)，中止程序類似於 ' 、 上所述，上述Ρ型主體12 8之厚度 及/或輕摻雜也適用於η型主冑148之厚度及/或摻雜。& 車乂佳的疋，採用CM〇s製程相容的規則於製造本發 月之一極體11〇與112中。在這種方式中，GIDL相關元件 110與112和ic中位於別處的傳統CM〇s元件可以同時製 k在相同曰曰片上。較佳是使用傳統的規則來製造閘 式二極體1 1 0盘1 1 2，於ra A油 112 铋用與傳統MOSFET製造過程相反 的實際步驟，以辦％ r1 τ τλ τ , 曰強GIDL效應。當然，原因在於二極體 11 0與11 2疋故意設計及操作成利於及利用gIDL效應，而 不是去抑制它。 如上所述，較佳是採用實際相反的MOSFET步驟。 在以下討論的目的中，需注意的是，二極體110與112之 植入區124與144看起來如MOSFET之，，汲極，，，甚至二極 體1 1 0，11 2是，，無源極”。 第一個相反的MOSFET步驟包括形成盡可能薄的閘 極介電層134與154。MOSFETs或像M0SFET結構中之較 17 1260779 薄閘極介電層會助長GIDL ’而較厚的閘極介電 GDIL。第二，相反於傳統的MOSFET製造過程， 石夕閘極電極1 32與1 52成相同極性如p型主體與 2 8與14 8。此換雜步驟的目的在於經由閘極介 154中之，，内建，，電場以助長GIDL。第三，由於相 隧長度，摻雜植入區124與144 (“汲極”）至夠高， 顯的帶對帶隧穿效應發生；不使用分級的、或輕 (LDD )的結構。極輕沒極摻雜將會抑制gidl。 避及L D D相關間隙壁之附隨排除都可簡化c μ 〇 s 的製造。 在第4Α圖中，閘式二極體丨丨〇之閘極電招 型摻雜過程會在閘極氧化層134中造成或導致-的或内建式”負電场。甚至當\^ = \^ = \^時，這 疋存在的’並在邊界126之附近地區行動，以部 或^:乎反轉n+區124之表面（參照第16_八1圖）， 型主體1 2 8之表面造成輕微的累積（參照第丨6 _ B 第4B圖中，閘式二極體112之間極電極152之 過程會在閘極氧化層154中造成内建式或自然的 當Vn = Vp = Vg時，這個正電場是存在的，並在邊 附近地區行動，以部分地減少或幾乎反轉p+區 面，以及在η型主體1 44之表面造成輕微的累積 閘式二極體1 1 0與11 2之電圖標誌顯示在 4Β圖的右邊。指標”一”與，，+ + +，，表示有關Vp與 電極1 3 2，1 5 2之電壓的極性，其被提供至閘式二 層會抑制 摻雜多晶 η型主體 電層134, 對短的穿 以確保明 摻雜汲極 LDD之迴 製程相容 ^ 132 之 η 一個”自然 個負電場 分地減少 以及在ρ 1圖）。在 η型換雜 正電場。 界146之 144之表 〇 •第4Α與 V η之閘極 二極體1 10 18 1260779 與1 1 2之各閘極1 3 0與1 5 0，以進行其三種操作模式之其 中一種。 如上所提及，當第 4 Α圖之邏輯開關或二極體 Π 0 中V n = V p = V g時，p型換雜多晶石夕閘極電極1 3 2會在閘極氧 化層134中產生一負電場，使得n+區124之表面處於缺乏 或接近反轉狀態中（第16-A1圖），而p型主體124之表面 處於輕微累積狀態中（第1 6-B 1圖）。

轉變二極體1 1 〇為”全開”，使其可雙向傳導一即為二 極體110之操作模式”（a)’’一Vg小於Vp(第16-B2圖）與Vn (第 16-A2圖），亦即Vg<Vp與Vg<Vn。在這個情況下，閘極130 下方n+區124之表面變成深度缺乏或反轉（第16-A2圖）， 如上所述，致使GIDL效應會造成電洞（第4A與16A2圖之 h + )會由帶對帶隨穿效應及其他前述現象而產生。電洞 h + 會流至p型主體128以產生GIDL電流。同時，閘極130 下方P型主體128之表面會變成深度累積（第16-B2圖）， 而降低了 p型主體的電阻。多數陰電Vg是按Vp或Vn而 定，而較大者為累積準位與GIDL電流量。 在上述的情況中，亦即，在操作模式（a)中，二極體 1 1 0可根據供應至Vp與Vn之相關電壓而傳導雙向電流。 當Vn正對於Vp時，電流將會從n+區124流至p型主體 128，換言之，從Vn至Vp。由於GIDL效應的出現及p型 主體12 8的低電阻，此電流可能發生。假如V p是正對於 Vn，電流將會從p型主體12 8流至n+區12 4，換言之，從 Vp至Vn。由於p型主體128的低電阻及pn接面的正向偏 19 1260779 壓’此後面電流會發生，即P槊主體12 8與η +區12 4間 之邊界126。在這個例子中，並沒有GIDL電流；典型的 pn接面為傳導的主電流。

轉變二極體1 1 0為，，部分關閉”，即在操作模式（b)， 使得電流無法從n+區124流至P型主體128(Vn至Vp)，但 是電流可從p型主體128流至n+區l24(Vp至Vn)，Vg大 於Vn(第16_A3圖）與Vp(第16-B3圖），但還不夠大到能完 全耗盡P型主體128。在這個情況中，n+區之表面是處於 累積狀態；GID L電流是不存在的。ρ型主體1 2 8之表面是 處於缺乏狀態，p型主體128之電阻是增大的。因為1)11接 面126被反向偏壓且沒有GIDL電流，故二極體u〇將不 會從n+區124傳導電流至p型主體128。然而，假如接面 126足以被正對於Vn之Vp正向偏壓，則電流可從p槊主 體與VP流至n+區與Vn，如同在傳統的正向偏壓接面 中 〇

假如p型主體1 2 8夠薄及/或極輕摻雜，二極體1 1 〇 之操作模式’’（c)”可經由足以正對於Vp與vn之Vg而達到， 以完全耗盡P型主體’使得無電流從Vp流至Vn可發生， 甚至pn接面被正向偏壓。 如第4B圖之二極體112,當Vp = VfVg時，n梨摻 雜多晶矽閘極電極1 52會在閘極氧化層丨54中產生一正電 場，使得P+區144之表面處於缺乏或接近反轉狀態中，而 η型主體1 48之表面處於輕微累積狀態中。 轉變二極體112為，，全開，，，使其可雙向傳導__即為二 20 1260779 極體112之操作模式，，（a)'-vg大於vp與vn，亦即Vg>Vp 了 Vg>Vn。在這個情況下，閘極150下方p+區144之表面 變成深度缺乏或反轉，如上所述，致使GIDL效應會造成 電子（第4B圖之n-)會由帶對帶隧穿效應及其他現象而產 生。電子會流至n型主體148以產生GIDL電流。同時， 閑極150下方n型主體148之表面會變成深度累積，而降 低了 η型主體的電阻。多數陰電Vg是按Vp或Vn而定，而 較大者為累積準位與GIDL電流量。 在上述的情況中，在操作模式中，二極體丨12可 根據供應至vp與Vn之相關電壓而傳導雙向電流。當Vn 正對於Vp時，電流將會從η型主體148流至p+區144， 換言之’從Vn至νρ。由於GIDL效應的出現及η型主體 1 28的低電阻，此電流可能發生。假如Vp是正對於Vn， 電流將會從p+區144流至n型主體148，換言之，從Vp 至Vn。由於n型主體148的低電阻及pn接面的正向偏壓， 此後面電流會發生，即p +區丨4 4與η型主體14 8間之邊 界 1 4 6 〇 轉變二極體11 〇為，，部分關閉，，，使得竜流無法從η + 型主體148流至p+區144(Vn至Vp)，但是電流可從ρ+區 144流至n型主體148(Vp至vn)，^小於vn與Vp，但還 不夠小到能完全耗盡η型主體1 4 8。這是二極體11 2之操 作模式（b)。在這個情況中，ρ +區1 4 4之表面是處於累積狀 態；GIDL電流是不存在的。η型主體148之表面是處於缺 乏狀態’ η型主體148之電阻是增大的。因為ρη接面146 21 1260779 被反向偏壓且沒有GIDL電流，故二極體1 12將不會從p + 區144傳導電流至η型主體1 4 8。然而，假如接面14 6足 以被正對於Vn之Vp正向偏壓，則電流可經由ρη接面之正 向偏壓而從Ρ+區144與Vp流至η型主體148與Vn。

假如η型主體1 48夠薄及/或極輕摻雜，二極體1 1 2 之操作模式’’（c)”可經由足以負向對於Vn與Vp之Vg而達 到，以完全耗盡η型主體148，使得無電流從Vp流至Vn 可發生。 GIDL反相器

第 5圖為經由 CMOS製程相容規則製造之反相器 160。反相器包括第4A圖所示型式之一閘式二極體1 10與 第4B圖所示型式之一閘式二極體112。二極體110與112 都形成於以一 BOX層164覆蓋之一平常基材162上，但在 其他方面和第 4圖所示之完成樣式相同（雖然閘式二極體 112是顯示被旋轉180°而成第4B圖之平面圖）。二極體110 與1 12是相互彼此分開及隔離，並經由STI 120與BOX層 1 64而和其他元間隔開。Vss為低準位或是0伏特，並被提 供至二極體112之p+區144。Vcc是提供至二極體110之 n+區之一正電壓。輸入訊號 Vi是連接閘極電極 132與 152。輸出端V。連接p型主體128與η型主體148。 當Vi是低準位（ = VSS)時，電洞h+會經由GIDL效應 而在閘極 130下方 n+區 124之表面產生，而這個”電洞 GIDL”電流會流至p型主體128。這會導致連接p型主體 128之輸出端V。被迫使升高至Vcc。當Vi是低準位時，不 22 1260779

會有GIDL效應的電子從p+區144流至η型主： 況發生。 當Vi為高準位（ = VCC)時，因GIDL效應 在閘極 152下方 p +區144之表面上產生’而 GIDL”電流會流至η型主體1 48。這會導致連4 148之輸出端V。被迫使下降至vss。當Vi是高 會有GIDL效應的電洞從n+區124流至P型主 況發生。 因此，在第5A圖之反相器160中，當1 時，V 〇是高準位，反之亦然。反相器1 6 0的速廣 電流量（電洞或電子）而定，其依序是根據V i量 參數，例如n+與p +，，汲極”124與144之摻雜和 134與154之厚度。 第5B圖為GIDL反相器160的電路標誌 用第5A圖所示之一些參考標號，並結合第4A 邊所示之示意圖。 第5C圖為使用CMOS製程相容技術製 160之電路佈置的上視圖。此外，使用第5A圖 標號，以表示反相器160之實際元件。Vce與v 層166與168，金屬層166與168分別電性連 的金屬接觸窗170與172，而金屬接觸窗170 電性連接n+區124與p+區144。 V〇為金屬層174之輸出，金屬層174電 其下的金屬接觸窗176與178，而金屬接觸窗 H 148的情 ’電子e_會 I這個”電子 妾η型主體 準位時5不 體1 2 8的情 V i是低準位 :是由GIDL 及其他製程 閘極氧化層 示意圖，使 與4B圖右 造之反相器 之一些參考 SS連接金屬 接位於其下 與172分別 性連接位於 176 與 178 23 1260779 分別電性連接p型主體128與η型主體148。連接閘極 130與150，此並未繪示出。 第6圖為反相器1 8 〇的示意圖，其類似於但單純有 關反相态160。在反相器180中，二極體11〇與Η]間之 STI 120已被去除，邊界接觸窗182用以使p型主體12 $ 與η型主體148相互短路。反相器180具有比反相器16〇 還要小的電路佈置。邊界接觸窗182用以分別防止吝座 OJ 王 p n p 與npn結構128-148-144與124-128-148的任何雙載子動 作。因為閘極130與150僅置於各邊界或接面ι26與146 上，所以沒有MOS動作發生，因此不會有通道會透過 型主體128而形成於n+區124與η型主體148之間，或透 過η型主體148而形成於ρ+區144與ρ型主體128夕 間〇 第7Α與7Β圖為兩種GIDL SRAM記憶單元實施例 190與192’其包括第5圖之GIDL反相器160與第4A圖（第 7A圖）之閘式GIDL二極體11〇或第4B圖（第7B圖）之問 式GIDL二極體1 12。 在第7A圖中，反相器160]具有其輸出端v。，v 連接至反相器160-2之輸入端Vi與做為通閘之閘式二極 112-2之陰極144。反相器160-2之輸出端V。連接至反相 器160-1之輸入端Vi與做為通閘之閘式二極體丨12 ^陰 極144。通閘1 12-1之陰極148連接BL，而其閘極15〇連 接WL。通閘1 12-2之閘極1 50連接WL，而其陰極i 48連 接BL。第7B圖之連接方式和第7A圖相同，只是以一 A —•才虽 體110-1與110-2取代通閘GIDL二極體112-1與112_2。 24 1260779 在SRAM記憶單元190與192中，矽主體128與148都是 夠薄及/或極輕摻雜主體，以使通閘112-1，112-2，110-1與 110-2可在上述之全缺乏' 雙向阻斷模式，，（c)”中操作。 習知電壓源

第8圖為依照先前Gray與Meyer之習知電壓參考源 2〇〇 °此電壓源是以具有不同臨界電壓vt2〇2與vt2〇4之兩 個類似的n-MOSFETs 202與204來實行，舉例來說，由於 其具有不同的通道植入或由於其多晶矽閘極電極具有不同 的摻雜。電壓參考源200包括相同的電流源206，電流源 2〇6連接n-MOSFETs之源極。n-MOSFETs 202之閘極接 地’而其沒極連接Vcc。運算放大器（〇p-arnp)2〇8之負輸入 端連接 n-MOSFET 204之汲極，而其正輸入端連接 n-MOSFET 202之汲極。運算放大器208之輸出端連接 n-MOSFET 204之閘極，以維持n-MOSFET 204”開啟 (on)’’，同時連接至一輸出端V。。輸出端V。為Vt2 02-V t204 (亦即AVt)。

電壓參考源200可廣泛用於CMOS VLSI，並且可和 p-MOSFETs方便實行。 GIDL電壓源 第9A與9B圖為GIDL電壓參考源的兩個實施例220 與222。在討論電壓源220與222之前，先討論GIDL閘 式二極體110與112(第4A與4B圖）變為”開啟”之臨界電 壓。 最初的參考電路如第4A與10A圖所示，其顯示出 25 1260779

閘式二極體11 0。在閘式二極體11 〇的先前說明中，注意 到的是，多晶矽閘極電極1 3 2較佳是和主體1 2 8摻雜有相 同極性ρ，以產生内建、自然電場於閘極電極1 3 4中，其 可助長GIDL電流之開始動作。在此之前，摻雜相對於ρ 型主體128之閘極電極，以禁止GIDL電流之開始動作。 換言之，如第10Α圖所示，在負電壓-Vgp(其中”gp”是指以 ρ型雜質摻雜之閘極電極1 3 2)時，具有ρ型摻雜閘極電極 132之二極體1 10變為”開啟”或開始傳導顯著GIDL電流。 在負電壓-Vgn(其中”gn”是指以η型雜質摻雜之閘極電極） 時，具有η型摻雜閘極電極1 3 2之二極體11 0變為”開啟”。 -Vgp與-Vgn間的差距（Eg)為矽中之帶溝，或大約 1.12伏特。比較第16-A1至A3圖和第16-C1至C3圖。 同樣地，請參照第10B與4B圖，在正電壓Vgn時， 具有η型摻雜閘極電極1 5 2之二極體1 1 2變為”開啟”。假 如二極體112具有ρ型摻雜閘極電極152，其會在一更高 的正電壓+ Vgp時變為”開啟”。+Vgp與+ Vgn間的差距（Eg)為 矽中之帶溝，或大約1.12伏特。 為在以下方便說明，請參照第9A與9B圖，具有ρ 型摻雜多晶矽閘極電極1 32之二極體1 1 0係以1 1 0P表示； 具有η型摻雜閘極電極之二極體11 0係以11 ON表示。經 由提供一負電壓於閘極電極1 3 2上，閘式二極體1 1 0P與 1 1 ON都會變為”開啟”。同樣地，具有 η型摻雜閘極電極 1 52之二極體11 2係以1 1 2Ν表示；若其閘極電極1 52是ρ 型摻雜，則二極體以1 1 2Ρ表示。經由提供一正電壓於閘 26 1260779 極電極152上’閘式二極體n2N與112P都會變為，，開啟”。 第9A圖為GIDL電壓參考源220，其之架構類似於 第8圖，但第8圖之μ OSFETs 2 02與2 04被閘式二極體 110P與110N取代。閘式二極體n〇p與n〇N分別與一電 流源224串聯並介於ν“與一Vss之間，電流源224產生相 同罝值電流’後者連接二極體n〇p與n〇N之陽極。二極 體1 1 0N之閘極是接地的。二極體i丨〇p之閘極連接運算放 大器226之輸出端v。。運算放大器226之負輸入端連接於 電流源224與二極體1 1〇p之陰極之間。運算放大器226 之正輸入端連接於電流源224與二極體U2N之陰極之 間。參考電路220之輸出為矽中之帶溝，或大約+112伏 特。假如闊極電極1 32之摻雜極性被反轉，或假如運算放 大器226之輸入被交換，則輸出v。為大約一 112伏特。 同樣地，在第9B圖中，第8圖之MOSFETs 202與 2 04被閘式二極體ι12Ν與U2P取代。閘式二極體112P 與112N分別和一電流源228串聯而介於Vcc與—Vss之間， 電流源228產生相同電流量，Vcc連接二極體H2P與112N 之陰極。二極體11 2N之閘極接地。二極體1 1 2P之閘極連 接運算放大器230之輸出端v。。運算放大器230之負輸入 端連接於電流源228與二極體ιΐ2Ρ之陽極之間。運算放 大器230之正輸入端連接於電流源228與二極體112N之 陽極之間。參考電路222之輸出為矽中之帶溝，或大約 + 1 · 1 2伏特。假如閘極電極丨5 2之摻雜極性被反轉，或假 如運算放大器230之輸入被交換，則輸出V。為大約-1·12 27 1260779 伏特。

第11 A與11B圖分別為第9B圖所示電壓參考源222 之SOI實行方案222A與主體實行方案222B。在第11A圖 中，接地的p型基材240於其上具有一 BOX層242，在 BOX層242上形成有兩個p+區244與246和一個介於中間 的η型主體248，以產生兩個邊界或接面250與252。STI 254將ρ+區244與246隔開。在η型主體248之表面，邊 界2 5 0與2 5 2係置於各閘極1 5 0下方，各閘極1 5 0具有一 閘極電極1 5 2。左手邊的閘極電極1 5 2是η型摻雜多晶矽， 而右手邊的閘極電極1 5 2是ρ型摻雜多晶矽。因此，結合 邊界250上之η型摻雜多晶矽152、ρ+區244與η型主體 248，以對應第9Β圖之閘式二極體1 12Ν。同樣地，邊界 252上之ρ型摻雜閘極152、ρ+區246與η型主體248構 成第9Β圖之閘式二極體112Ρ。第11Α圖中電壓參考電路 222Α之剩餘部分及其閘式二極體112Ν與112Ρ和其之操 作方式與第9Β圖相同。 第1 1Β圖為第1 1 Α圖所示以SOI實行之參考電路的 主體實行樣式222B。參考電路222B包括一接地的主體ρ 型基材260，於其中形成有一 η井262，而η井262連接 Vcc°p +區264與266係形成於η井262中，以產生兩個邊 界或接面268與270。各個閘極150係置於接面268與270 上。左手邊的閘極15 0接地，且包括η型摻雜多晶矽，因 此完成閘式二極體11 2Ν。右手邊的閘極1 5 0連接運算放大 器23 0之輸出端，且包括ρ型摻雜多晶矽。參考電路222Β 28 1260779 之剩餘電路及操作方式與第1 1 A圖相同。 習知類神經場效電晶體電壓參考電路 第12圖與第13圖分別是在Shibata與〇hmi和‘780 專利之後，1^111：〇11-1^08?£丁（類神經金氧半場效電晶體）300 之電路佈置的上視圖及以neur〇n-MOSFET實現為主之電 壓參考源302的示意圖。

neuron-MOSFET 3 00是傳統元件，除了其閘極結構 3 06之變更與延伸部分304以外。MOSFET包括定義於源 極3 1 0與汲極3 1 2間之通道3 0 8。閘極電極3 1 4位於通道 3 0 8上，用以根據提供至其之電壓，造成或防止源極/沒極 3 1 0/3 1 2間之傳導。閘極電極3 1 4經由一閘極介電層（第1 2 圖中未顯示）而和通道3 0 8隔離。在閘極3 1 4之側邊’閘極 結構306包括一延伸及擴大的導電部分304,導電部分304 電性連接閘極3 1 4。閘極3 1 4與擴大部3 04可以是根據 CMOS規則而以單一沉積步驟形成。

位於擴大部3 04上方並部分重疊且隔離開的是兩個 或數個（此處是3個）並列的輸入電極316，318，320，各電 極和擴大部3 04形成一平行板電容。可分別提供電壓V!， v2, v3 至電極 3 16, 3 1 8, 320。 各電極316, 318, 320(如第12圖之影線所示）具有一 偶合區Α!，A2，A3(如第12圖之交叉影線所示），其疊置符 合擴大部3 04之適合區。擴大部3 04之整個區域Ατ電容 偶合輸入電極而等於A1 + A2 + A3。偶合率Ri，R2，r3分別定 義為Αι/Ατ，A2/AT，A3/AT以及+ 相較於以偶合 29 1260779 區A!，A2與A 3實現之電容，可假定閘極3 0 6及其延伸區 3 04之零星電容是微不足道的。 因此，在任何特定時間中，擴大部3 04與閘極電極 3 14之整體電位Vg為Vil^+VaRdVBRs，即提供至輸入電 極316，318，320之電壓的加權總和。當Vg具有足夠的量 值時，透過通道3 0 8會在源極3 1 0與汲極3 1 2之間發生傳 導現象，並且neuron-MOSFET 3 00會變為，，開啟，，或，，激起”。

neuron-MOSFET因此會在”若是足量的力口權總和，貝ij 激起”模式中操作，其稱為模仿人腦之類神經之”激起動 作”。 偶合區Ai，A2與A3和偶合率Ri，R2與R3可以全都 是不同的，如第12圖所示。其之一些或全部也可以是相同 的。

第1 3圖顯示出一電壓參考源3 02，其類似於第8圖 之電壓參考源200,除了下述之外。第一，第8圖之MOSFET 202以具兩輸入端之neuron-MOSFET 330取代，其中各輸 入電壓^與^分別提供至輸入電極332，334之各端。明 確來說，可以有兩個以上的輸入端。第二，FETs 2 04與3 30 之閘極之通道植入與摻雜是類似的，使得各元件204與330 之臨界電壓Vt是相同的。將輸入電極332與334之偶合率 (R，如上所定義）分別帶入Ri與R2，則電壓參考電路302 之輸出V。為（ViRi+V〗!^)。假如MOSFETs 204與330之 Vt是不相同的，且其之Vt是隨著X而變化，則V。將會是 (ViRi+VA) 士 X。 30 1260779 閘式GIDL類神經二極體

第 14A 圖為 2-輸入閘式 GIDL 類神經二極體 (neuron-diode)340的示意圖，包括第 4B圖所示型式之一 閘式GIDL二極體，其閘極電極是沿著第12圖的線作變 更。Vi與V2可分別提供至輸入電極342與344，其被添加 至第4B圖之閘極電極152。假如加權總和ViRi + Vja夠 高，二極體340將會依照GIDL效應而操作，以開始電子 之帶對帶穿隧動作，隨後電子會從p+區150移動至η型主 體148。Ri與R2定義在其先前說明中。 第14B圖為2-輸入閘式GIDL類神經二極體340的 示意圖，其類似於第4B圖，後者表示單輸入邏輯開關11 2。 第14C圖為二極體340之電路佈置，其中於此輸入電極3 42 與344之偶合區與偶合率Ri與R2和擴大部304是相同的。 由先前討論中，可清楚得知，可以有兩個以上的輸入，而 在兩個輸入的情況中，偶合率1^與R2不需要是相同的。 使用閘式GIDL類神經二極體之電壓參考電路

第15圖為電壓參考源350的示意圖，其中以一個 2-輸入類神經二極體 352取代第 9B 圖之閘式二極體 112N，其之多晶矽閘極152是摻雜p+。第9B圖之閘式二 極體1 12P與第4B圖之閘式二極體相同，第4B圖之閘式 二極體之閘極包括p型多晶矽。電壓參考源3 5 0的其他部 分與第9B圖之電壓參考源222相同。 以第12圖之電路佈置取代第14C圖之電路佈置，2-輸入類神經二極體3 52可擴展成3-輸入類神經二極體（第 31 1260779 15圖中未顯示）。在這種情況下，二極體352具有3個輸 入Vi，V2與V3，而輸出+ + 。增加的第三 輸入V3可用做為一微調控制，以經由數量V3R3來改變V。。

在第14C圖中，輸入電極342與344具有相同的偶 合區至擴大部304(因此有相同的R)，第15圖中V。的準位 會均勻地在下降或上升次序中隔開。假如輸入電極3 4 2與 344具有不同的區域，或假如第12圖之電路佈置取代第 14C圖之電路佈置做為電壓參考電路350之電極結構，在 第一種情況中即Ri與R2和在第二種情況中即Rl5 R2與R3 是全都不同的，V。的輸出準位（在第15圖中）不會均勻地在 下降或上升次序中隔開。

上述的數值範例如以下的附表1所示。於附表左上 方中Vi，V2與V。的數值是有關於包含2-輸入類神經二極 體352之電壓參考源350，其中，如第14圖所示，輸入電 極3 42與3 44之偶合區是相同的，RfRfO. 5。V。假定是 均勻間隔值0，土Vcc/2與土Vcc，則數值νρΟ,νπ土Vcc相當 於V!=土Vcc，V2 = 0。於附表左下方中，2-輸入參考電路使用 R1 = 2 / 3與R 2= 1 / 3，貝J V。假定如附表所示。於附表右方中， 使用第12圖之3-輸入結構，且VfO·〗，Υ2 = 0·3與V3 = 0.5。

Vi R 1 = R 7 = 0.5 V〇 vL= 0.2 ； V9 = 0.3 ； V. = 0.5 v2 Vi V2 V3 V〇 Vcc Vcc Vcc Vcc Vcc Vcc Vcc V〇e 0 Vcc/2 0 Vcc Vcc 0.8VCC 0 Vcc Vcc/2 Vcc 0 Vcc 0.7VCC 32 1260779 0 0 0 Vcc Vcc 0 〇.5Vcc -Vcc 0 -Vcc/2 0 0 Vcc 0.5VCC 0 -Vcc -Vcc/2 0 Vcc 0 〇.3Vcc -Vcc -Vcc -Vcc Vcc 0 0 0.2VCC Ri = =2/3 ; R7=l/3 0 0 0 0 Vcc Vcc Vcc -Vcc 0 0 -0.2VCC Vcc 0 2Vcc/3 0 -Vcc 0 -0.3VCC 0 Vcc Vcc/3 0 0 -Vcc - 〇.5Vcc 0 0 0 -Vcc -Vcc 0 -〇.5Vcc -Vcc 0 -2Vcc/3 -Vcc 0 —V c c -0.7VCC 0 -Vcc -Vcc/3 0 -Vcc -Vcc —0.8 V c c -Vcc -Vcc 一 vcc -Vcc — Vcc -V c c -Vcc 結論

以上的詳細說明是有關於GIDL閘式二極體11 0與 112 ; GIDL閘式二極體反相器160與180 ; GIDL閘式二極 體SRAMs 190與192;GIDL閘式二極體電壓參考電路220 與222 ; GIDL閘式類神經二極體340 ;以及GIDL閘式類 神經二極體電壓參考電路3 5 0。當將其和傳統的FET為主 對應物做比較時，這些電路160，180，190，192，220，222, 3 4 0，3 50都是利用GIDL閘式二極體110與112，而此種閘 式二極體110與112本身具有尤其是以下的優點： (a)輸出較穩定及較少干擾，這是因為GIDL閘式二 極體不會受到來自浮置主體效應所造成的損害。根據GIDL 閘式二極體之電路中每一個節點都相互連接； 33 1260779 (b) GIDL閘式二極體為主的電路之操作 溫度的影f。GIDL之帶對帶暖穿效應、原始：不會文到 微受到溫度的影響； 、°為構只會稍 (c) 根據GIDL效應而使用閑式二極體 具有較大的動力效率。GIDL :由於CTm 路的運作 田於CjIDL閘式一 _ 有pnp或npn結構之順向偏壓或寄生M〇s通^〜極體不具 極體不會顯出寄生雙載子動作或M〇s動故閘式二 55 ^ -r V- -h rt 為 Μ O S，，關 閉電机不存在，以及在二極體，，關閉，，之後， 、 完全停止流動，因此漏電流是實 電流會 、丄个Ί子否^的· (d) 由於只需要很少數的製造要求及步驟， 電路…造是很簡單的。舉例來說 壁:故已：露 植入是不需…以及多晶”極電極不會：：成與咖 的影響；以及 又】6¾界尺寸 ⑷由於只需要很少數的組成元件 可相對更小。因為，，汲極，，與形成有該汲極 佈置尺寸 只有一接面或邊界，故不需I湄 、之主體間 介文不而要/原極（或源極擴散） :然本發明之㈣L㈣二極體及其優點和 式二極體之各種電路已詳細說明於上，但必須 / 在不脫離本發明之精神與範圍内，备 ^疋， ^ ^ 田J对具作各種#争、 替代 > 改’因此本發明之保護範圍當視後附之中請專 園所界疋者為準。此外，本發明之範圍並未限制在如說明書中已 電路的特定實施例中。孰 習此項技食者將可輕易從本發明之揭露中得知，目 “、、 後發展出之GIDL閘i —朽鲈另剎雨甘 伟或往 閘式一極體及利用其之電路，以及執行實質 34 1260779 上相同功能或達到 施例，依照本發明 在申請專利範圍内 實質上相同結果而如同此處所述之對應實 (其都包含在本發明之範圍内，並且都包含 【圖式簡單說明】 ^ 為使本^明及其優點能更明顯易懂，將於往後文字 中並配合所附圖式說明於下，其中： • 第1八與18圖為說明GIDL效應於其中之一部分 MOSFET的剖面圖。 第2圖包括第2A圖，其為傳統m〇SfeT反相器的 示思圖’第2B圖為第2 A圖之MOSFET反相器之輸入/輸 出特性的波形圖；以及’第2C圖為依照傳統CMOS FET SOI 規則執行與製造之第2A圖之反相器的剖面圖。 第3圖為依照’ 〇 7 5專利之反相器一實施例的剖面 圖，此反相器被較多或較少配置如使用傳統MOSFETs之 反相器’但其操作是依據由GIDL效應運作之閘式二極體。 φ 第4圖包括第4A圖，其為一種邏輯開關之剖面圖及 其電圖標誌，邏輯開關包括依照GIDL效應而運作之一 n + /p-主體SOI閘式二極體；以及，第4B圖為一種邏輯開 關之剖面圖及其電圖標誌’邏輯開關包括依照GIDL效應 • 而運作之一 p + /n -主體SOi閘式二極體。 Λ 第5圖包括第5Α圖’其為一種反相器之剖面圖，反 ； 相器包括第4Α與4Β圖所示之GIDL閘式二極體；第5Β

圖為表示第5 A圖反相器之電路標諸的圖像；以及，第5 C 35 1260779 圖表示第5A與5B圖之反相器的電路佈置。 第6圖為第5圖中反相器之另一種型式的剖面圖。

第7圖包括第7A圖，其為一種6-GIDL閘式二極體 SRAM記憶單元的示意圖，其之4個閘式二極體為第4A 與4B圖所示之閘式二極體，而其之通閘為第4B圖之閘式 二極體；以及，第7B圖為一種6-GIDL閘式二極體SRAM 記憶單元的示意圖，其之4個閘式二極體為第4A與4B圖 所示之閘式二極體，而其之通閘為第4A圖之閘式二極體。 第8圖為依照Gray與Meyer，以傳統n-MOSFETs 實行之習知2-M OS FET電壓參考電路的示意圖。

第9圖為第8圖之電壓參考電路的改良圖，第9圖 包括第9A圖，其為一種包含第4A圖所示型式之2個GIDL 閘式二極體的電壓參考電路；以及，第9B圖為一種包含 第4B圖所示型式之2個GIDL閘式二極體的電壓參考電 路。在第9A圖與第9B圖中，兩二極體之閘極電極是相對 性掺雜多晶石夕，而輸出參考電壓是由接地、正向或負向電 壓，由矽中之帶溝，或由1.1 2伏特補償。 第10圖包括第10A圖，其為用在第9A圖之電壓參 考電路中閘式二極體之電壓對 GIDL電流的曲線圖；以 及，第1 0B圖為第9B圖所示型式之閘式二極體的類似曲 線圖。

第11圖包括第11A圖，其顯示一種以SOI實行之 電壓參考電路，為結合（a)第4B圖所示型式之兩GIDL閘 式二極體的剖面圖，GIDL閘式二極體具有相對摻雜之多 36 1260779 晶矽閘極電極，且是依照 SOI規則來製造，以及（b)連接 GIDL閘式二極體之其他電路元件的電圖，以完成電壓參 考電路；以及，第1 1B圖類似第1 1A圖，但是其中GIDL 閘式二極體是在主體半導體中製造。 第12圖為習知neuron-FET之廣義電路佈置的上視 圖。

第13圖為依照’780專利之2-MOSFET電壓參考電 路的示意圖，其中以第12圖所示型式之neuron-MOSFET 取代第8圖所示之習知反相器的傳統MOSFET。 第14圖包括第14A圖，其為根據第4B圖之閘式二 極體而以 SOI實行之neuron-MOSFET的剖面圖；第14B 圖為第14A圖之neuron-FET的示意圖，包括其之標諸； 以及，第14C圖表示第14A圖之neuron-FET的電路佈置。 第15圖為一種電壓參考電路的示意圖，其類似於第 8圖，但是其中以第14圖之neuron-MOSFET取代傳統的 MOSFETs。

第1 6圖為表示本發明之閘式二極體在各種實施例 中的能量狀態，如A1至C 3之一連串的能帶圖，將於下不 時提及。 【主要元件符號說明】

20,52,54,202,204 MOSFET 22,5 8,3 1 2 汲極 24,70,82,114,162,240,260 基材 37 1260779 26,56,94，130，150 閘極 28,3 14 閘極電極 30,98，134，154 閘極介電層 32,268,270 接面

34,100,102,126,146,250,252 邊界 36 缺乏區 38 邊緣 40 穿隧促進載子對 42 少數載子 44 多數載子 46 GIDL電流 50,80，160，160-1，160-2，180 反相器 6 0，3 1 0 源極 72 氧化層

74,76，128，1 48,248 主體 78，120,254 STI 84,262 η 井 86 ρ井 88 η-基部 9 0 ρ +結構 92 η+結構 96,1 32,1 52 閘極電極層 110,112 邏輯開關 1 1 6,242,1 64 BOX 層 1260779 118,138 矽層 122,142 二極體場所 123，143 容積 12 4 n+ 區

1 44,244,246,264,266 p+區 1 66,1 68,1 74 金屬層 170，172，1 76,1 78 金屬接觸窗 182 邊界接觸窗 1 90,1 92 SRAM記憶單元 二極體 110-1，1 1 0-2，1 1 0N，1 10P，112-1，112-2,11 2N，110P 200,302,350 電壓參考源 204.330 場效電晶體 206,224,228 電流源 208,226,230 運算放大器 220,222 電壓源

300.330 neuron-MOSFET 304 延伸部分 306 閘極結構 308 通道 316,318,320,332,334,342,344 輸入電極 340,352 類神經二極體 39

Claims (1)

1260779 十、申請專利範圍： 1. 一種邏輯開關，至少包含： 一第一導電型之一第一半導體區； 一第二導電型之一第二半導體區，相鄰於該第一半導體 區，以定義一 pn接面於該些區域之間；以及 一閘極，位於該 pn接面與該些區域之接面相鄰表面 上，該閘極包括：

一薄氧化層，位於該些區域之該表面上；以及 一導電閘極電極，位於該薄氧化層上，該電極被該 第一導電型之一雜質充分摻雜，以安置該第二區之該表面 於多數載子缺乏中之該閘極下方，以及安置該第一區之該 表面於多數載子累積中之該閘極下方，在熱均衡及在該閘 極電極與該些區域之間無電位差的情況下，於該些區域間 傳導閘極引發汲極漏電流（以下簡稱GIDL)。

2.如申請專利範圍第1項所述之邏輯開關，其中該閘 極電極與該些區域間之一第一極性之一第一電位差的應用 能夠影響（i)使多數載子缺乏變深，（Π)使多數載子累積增 加，以及（iii)在該些區域間之GIDL電流所造成的結合電 流。 3.如申請專利範圍第2項所述之邏輯開關，其中該閘 極電極與該些區域間之一第二極性之一第二電位差的應用 能夠（i)影響該第二區之該表面中的多數載子累積及該第 40 1260779

一區之該表面中的多數載子缺乏，以停止 GIDL電流流 動，以及（i i)順向偏壓該接面，以使電流可從一區流至另一 區〇 4 ·如申請專利範圍第3項所述之邏輯開關，其中該閘 極電極與該些區域間之該第二極性之一第三電位差的應用 能夠影響該第二區之該表面中的全多數載子缺乏，藉以使 電流無法在該些區域之間流動。 5. 如申請專利範圍第1項所述之邏輯開關，其更包括： 一埋式氧化層（以下簡稱BOX層），位於一半導體基材 上； 一半導體層，位於該BOX層上；以及 一二極體場所，定義於其之一自由表面與該BOX層間 之該半導體層之一隔離容積中，該隔離容積電性隔離該半 導體層之剩餘部分，其中 該第二半導體區形成於該隔離容積之一部份中，而其之 剩餘部分為該第一半導體區。 6. 如申請專利範圍第1項所述之邏輯開關，其中： 該半導體層與該第一半導體區為P型；以及 該第二半導體區與該閘極電極雜質為η型。 7.如申請專利範圍第1項所述之邏輯開關，其中： 41 1260779 該半導體層與該第一半導體區為η型；以及 該第二半導體區與該閘極電極雜質為ρ型。

8 · —種反相器，包括申請專利範圍第1項之一第一邏 輯開關與申請專利範圍第1項之一第二邏輯開關，該第一 邏輯開關具有一第一閘極電極，其中該第一邏輯開關之該 第一半導體區為Ρ型，以及該第一邏輯開關之該第二半導 體區與該閘極電極雜質為η型，而該第二邏輯開關具有一 第二閘極電極，其中該第二邏輯開關之該第一半導體區為 η型，以及該第二邏輯開關之該第二半導體區與該閘極電 極雜質為ρ型，其更包括： 一電子連接部，介於該第一與第二閘極電極之間，用以 接收一輸入電壓Vi ; 分離的電子連接部，連接該第一與第二邏輯開關之該各 自第一半導體區，用以接收偏壓電壓；以及

一電子連接部，介於該第一與第二邏輯開關之該各自第 一半導體區之間，用以產生一輸出電壓V。以回應一輸入電 壓之應用。 9. 如申請專利範圍第5項所述之邏輯開關，其中： 該半導體層與該第一區為ρ型；以及 該第二區與該閘極電極雜質為η型。 10. 如申請專利範圍第1項所述之邏輯開關，其中： 42 1260779

該半導體層與該第一區為η型；以及 該第二區與該閘極電極雜質為ρ型。 1 1 . 一種反相器，包括申請專利範圍第5項之一第 輯開關與申請專利範圍第5項之一第二邏輯開關，其 第一邏輯開關之該半導體層與該第一半導體區為ρ型 及該第一邏輯開關之該第二半導體區與該閘極電極雜 η型，而該第二邏輯開關之該半導體層與該第一半導 為η型，以及該第二邏輯開關之該第二半導體區與該 電極雜質為ρ型，其更包括： 一電子連接部，介於該第一與第二邏輯開關之該各 極電極之間，其可接收一輸入電壓； 分離的電子連接部，連接該第一與第二邏輯開關之 自第一區，用以接收偏壓電壓；以及 一電子連接部，介於該第一與第二邏輯開關之該各 一區之間，其可產生一輸出電壓以回應一輸入電壓之J 12 ·如申請專利範圍第1 1項所述之反相器，其中 一邏輯開關與該第二邏輯開關之該半導體層是形成 BOX層上，而該第一與第二邏輯開關之該各自二極體 被一絕緣體所隔離。 1 3.如申請專利範圍第1 1項所述之反相器，其中 一邏輯開關與該第二邏輯開關之該半導體層是形成 ^邏 中該 ，以 質為 體區 閘極 個閘 該各 自第 I用。 該第 於該 場所 該第 於該 43 1260779 BOX層上，而該第一與第二邏輯開關之該各自第二區藉由 一邊界接觸窗連接而電性短路。 14. 一種反相器，包括： 一第一邏輯開關，包括： 一第一導電型之一第一半導體層； 一第二導電型之一第一區，形成於該第一半導體層 之一第二區中，以定義一第一接面於該第一與第二區之

間；以及 一第一閘極，位於該第一接面與該第一與第二區之 第一接面相鄰表面上，該第一閘極包括： 一第一薄氧化層，位於該第一與第二區之該表面 上；以及 一第一閘極電極，位於該第一薄氧化層上，該第 一閘極電極被該第一導電型之一雜質充分摻雜，以安置該 第一區之該表面於多數載子缺乏中之該第一閘極下方，以

及安置該第二區之該表面於多數載子累積中之該第一閘極 下方，在熱均衡及在該第一閘極電極與該第一與第二區之 間無電位差的情況下，於該些區域間傳導GIDL電流； 一第二邏輯開關，包括： 該第二導電型之一第二半導體層； 該第一導電型之一第三區，形成於該第二層之一第 四區中，以定義一第二邊界於該第三與第四區之間；以及 一第二閘極，位於該第二邊界與該第三與第四區之 44 1260779 該當前第二接面相鄰表面上，該第二閘極包括： 一第二薄氧化層，位於該第三與第四區之該表面 上；以及

一第二閘極電極，位於該第二薄氧化層上，該第 二閘極電極被該第二導電型之一雜質充分摻雜，以安置該 第三區之該表面於多數載子缺乏中之該第二閘極下方，以 及安置該第四區之該表面於多數載子累積中之該第二閘極 下方，在熱均衡及在該第二閘極電極與該第三與第四區之 間無電位差的情況下，於該些區域間傳導GIDL電流； 一電子連接部，介於該第一與第二閘極電極之間，用以 接收一輸入電壓Vi; 分離的電子連接部，分別連接該第一與第三區，用以接 收偏壓電壓；以及 一電子連接部，介於該第一與第三區之間，用以產生一 輸出電壓V。以回應一輸入電壓之應用。

1 5 ·如申請專利範圍第1 4項所述之反相器，更包括： 一 BOX層，位於一半導體基材上，該第一與半導體層 是形成於該BOX層上； 一第一二極體場所，定義於其之一自由表面與該 BOX 層間之該第一半導體層之一第一隔離容積中，該第一隔離 容積電性隔離該第一半導體層之剩餘部分，其中 該第一區是形成於該隔離容積之一部份中，而其之 剩餘部分為該第二區； 45

1260779 · 一第二二極體場所，定義於其之一自由表面與該 層間之該第二半導體層之一第二隔離容積中，該第二 容積電性隔離該第二半導體層之剩餘部分，以及其中 該第三區是形成於該第二隔離容積之一部份中 其之剩餘部分為該第四區。 1 6 ·如申請專利範圍第1 5項所述之反相器，其中 二極體場所被一絕緣體所隔離。 1 7.如申請專利範圍第1 5項所述之反相器，其中 二與第四區藉由一邊界接觸窗連接而電性短路。 1 8 ·如申請專利範圍第1 7項所述之反相器，其中 一與第二半導體層為一共有半導體層之兩個分開的區 19· 一種SRAM記憶單元，包括一字元線（以下簡稱 導體、一位元線（以下簡稱BL)導體、一逆向BL導體 申請專利範圍第8項之一第一反相器與如申請專利範 8項之一第二反相器，其更包括： 一電子連接部，連接該第一反相器之一輸出節點至 二反相器之一輸入節點； 一電子連接部，連接該第二反相器之一輸出節點至 一反相器之一輸入節點； 一電子連接部，用以提供偏壓電壓至該第一與第二 BOX 隔離 ，而 該些 該第 該第 或。 WL) 、如 圍第 該第 該第 反相 46 1260779 21. —種電壓參考電路，包括： 一對邏輯開關，各包括： 一第一導電型之一第一半導體區； 一第二導電型之一第二半導體區，定義一 pn接面於 該些區域之間；以及 一閘極，位於該pn接面與該些區域之接面相鄰表面 上，該閘極包括：

一薄氧化層，位於該些區域之該表面上；以及 一導電閘極電極，位於該薄氧化層上，該第一邏 輯開關之閘極電極被該第一導電型之一雜質摻雜，而該第 二邏輯開關之閘極電極被該第二導電型之一雜質摻雜； 一運算放大器，具有： 其輸出端V。連接該第一邏輯開關之該閘極電極； 其負輸入端連接該第一邏輯開關之該第一區；以及 其正輸入端連接該第二邏輯開關之該第一區； 一接地連接部，連接該第二邏輯開關之該閘極電極；以 及 用以逆向偏壓該些邏輯開關之裝置。 22.如申請專利範圍第21項所述之電壓參考電路，其 中： 該些邏輯開關中之該半導體層是相同材料；以及 在該材料中，V〇等於1-帶隙。 48 1260779 23 .如申請專利範圍第22項所述之電壓參考電路，其 中該材料包括矽，而V。等於1 · 1 2伏特。 2 4.如申請專利範圍第22項所述之電壓參考電路，其 中：

該第一導電型為η;以及 該第二導電型為Ρ+。 25.如申請專利範圍第24項所述之電壓參考電路，其 中該閘極電極包括多晶矽。 2 6.如申請專利範圍第25項所述之電壓參考電路，其 中： 該第一導電型為η;以及 該第二導電型為Ρ+。 27.如申請專利範圍第26項所述之電壓參考電路，其 ' 中該閘極電極包括多晶矽。 ； 2 8.如申請專利範圍第2 1項所述之電壓參考電路，係 ； 根據絕緣層上半導體（“SOI”）規則來實行，其更包括： 該第二導電型之一基材，該基材上覆蓋有一 BOX層， 該第一區是被定義在該BOX層上之一半導體層中；以及其 49 1260779 中 兩者的第二區都是形成於該半導體層中，使得該些邏輯 開關具有該相同的第一區。 2 9.如申請專利範圍第21項所述之電壓參考電路，係 根據主體規則來實行，其更包括：

該第二導電型之一基材； 該第一導電型之一井區，形成於該基材中，並構成該些 邏輯開關之一共同第一區；以及其中 兩者的第二區都是形成於該井區中。 3 0. —種邏輯開關，包括： 一第一導電型之一第一區與一第二導電型之一相鄰第 二區，該些區域於其之間定義一 pn接面；

一閘極電極，位於該pn接面與該些區域之接面鄰近區 上，該閘極電極經一絕緣媒體而和該pn接面隔離；以及 一連接部，連接各區，以允許選擇的輸入電壓應用至該 閘極電極， 該些區域、該閘極電極及該絕緣媒體構成： 一第一輸入電壓，可起始該些區域間之GIDL電流， 而電流可在該些連接部之間雙向流動；

一第二電壓，用以停止GIDL電流但順向偏壓該 pn 接面，使得該電流可在在該些連接部之間單向流動；以及 一第三電壓，雙向防止電流在該些連接部之間流動。 50 1260779

3 1 ·如申請專利範圍第3 0項所述之邏輯開關，其中該 閘極電極經充分摻雜，該絕緣媒體是極薄，以安置該些區 域其中之一之該閘極下方表面於多數載子缺乏，以及安置 該另一區之該閘極下方表面於多數載子累積，藉以在熱均 衡及在該閘極電極與該些區域之間無電位差的情況下，於 該些區域之間傳導閘極引發汲極漏電流（GIDL)。 3 2. —種類神經邏輯開關，包括： 一第一導電型之一半導體層； 一第二導電型之一第一區，形成於該半導體層之一第二 區中； 一邊界，定義於該些區域之間；以及 一閘極，位於該邊界與該些區域之該當前接面表面上， 該閘極包括：

一薄氧化層，位於該些區域之該表面上； 一導電閘極電極，位於該薄氧化層上，該電極被該 第一導電型之一雜質充分摻雜，以安置該第一區之該表面 於多數載子缺乏中之該閘極下方，以及安置該第二區之該 表面於多數載子累積中之該閘極下方，在熱均衡及在該閘 極電極與該些區域之間無電位差的情況下，於該些區域之 間傳導GIDL電流； 一導電部，電性連接該閘極電極並和該邊界相隔； 以及 51 1260779 兩個或數個輸入電極，用以接收輸入電壓，該輸入 電極位於該導電部上，各輸入電極具有一區域，該區域電 容偶合該導電部之一適合區，使得該閘極電極上之該電壓 為提供至該輸入電極之電壓的加權總和。 33· —種電壓參考電路，包括如申請專利範圍第32項 之該第一邏輯開關，以及更包括：

一第二邏輯開關，包括： 一第一導電型之一半導體層； 該第二導電型之一第三區，形成於該半導體層之一 第四區中，並於該第三與第四區之間定義一第二邊界；以 及 一第二閘極，位於該第二邊界與該第三與第四區之 該當前相鄰表面上，該第二閘極包括： 一第二薄氧化層，位於該第三與第四區之該表面 上；以及

一第二導電閘極電極，位於該第二薄氧化層上， 該第二閘極電極被該第一導電型之一雜質摻雜； 一運算放大器，具有： 其輸出端V。連接該第二邏輯開關之該閘極電極； 其負輸入端連接該第二邏輯開關之該第三區； 其正輸入端連接該第一邏輯開關之該第一區；以及 用以逆向偏壓該些邏輯開關之裝置，V。等於提供至該 些輸入端之該些電壓的加權總和。 52 1260779 34. —種SOI邏輯開關，包括： 一第一氧化層，位於一基材上； 一第一導電型半導體層，位於該氧化層上；

層 該 份 及 極 在 況 成 子 該 微 累 一二極體場所，定義於其之一自由表面與該第一氧化 間之該半導體層之一隔離容積中，該隔離容積電性隔離 半導體層之剩餘部分； 一第二導電型之一第一區，形成於該隔離容積之一部 中，其之剩餘部分為該第一導電型之一第二相鄰區；以 一閘極，位於該些區域間之該邊界上，該閘極包括： 一第二薄氧化層，位於該半導體層上；以及 一導電閘極電極，位於該第二薄氧化層上，該電 經該第一導電型之一雜質摻雜。

35.如申請專利範圍第34項所述之邏輯開關，其中 熱均衡及在該閘極電極與該些區域之間無電位差的情 下，該摻雜閘極電極在該閘極下該第一區之該表面中造 載子缺乏，以及在該閘極下該第二區之該表面中造成載 累積。 3 6.如申請專利範圍第3 5項所述之邏輯開關，其中 閘極下該第一區之該表面中之該載子缺乏為高能帶且稿 低於一反轉，而該閘極下該第二區之該表面中之該载子 積為低能帶。 53 1260779

37.如申請專利範圍第36項所述之邏輯開關，； 介於該閘極電極與該些區域間之一第一極性之 差，造成該閘極下該第一區之載子缺乏及該閘極下 區之載子累積變深，藉以使電流能夠在該些區域 動；以及 介於該閘極電極與該些區域間之一第二極性與 量值之一電位差，造成該閘極下該第一區之載子累 閘極下該第二區之載子缺乏，藉以使電流能夠從一 另一區。 3 8 ·如申請專利範圍第3 7項所述之邏輯開關， 第二極性之一電位差遠大於造成該閘極下該第二區 乏之該選擇量值，藉以使電流無法在該些區域之間 3 9 ·如申請專利範圍第3 8項所述之邏輯開關， 對於該些區域之該閘極電極上一第一極性之一電 迫使閘極下該第一區之該表面成深缺乏或反轉，使4 包括由帶對帶隧穿效應產生之少數載子會從該第一 該第二區，以及（b)迫使閘極下該第二區之該表面成 積，使得該第二區之電子電阻降低，藉以使該些區 一電位差造成電流（i)由於GIDL及該第二區之低電 流會從該第一區流至該第二區，或（ii)由於該第二區 阻及該些區域間之該邊界的順向偏壓，電流會從該 一電位 該第二 之間流 一選擇 積及該 區流至 其中該 之全缺 流動。 其中相 位差⑷ f GIDL 區流至 深度累 域間之 阻，電 之低電 第二區 54 1260779

流至該第一區。 4 0.如申請專利範圍第3 9項所述之邏輯開關， 於該些區域之該閘極電極上一第二極性與一選擇量 電位差（a)迫使閘極下該第一區之該表面成累積，藉 GIDL，以及（b)迫使閘極下該第二區之該表面成 乏，藉以增加該第二區之電阻，藉以（i)防止該些區 一電位差避免造成電流從該第一區流至該第二區，J 假如該邊界有充分的順向偏壓，可使該些區域間之 差造成電流從該第二區流至該第一區。 41. 一種SOI邏輯開關，包括： 一第一氧化層，位於一基材上； 一 η型半導體層，位於該氧化層上； 一二極體場所，定義於其之一自由表面與該氧化 該半導體層之一隔離容積中，該隔離容積電性隔離 體層之剩餘部分； 一 Ρ+區，形成於該隔離容積之一部份中，其之 分為一鄰近的η區； 一第二薄氧化層，位於該半導體層上，該薄氧化 該些區域間之該邊界上；以及 一 η型摻雜導電閘極電極，位於該薄氧化層上。 42.如申請專利範圍第4 1項所述之邏輯開關， 其中關 值之一 以停止 部分缺 域間之 々及（ii) 一電位 層間之 該半導 剩餘部 層位於 其中在 55 1260779

46.如申請專利範圍第45項所述之邏輯開關 對於該些區域之該閘極電極上一第一極性之一 迫使閘極下該第一區之該表面成深缺乏或反轉， 包括由帶對帶隧穿效應產生之少數載子會從該第 該第二區，以及（b)迫使閘極下該第二區之該表面 積，使得該第二區之電子電阻降低，藉以使該些 一電位差造成電流（i)由於GIDL及該第二區之低 流會從該第一區流至該第二區，或（ii)由於該第二 阻及該些區域間之該邊界的順向偏壓’電流會從 流至該第一區。 47,如申請專利範圍第46項所述之邏輯開關 對於該些區域之該閘極電極上一第二極性與一選 一電位差（a)迫使閘極下該第一區之該表面成累積 止 GIDL，以及（b)迫使閘極下該第二區之該表面 乏，藉以增加該第二區之電阻，藉以（i)防止該些 一電位差避免造成電流從該第一區流至該第二區 假如該邊界有充分的順向偏壓，可使該些區域間 差造成電流從該第二區流至該第一區。 48. —種SOI邏輯開關，包括： 一第一氧化層，位於一基材上； 一 P型半導體層，位於該氧化層上； 一二極體場所，定義於其之一自由表面與該氧 ，其中相 I位差（a) L 得 GIDL 一區流至 成深度累 區域間之 電阻，電 區之低電 該第二區 ，其中相 擇量值之 ，藉以停 成部分缺 區域間之 ，以及Cii) 之一電位 化層間之 57 1260779 該半導體層之一隔離容積中，該隔離容積電性隔離該半導 體層之剩餘部分； 一 n+區，形成於該隔離容積之一部份中，其之剩餘部 分為一鄰近的p區； 一第二薄氧化層，位於該半導體層上，該薄氧化層位於 該些區域間之該邊界上；以及 一 P型摻雜導電閘極電極，位於該薄氧化層上。

49.如申請專利範圍第48項所述之邏輯開關，其中在 熱均衡及在該閘極電極與該些區域之間無電位差的情況 下，該摻雜閘極電極在該閘極下該第一區之該表面中造成 載子缺乏，以及在該閘極下該第二區之該表面中造成載子 累積。

50·如申請專利範圍第49項所述之邏輯開關，其中該 閘極下該第一區之該表面中之該载子缺乏為高能帶且稍微 低於一反轉，而該閘極下該第二區之該表面中之該載子累 積為低能帶。 5 1.如申請專利範圍第5 0項所述之邏輯開關，其中： 介於該閘極電極與該些區域間之一第一極性之一電位 差，造成該閘極下該第一區之載子缺乏及該閘極下該第二 區之載子累積變深，藉以使電流能夠在該些區域之間流 動；以及 58 1260779 介於該閘極電極與該些區域間之一第二極性與一選擇 量值之一電位差，造成該閘極下該第一區之載子累積及該 閘極下該第二區之載子缺乏，藉以使電流能夠從一區流至 另一區。

5 2.如申請專利範圍第5 1項所述之邏輯開關，其中該 第二極性之一電位差遠大於造成該閘極下該第二區之全缺 乏之該選擇量值，藉以使電流無法在該些區域之間流動。

53.如申請專利範圍第52項所述之邏輯開關，其中相 對於該些區域之該閘極電極上一第一極性之一電位差（a) 迫使閘極下該第一區之該表面成深缺乏或反轉，使得GIDL 包括由帶對帶隧穿效應產生之少數載子會從該第一區流至 該第二區，以及（b)迫使閘極下該第二區之該表面成深度累 積，使得該第二區之電子電阻降低，藉以使該些區域間之 一電位差造成電流（i)由於GIDL及該第二區之低電阻，電 流會從該第一區流至該第二區，或（ii)由於該第二區之低電 阻及該些區域間之該邊界的順向偏壓’電流會從該第二區 流至該第一區。 5 4.如申請專利範圍第5 3項所述之邏輯開關，其中相 對於該些區域之該閘極電極上一第二極性與一選擇量值之 一電位差（a)迫使閘極下該第一區之該表面成累積，藉以停 止 GIDL，以及（b)迫使閘極下該第二區之該表面成部分缺 59 1260779 乏，藉以增加該第二區之電阻，藉以（i)防止該些區域間之 一電位差避免造成電流從該第一區流至該第二區，以及（ii) 假如該邊界有充分的順向偏壓，可使該些區域間之一電位 差造成電流從該第二區流至該第一區。 5 5. —種邏輯開關，包括： 一第一導電型之一基材；

一第二導電型之一井區，形成於該基材中； 該第一導電型之一區域，形成於該井區之一部份中，藉 以和該井區產生一邊界，該邊界與該井區之鄰近區與該區 域構成一二極體場所；以及 一閘極，位於該邊界上，該閘極包括： 一薄氧化層；以及 一導電閘極電極，位於該氧化層上，該電極經該第 一導電型之一雜質摻雜。

5 6.如申請專利範圍第55項所述之邏輯開關，其中在 熱均衡及在該閘極電極與該井區或該區域之間無電位差的 情況下，該摻雜閘極電極在該閘極下該區域之該表面中造 成載子缺乏，以及在該閘極下該井區之該表面中造成載子 累積。 5 7.如申請專利範圍第5 6項所述之邏輯開關，其中該 閘極下該區域之該表面中之該載子缺乏為高能帶且將近是 60 1260779 面中之該載子累積為低 一反轉，而該閘極下該井區之該表 能帶。 61