TWI246375B - Circuit board with quality-identified mark and method for identifying the quality of circuit board - Google Patents
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Description
1246375 五、發明說明（1) 【發明所屬之技術領域】 本發明係關於一種具品質辨命 辨識方法，尤指一種在多層電路二: 包路板結構及其 電路板内層線路是否為良品之祥 ^以鈥供辨識 方法。 知D己之電路板結構及該辨識 【先前技術】 乂隨著電子產業的蓬勃發展，電子產品亦逐漸邁入多功 此、高性能的研發方向。為滿足半導體封裝件高積集产 (Integration)以及微型化（Miniaturizat i〇n)的封裝需 求，提供多數主被動元件及線路載接之電路板亦逐漸由雙 層板演變成多層板’俾於有限的空間下，藉由層間連接技 術（Interlayer Connect ion)擴大基板上可利用的電路面 積而配合南電子雄、度之積體電路（Integrand circuit)需 求0 再者，由於通訊、網路及電腦等各式可攜式 (Portable)產品的大幅成長，可縮小積體電路（ic)面積且 具有高密度與多接腳化特性的球栅陣列式（B G A )、覆晶式 (Flip Chip)、晶片尺寸封裝（CSP， Chip Size Package) 與多晶片模組（MCM， Multi Chip Module)等封裝件已曰漸 成為封裝市場上的主流，並常與微處理器、晶片組、繪圖 晶片等高效能晶片搭配，以發揮更高速之運算功能，惟由 於佈有導線之I C封裝基板有其製程上之限制，其傳遞晶片 訊號與改善頻寬、控制阻抗等功能之受限遂成為高I /0數 封裝件的發展障礙，因此在半導體晶片之積體電路製程已
所構成，同時，於該樹脂芯層1 1 1中形成有複數個電鍍導 1246375 五、發明說明（2) 縮小至0 · 0 9 // m且封裝尺寸亦不斷縮小至幾乎與晶片同大 (約僅為晶片之1 · 2倍）時，如何開發可與其搭配的細線路 (Fine Circuit)、高密度與小孔徑（Fine vias)之封裝基 板，無疑是I C產業乃至其他相關電子產業進入下一世代技 術之重要研發課題。 鑑此，業界提出以增層方式（Bui Id-up)製作多層板的 方法。請參閱第1 A至1 d圖，係為利用增層方式以形成一多 層板，該增層法製造多層板，般包含兩個階段，即内層核 心板製程以及線路增層製糕。如第1A圖所示，首先，製備 一内層核心板1 1，該核心板1 1係由一具預定厚度之樹脂芯 層Π 1及形成於該芯層1 1 1土反雨面上之線路1 1 2之雙層板 通孔（P T Η ) 1 1 3，藉此電性連結該樹脂芯層1 1 1正反兩面上 之線路1 1 2。接著，如第1 Β圖所示’將5亥核心板1 1實施增 層製程，以於該核心板1 1正反雨面佈"又，；丨私树月日層1 2 ’ 該介電樹脂層1 2上開設有複數個連通至瀛線路1 1 2之盲孔 1 3。然後，如第1C圖所示，於該介電樹脂層外露表面 (包含盲孔孔壁）以無電解電鍍或濺鍍等方式形成一金屬導 電膜14，並於該金屬導電膜14上形成一圖案化乾膜（Dry f Um)15,俾使該乾膜15形成有多數之開口 150以外露出欲 形成圖案化電路層之部分導電膜。之後’如第1 D圖所示， 先利用電錢方式於該乾膜開口中形成有圖案化線路層1 6， 並使該線路層1 6得以透過盲孔1 3電性導接至該線路11 2， 然後蝕刻移除該乾膜1 5及其所覆蓋之部分導電膜1 4，俾以
17797矽品.ptd 第9頁 1246375 五、發明說明（3) 形成牦層結構1 0 a，以形成一具1 + 2 + 1 (即2增層+雙層板 之夕層％路層之基板1 〇。同樣地，後續亦得於該第一增層 結構20a最外層表面上亦得運用相同方法重複形成第二妗 層結構’以形成一具2 + 2 + 2之多層電路層之基 ^ 利第 5,8 3 7,42 7、5,994,77 1、及 6，m，344號 茶寺所揭露。 里主z了進行球柵陣列（bga)之半導體封裝製程， 面植置複數鲜球…由該焊:裝 、中刷電路板等外部電子裝置其 可提供整】ti;專小之設計需業界發展出-種 其主要係以成型球柵陣列（tfbga)封裝結構， 元位置，用以定義出個別之謂樹裝單 —s) 製程(singui— 切判開來，:、個封1區域及安置其上之半導體晶片 ί ΐ Z形成個別之TFBGA封裝單元。^ &曰曰片 連接至外部$ t t 3體封裝單元後續利用銲球鋅結及電性 板之電性連接，；合在3:其中之半導體晶片有效與基 所組成之導電線 Y ^ 扳表面即形成多數例如由銅材質 外露表面形成一 並由其加以延伸而成之電性連接墊之 導電元·件如金線、°^+f+(Nl/Au)金屬層，以有效提供其餘 合，同時亦可i辟总▲或銲球與晶片或電路板之電性耦 因外界環境影響而導致該電性連接墊本
1246375 五、發明說明（4V ^----- 體之氧化。其中，該例如鎳/八/ λτ . ^ , , & y 、’至（Ni/Au)之高導電性金屬材 、*啤之製程主要係於基板電路佑 / ·、 包佈局設計時，係將後續欲形成 該鎳/金（Ni/Au)金屬層之電路- ^ ^ . u 、 路疋件共同連接至一電鍍匯流 排(Plating bus)，以使得雷細Λ丄 包錢電流能經由該電鍍匯流排 而同時匯流至所有電路元件，w Α _ Μ將如鎳/金（Ni/Au)之金屬 層沈積於該電路元件上，而徭爹&莊 ^ ^ r m . 设在封裴製程完成後，此電鍍 匯流排即為無用之構件，而須&、 、予以切除。 其中該T F B G A基板佈局方法p
^ , ηΛ_ 乃凌即如第2圖所示，該TFBGA 基板2 0 0佈局方法主要係以複數 ^ ^ 、 炎敌條橫向分割線SLx和直向分 割線SLy來劃分出複數個基板單分 口 & ^ l 做早兀2 Ο，亦即後續欲進行封 t製程之封ι區域，以於最後之分割程序中，丨著該分割 線SL级SLy進行切割動作’ #以將此些封裝區域分割開成 個別之封裝單元。該基板單元2〇之電路佈局包括複數銲線 塾21、複數導電通孔22、以及複數條橫向延伸以電性相連 該銲線墊2 1與導電通孔2 2之導電線路2 3，其中該導電通孔 2 2係可用以將基板單元2 0正面之導電線路2 3電性相連至基 板單元2 0背面之銲球墊（未圖示），且為了將鎳/金金屬 層電鍍至基板單元2 0正面之銲線墊2丨及背面之銲球塾上， 係將該導電通孔22連接至環設於各該封裝區域周圍之電鍵 匯流排2 4，以使得電鍍電流能經由該電鍍匯流排2 4而同時 匯流至所有導電通孔2 2，再經該導電通孔2 2而分別傳送至 基板單元2 0正面之銲線墊2 1及背面之銲球墊，其中今電_ 匯流排2 4係設計成一格柵狀，並直接重疊於橫向及直向分 割線SLx、SLy上，以使得最後之分割程序時，可同時將電
1246375 五、發明說明（5) 鍍匯流排2 4割除掉。相關技術如美國專利第6，2 8 1，0 4 7、 6，3 1 9，7 5 0、及6，4 7 9，8 9 4號案等所揭露。 然而上述之基板佈局方式中存在著些許缺失，首先由 於環繞在各該封裝區域周圍之電鍍匯流排之設置影響，在 各該封裝單元未進行切單_前，係無法進行電性測試，倘若 ~— 一—*| 於基板製程過中發現内層線路之外觀檢驗缺失時，由於内 層線路一般係作為訊號之跨線及接地或電源面，而在後續 形成外層線路時，如外層之線路及銲線墊或銲球墊為良品 時，將無法查知先前部分内層線路已為不良品而持續進行 後續之置晶與封裝製程，不僅造成材料浪費與成本之提 高，亦耗費製程步驟與時間，同時亦因誤判不良品為良品 而嚴重影響客戶端之權益。 是故，如何提供一於後續半導體封裝製程中，得以辨 識内層線路是否為不良品之方式，而得避免造成材料浪 費、成本提高與製程耗費，以及確保客戶端權益，實已成 為目前亟欲解決之課題。 【發明内容】 鑒於以上所述習知技術之缺點，本發明之主要目的在 於提供一種具品質辨識標記之電路板結構及其辨識方法， 俾在半導體封裝製程中有效得知封裝使用之電路板内層線 路疋否為良品。 本發明之另一目的在於提供一種具品質辨識標記之電 路板結構及其辨識方法，而得避免造成半導體封裝製程材 料之浪費與成本之提高。
17797石夕品.ptd 第12頁 1246375 五、發明說明（6) 本發明之又一 路板結構及其辨識 驟與時間之耗費。 本發明之再一 路板結構 為達 電路板結 及其辨識 成上揭及 構主要係 單元；至少一設置 及一環設 係延伸電 鍍匯流排 線及電路 之導電標 再者 結構之檢 之多層電 該電路板 層線路結 否為良品 通，否則 該内層、線 形成導電 利用該電 屬層時， 於該電路 性連接至 係可選擇 板層間導 I己。 ，本發明 測方法， 路板片， 單元間環 構中延伸 ，若是， 使該電鍍 路結構上 結構，俾 鍍匯流排 藉由判別
mmt 目的在於提供一種具品質辨識標記之電 方法，而得避免造成半導體封裝製程步 目的在於提 方法，而得 其他目的， 包含：複數 於各該電路 板單元間之 該電路板單 性透過形成 電結構而電 亦揭露出一 主要係包含 該電路板單 鍍匯 鍍導 該電 設一電 出一電 則維持 導線與 形成至 在該電 電鍍形 是否同 電鍍 少一 路板 成電 時於 供一種具品質辨識標記之電 以維護客戶端之權益。 本發明之具品質辨識標記之 具有多層線路結構之電路板 板早兀表面之導電標記，以 電鍍匯流排，該電鍍匯流排 元之表面線路結構，且該電 於内層線路結構中之電鍍導 性連接至該電路板單元表面 種具品質 :提供一 元具有内 流排，使 線，檢驗 鍍導線與 匯流排間 線路結構 表面形成 路板單元 該導電標 辨識標 具複數 層線路 該電鑛 該内層 電鍍匯 形成斷 ，並與 導電標 表面線 記上形 記之電路板 電路板單元 結構，並在 匯流排於内 線路結構是 流排間之連 路；以及在 該電錢導線 記，於後續 路之保護金 成保護金屬
17797石夕品.ptd 第13頁 1246375 五、發明說明 層，而辨 亦即 其辨識方 構為良品 電鍍匯流 一線路結 性至該電 鍵匯流排 亦可同時 標記上形 良品，而 電路板之 該内層線 路，其後 鍍導線上 標記，而 面線路之 流排間已 保護金屬 而世需進 費與成本 戶端之權 【實施方 以下 (7) 識該電 ，透過 法，若 時，則 排之電 構，同 路板表 電鍍形 透過該 成保護 得持續 製程中 路同層 在該内 形成導 在後續 保護金 經電性 層，而 行後續 之提南 益。 式】 係藉由 路板單元之内層線路是否為良 本發明之具品質辨識標記之電 在多層電路板之製程中檢測該 維持形成與該内層線路同層之 性導通，並持續在該内層線路 時於該電鑛導線上形成導電結 面之導電標記，如此即可在後 成電路板單元表面線路之保護 電鍍匯流排、電鍍導線等路徑 金屬層，藉以辨識出該電路板 進行置晶與封裝製程。相對地 檢測該内層線路結構為不良品 之電鍍導線與電鍍匯流排間予 層線路上形成至少一線路結構 電結構而延伸電性至該電路板 利用該電鍍匯流排電鍍形成電 屬層時，由於先前已在電鍍導 斷路，如此於該導電標記表面 得以辨識出該電路板内層線路 之置晶與封裝製程，藉以避免 ，以及耗費製程步驟與時間， 品。 路板結構及 内層線路結 電鍍導線與 上形成至少 構而延伸電 續利用該電 金屬層時， 而在該導電 内層線路為 ，若在多層 時，則將與 以電性斷 ’並於該電 表面之導電 路板單元表 線與電鍍匯 將不會形成 為不良品， 造成材料浪 進而確保客 特定的具體實施例說明本發明之實施方
17797矽品.ptd 第14頁 1246375 五、發明說明（8) 式，熟習此技藝之人士可由本 瞭解本發明之直他優點血^况月曰所揭不之内容輕易地 的具體實施例力:以i行或藉由其他不同 可基於不同觀點與應$，在：的各項細節亦 種修飾與變更。 不&離本發明之精神下進行各 首先請參閱第3A圖，係為本發明 。^ 電路板結構平面圖，該電路板纟士構3〇〇係、0σ—貝辨識標記之 路板單元30之電路板片，該電^ /、w—具有多數電 和直向之分割、線31加以劃分，同時於：橫：由複數條？向 線3 1處形成有電鑛匯流排3 2 I =供二σ直向之分割 該電路板單元_，且該電鍍匯流排32環設於 該電路板單元30之表面線路^構L彳曰、7伸電性連接至 吩、、、口構，例如銲線墊3 3、邋雷言 孔3 4、以及橫向延伸以電性相遠 V電目 之導電線路35,其中該導電33與導電盲孔34 之導電線路33透過電路板單元中==電路板正面 至背面之銲㈣（未圖示^間導電機制而電性相連 同時配合參閱第3B圖所示，係為本發明之具品質辨識 標§己之電路板早兀剖Φ圖，該電^反單元3〇為—具多層線 路之電路板’如圖所不係包含一核心板3〇a以及一形成於 該核心板30a上下側之增層線路結構3〇b，其主要特徵係在 於該電鍍匯流排32於該電路板單元3〇之内層線路結構 301a(即該核心板30a之表面線路同層處）中，延伸形成有 一電鍍導線3 2 0,亚在該電鍍導線32〇終端設置一導電盲孔 (ConducUve V1a)36’並於該導電盲孔“上形成一例如銲
17797石夕品.ptd 第15頁 1246375 五、發明說明（9) 墊之導電標記3 7，以使該導電樟— ^ „ . , 4 3〇b, , , 30表面形成一例如緣漆之H 亥電路板早兀 元30之表面線路結構，並使以保護該電路板單 端（如銲線墊3 3及銲球墊3 3 0等k &卞、、，、接之輸入/輸出 後續可利用該電鐘匯流排=電標記=，俾供 入/輸出端及導電標記37上電鍍妒電路板早=30f面之輸 t Γ “、者，係該導電標記37非如本實施 U t所不僅可形成於該電路板單元30之上侧表面 墊33同側）’亦可形成於該電路板之下側表面 (與邊銲球塾330同側），且不侷限形成於該電鍍匯流排 32之外側，亦可形成於該電鍍匯流排32内側之電路板單元 3 0表面上未佈設有線路之空間’惟以可供後續明顯辨識為 準，再者，該電路板單元3 0之層數非以4層為限，而可為 任意多層之電路板，且在該多層電路板之任一内層線路中 皆可形成有與電鍵匯流排電性導接之電鍍導線，並於該些 電鍍導線端利用電路板之層間導電結構以在電路板表面形 成導電標記。 該電鑛導線3 2 0疋否持繽電性連通至該電鍍匯流排3 2 係玎作為後續完成電路板製程後，供辨識内層線路是否為 良品，而是否持續進行置晶與封裝製程之主要依據所在， 其原因係在於’若在電路板多層線路結構之製程中利用目 視等方式檢測内層線路3 0 1 a外觀為良品時，則維持形成與
17797矽品.口1:(1 第16頁 1246375 五、發明說明（10) ^~-- 該内層線路3 0 1 a同層之電鍍導線3 2 0與電鍍匯流排3 2之電 性導通（如第3B圖所示），並持續在該内層線路113〇1&上形成 至少一線路結構30b，同時於該電鍍導線32〇上形成導電盲 孔3 6而延伸電性至該電路板單元3〇表面之導電標記μ迅二 此即可在後續利用該電鍍匯流排32電鍍形成電^板單元3〇 表面，銲線墊33或銲球墊33 0之保護金屬層“時，亦可同 時於该導電標記37表面形成保護金屬層39(如第3β及侧 ΐ Γ斤H而辨識出該電路板單元3〇之内層線路301福 良口口，而件持績進行置晶與封裝製程。 …：對ί，若在多層電路板之製程中檢測該内層線路 〇、la卜硯為不良品時，則使將與該内層線路301a同層之電 鍍導線32 0與電鍍匯流排32形成電性斷路s(如第4a圖所 示），其後在該内層線路3〇la上形成至少一線路結構3〇b， 並於該^鍍導線32 0終端形成導電通孔36而延伸電性至該 ί Ϊ 5 f二3 〇表面之導電標記3 7 ’，而在後續利用該電鍍 =排32電鐘二形成電路板單元3〇表面之銲線墊33或銲球墊 Γ先丽^在電鍍導線320與電鍍匯流排32形成電性 斷路S，如此於该導雷％ 39(如第4Β圖之37,所彳 表 形成保護金屬層 之内層線路3〇la為不;^’而辨識出該電路板單元30 “ = = : = 提高’以及一 上述之實施例信 ,^
非用於限定本發明，：:乂：示本啦明之原理及其功效’而 例如本發明並非局限於使用在TFBGA
17797矽品.ptd 第17頁 1246375 五、發明說明（11) 半導體封裝基板上，任何具多層線路結構之電路板皆可透 過本發明而加以辨識内層線路是否為良品，而據以判別是 否持續進行封裝製程。因此任何熟習此項技藝之人士均可 在不違背本發明之精神及範疇下，對上述實施例進行修飾 與變化，端視實施型態而定。
17797矽品.ptd 第18頁 1246375 圖式簡單說明 【圖式簡單說明】 第1 A至1 D圖係習知之增層式基板之製程剖面示意圖； 第2圖係習知之TFBGA基板之電路佈局示意圖； 第3 A圖係本發明之具品質辨識標記之電路板結構之平 面示意圖； 第3 B圖係本發明中具品質辨識標記之電路板單元之剖 面不意圖， 第4 A圖係本發明中具品質辨識標記之電路板單元之電 鍍導線與電鍍匯流排電性斷路之示意圖；以及 第4 B圖係顯示利用電鍍匯流排電鍍形成電路板單元表 面線路之保護金屬層時，無法於該導電標記表面形成保護 金屬層之示意圖。 (元件符號說明） 10 基 板 10a 增 層 結 構 11 核 心 板 111 芯 層 112 線 路 113 電 鍍 導 通孔 12 介 電 樹 脂 層 13 盲 孔 14 導 電 膜 15 乾 膜 150 開 V 16 線 路 層 20 基 板 單 元 200 基 板 20a 增 層 結 構 21 銲 線 墊 22 導 電 通 孔 23 導 電 線 路 24 電 鍍 匯 流 排 SLx, SLy分割線 30 電 路 板 單 元 300 電 路 板 結構
III漏_
f
17797石夕品.ptd 第19頁 1246375 圖式簡單說明 30a 核心板 301a 内層線路 30b 增層線路結構 31 分割線 32 電鍍匯流排 320 電鍍導線 33 銲線墊 330 鲜球塾 34 導電盲孔 35 導電線路 36 導電盲孔 37 導電標記 37’ 導電標記（無保護金屬層） 38 拒鲜層 380 開孔 39 保護金屬層 S 斷路
17797矽品.ptd
Claims (1)
1246375 六、申請專利範圍 1. 一種具品質辨識標記之電路板結構，係包含： 複數具有多層線路結構之電路板單元； 至少一設置於各該電路板單元表面之導電標記； 以及 一環設於該電路板單元間之電鍍匯流排，該電鍍 匯流排係延伸電性連接至該電路板單元之表面線路結 構，且該電鍍匯流排係可選擇性透過形成於内層線路 結構中之電鍍導線及電路板層間導電結構而電性連接 至該電路板早元表面之導電標記。 2. 如申請專利範圍第1項之具品質辨識標記之電路板結 構，復包含一覆蓋於該電路板結構表面之拒銲層，且 該拒銲層具有複數開孔以外露出該導電標記與電路板 單元表面線路結構之電性輸入/輸出端。 3. 如申請專利範圍第2項之具品質辨識標記之電路板結 構，其中，該電性輸入/輸出端係為銲線墊及銲球墊。 4. 如申請專利範圍第2項之具品質辨識標記之電路板結 構，其中，該電性輸入/輸出端上可利用電鍍匯流排電 艘形成保護金屬層。 5. 如申請專利範圍第1項之具品質辨識標記之電路板結 構，其中，該導電標記上可利用電鍍匯流排、電鍍導 線及電路板層間導電結構形成有保護金屬層。 6. 如申請專利範圍第4或5項之具品質辨識標記之電路板 結構，其中，該保護金屬層為鎳/金金屬層。 7. 如申請專利範圍第1項之具品質辨識標記之電路板結
17797石夕品.ptd 第21頁 1246375 六、申請專利範圍 構，其中，該電路板結構係為一具有多數電路板單元 之多層電路板片。 8. 如申請專利範圍第1項之具品質辨識標記之電路板結 構，其中，該電路板單元係由複數條橫向和直向之分 割線加以劃分’同時於該橫向和直向之分割線處形成 有電鍍匯流排。 9. 如申請專利範圍第1項之具品質辨識標記之電路板結 構，其中，該電路板單元包含一核心板以及至少一形 成於該核心板上下側之增層線路結構。 1 0 .如申請專利範圍第1項之具品質辨識標記之電路板結 構，其中，該電鍍導線終端設置有一導電盲孔 (Conductive via)，並於該導電盲孔上形成導電標 記，以使該導電標記與該電路板單元之表面增層線路 結構同層。 1 1.如申請專利範圍第1項之具品質辨識標記之電路板結 構，其中，該導電標記可選擇性形成於該電路板單元 之上側表面及下側表面。 1 2.如申請專利範圍第1項之具品質辨識標記之電路板結 構，其中，該導電標記可選擇性形成於該電鍍匯流排 之外側及該電鍍匯流排内側之電路板單元表面未佈設 有線路之空間。 1 3.如申請專利範圍第1項之具品質辨識標記之電路板結 構，其中，該電路板單元之每一内層線路中皆可形成 有與電鍍匯流排電性導接之電鍍導線。
17797石夕品.ptd 第22頁 1246375 六、申請專利範圍 1 4. 一種具品質辨識標記之電路板結構之檢測方法，係包 含·· 提供一具複數電路板單元之電路板片，該電路板 單元具有内層線路結構，並在該電路板單元間環設一 電鍍匯流排，使該電鍍匯流排於内層線路結構中延伸 出一電鍍導線； 檢驗該内層線路結構是否為良品，若是則維持該 電鍍導線與電鍍匯流排間之連通，否則使該電鍍導線 與電鍍匯流排間形成斷路；以及 在該内層線路結構上形成至少一線路結構，並於 該電鑛導線上形成導電結構以在該電路板表面形成導 電標記，俾於後續利用該電鍍匯流排電鍍形成電路板 單元表面線路之保護金屬層時，藉由判別是否同時於 該導電標記上形成保護金屬層，而辨識該電路板單元 之内層線路是否為良品。 1 5 .如申請專利範圍第1 4項之具品質辨識標記之電路板結 構之檢測方法，其中，該電路板結構表面覆蓋一拒銲 層，且該拒銲層具有複數開孔以外露出該導電標記與 電路板早元表面線路結構之電性輸入/輸出端。 1 6 .如申請專利範圍第1 5項之具品質辨識標記之電路板結 構之檢測方法’其中’該電性輸入/輸出端係為鮮線塾 及鲜球塾。 1 7.如申請專利範圍第1 4項之具品質辨識標記之電路板結 構之檢測方法，其中，該保護金屬層為鎳/金金屬層。
17797矽品.ptd 第23頁 1246375 六、申請專利範圍 1 8 .如申請專利範圍第1 4項之具品質辨識標記之電路板結 構之檢測方法，其中，該電路板單元係由複數條橫向 和直向之分割線加以劃分，同時於該橫向和直向之分 割線處形成有電鍍匯流排。 1 9 .如申請專利範圍第1 4項之具品質辨識標記之電路板結 構之檢測方法，其中，該電鍍導線終端設置有一導電 盲孔（Conductive via)，並於該導電盲孔上形成導電 標記，以使該導電標記與該電路板單元之表面增層線 路結構同層。 2 0 .如申請專利範圍第1 4項之具品質辨識標記之電路板結 構之檢測方法，其中，該導電標記可選擇性形成於該 電路板單元之上側表面及下側表面。 2 1 .如申請專利範圍第1 4項之具品質辨識標記之電路板結 構之檢測方法，其中，該導電標記可選擇性形成於該 電鍍匯流排之外側及該電鍍匯流排内側之電路板單元 表面未佈設有線路之空間。 2 2 .如申請專利範圍第1 4項之具品質辨識標記之電路板結 構之檢測方法，其中，該電路板單元之内層線路中皆 可形成有與電鍍匯流排電性導接之電鍍導線。 2 3 .如申請專利範圍第1 4項之具品質辨識標記之電路板結 構之檢測方法，其中，該電路板單元之每一内層線路 中皆可形成有與電鍍匯流排電性導接之電鍍導線。
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