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TW201937568A - 電路裝置及其製造方法 - Google Patents

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TW201937568A
TW201937568A TW107141859A TW107141859A TW201937568A TW 201937568 A TW201937568 A TW 201937568A TW 107141859 A TW107141859 A TW 107141859A TW 107141859 A TW107141859 A TW 107141859A TW 201937568 A TW201937568 A TW 201937568A
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賴聲州
江宗育
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台灣積體電路製造股份有限公司
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Abstract

在此提及包含閘極堆疊和閘極密封物的電路裝置之各種範例，在一例子中，接收的基底具有從基底延伸的鰭片。佔位閘極形成於鰭片上，以及第一和第二閘極密封物形成於佔位閘極的側面上。選擇性地移除佔位閘極，以形成凹陷在第一閘極密封物的側表面與第二閘極密封物的側表面之間。在凹陷內形成功能閘極，且功能閘極位於第一閘極密封物的側表面與第二閘極密封物的側表面之間。

Description

電路裝置及其製造方法
本發明實施例有關於半導體製造技術，且特別有關於具有閘極密封物的電路裝置及其製造方法。
半導體工業已經發展至奈米技術製程節點，以追求更高的裝置密度、更高效能和更低成本。除了縮小裝置之外，在電路設計上尋求新的結構以達到更大的效能，其中一種途徑為發展三維設計，例如鰭式場效電晶體(fin-like field effect transistors，FinFETs)。可將鰭式場效電晶體想像為典型的平面裝置從基底擠出並且進入閘極中。例示的鰭式場效電晶體採用從基底向上延伸的薄鰭片(或鰭結構)製造，場效電晶體的通道區形成在此垂直的鰭片中，且提供閘極於鰭片的通道區之上(例如圍繞)。閘極圍繞鰭片增加了通道區與閘極之間的接觸面積，且使得閘極可以從多個側面控制通道。這樣可以在許多方面產生影響，並且在一些應用中，鰭式場效電晶體可以減少短通道效應、降低漏電流和提供更高的電流。換言之，鰭式場效電晶體可以比平面裝置更快速、更小和更有效率。
作為進一步的範例，對於積體電路中的電晶體的閘極結構已經有所進展。在高階發展中，閘極結構可包含導體和閘極介電層，閘極介電層將導體與電晶體的通道區隔開。關 於閘極的導體，現今的發展使得金屬層的使用得以取代閘極的導體中的多晶矽。因此，雖然多晶矽曾經因為多晶矽所增加的抗熱性和容易製造而取代金屬作為閘極的導體，金屬再次取代多晶矽，其部分原因是因為金屬的更高導電性。
在一些實施例中，電路裝置的製造方法包含接收基底，其具有從基底延伸的鰭片；形成佔位閘極於鰭片上；形成第一閘極密封物於佔位閘極的第一側上，以及形成第二閘極密封物於佔位閘極的第二側上；選擇性地移除佔位閘極，以形成凹陷在第一閘極密封物的側表面與第二閘極密封物的側表面之間；以及形成功能閘極在凹陷內，且功能閘極位於第一閘極密封物的側表面與第二閘極密封物的側表面之間。
在另一些實施例中，電路裝置的製造方法包含接收基底，其具有通道區定義在基底中；形成佔位閘極於通道區上；將佔位閘極氧化，以形成多個介電閘極密封物於佔位閘極上；形成閘極間隔物於這些介電閘極密封物上；以及以功能閘極置換佔位閘極，使得功能閘極設置於這些介電閘極密封物之間。
在又另一些實施例中，電路裝置包含一對源極/汲極區；通道區設置於這對源極/汲極區之間；閘極堆疊設置於通道區上；以及閘極密封物設置於閘極堆疊的一側面上。
100、300‧‧‧工件
102‧‧‧基底
104‧‧‧鰭片
106‧‧‧隔離部件
108‧‧‧源極/汲極部件
110‧‧‧通道區
112‧‧‧功能閘極堆疊
114‧‧‧界面層
116‧‧‧閘極介電層
118‧‧‧含金屬層
120‧‧‧閘極間隔物
122‧‧‧閘極密封物
200‧‧‧方法
202、204、206、208、210、212、214、216、218、220、222、224、226、228、230、232‧‧‧方塊
502‧‧‧佔位閘極材料
504‧‧‧第一硬遮罩層
506‧‧‧光阻層
508‧‧‧佔位閘極
702‧‧‧厚度
802‧‧‧內側間隔物層
804‧‧‧中間間隔物層
806‧‧‧外側間隔物層
1002、1302‧‧‧凹陷
1202‧‧‧接觸蝕刻停止層(CESL)
1204‧‧‧層間介電(ILD)層
1402‧‧‧蓋層
1404‧‧‧阻障層
1406‧‧‧功函數層
1408‧‧‧電極填充物
1502‧‧‧自對準蓋部件
本發明實施例可以從以下的詳細說明配合所附圖式而更容易理解，應該注意，各個部件(feature)並未必根據工 業上的標準範例而按照比例繪製，且僅用於圖示說明之目的。實際上，為了讓討論清晰易懂，各個部件的尺寸可能被任意放大或縮小。
第1圖是根據一些實施例的工件(workpiece)的一部分之透視圖。
第2A和2B圖是根據一些實施例，製造工件的方法之流程圖。
第3A、4A、5A、6A、7A、8A、9A、10A、11A、12A、13A、14A和15A圖是根據一些實施例，在製造具有閘極密封物的工件的方法之各個階段，沿著通過鰭片之工件的剖面圖。
第3B、4B、5B、6B、7B、8B、9B、10B、11B、12B、13B、14B和15B圖是根據一些實施例，在製造具有閘極密封物的工件的方法之各個階段，沿著通過非鰭片區之工件的剖面圖。
以下內容提供了許多不同實施例或範例，以實現本發明實施例的不同部件(feature)。以下描述組件和配置方式的具體範例，以簡化本發明實施例。當然，這些僅僅是範例，而非意圖限制本發明實施例。舉例而言，在以下描述中提及於第二部件上方或其上形成第一部件，其可以包含第一部件和第二部件以直接接觸的方式形成的實施例，並且也可以包含在第一部件和第二部件之間形成額外的部件，使得第一部件和第二部件可以不直接接觸的實施例。此外，本發明實施例可能在各個範例中重複參考標號及/或字母。此重複是為了簡化和清楚之目的，其本身並非用於指定各個實施例及/或配置之間的關 係。
再者，在本發明實施例中形成一部件於另一部件上、連接至另一部件、以及/或耦接至另一部件，其可以包含部件以直接接觸的方式形成的實施例，且也可包含在這些部件之間形成額外的部件，使得這些部件可能不直接接觸的實施例。另外，為了容易描述本發明實施例中一個部件與另一部件之間的關係，在此可以使用空間相關用語，例如“較低”、“較高、”水平”、”垂直”、“在...上方”、”之上”、“在...下方”、“在...底下”、”向上”、”向下”、”頂部”、”底部”等，以及其衍生用語(例如”水平地”、”垂直地”、”向上地”、”向下地”等)。這些空間相關用語意欲涵蓋包含部件的裝置之不同方位。
當裝置的尺寸持續縮減，凸起的部件對於製造增加挑戰。例如，如名稱所指，鰭式場效電晶體為閘極環繞凸起的鰭片之電晶體。當鰭片狹窄且鰭片之間的間隙變得更小，這對於可靠地製造圍繞鰭片的閘極可能是有困難的，特別是但不限於製造出鰭片之間的溝槽。在閘極置換製程中，形成暫時的佔位(placeholder)閘極，並且之後以含金屬的功能閘極置換。當功能閘極形成時，可能會在溝槽內和其他地方發生缺陷，例如金屬閘極的擠出。
為了克服這個問題和其他問題，本發明的一些實施例提供具有閘極密封物(gate seal)的電晶體，以防止金屬閘極的擠出和其他缺陷。在一實施例中，形成佔位閘極於鰭片的通道區周圍。在形成閘極間隔物於佔位閘極的周圍之前，形成閘極密封物於佔位閘極上。閘極密封物在佔位閘極的周圍提供 阻障，包含在閘極間隔物可能不會有效地且均勻地沉積的區域中，例如鰭片之間的溝槽。當佔位閘極被移除後，留下閘極密封物在適當的位置，當形成功能閘極時，閘極密封物能提供有效的阻障對抗閘極的擠出。
在一些實施例中，相較於用於形成閘極間隔物的沉積製程，因為閘極密封物是由在溝槽內提供更均勻的沉積之製程形成，減少了閘極密封物的缺陷。此外，閘極密封物可降低佔位閘極的表面粗糙度，且藉此對黏著於其上的閘極間隔物提供更好的表面。相應地，其可以改善閘極間隔物的均勻度。因此，本發明的一些實施例減少了閘極缺陷，特別是在鰭片之間的溝槽處，藉此改善良率。然而，除非另有說明，沒有實施例需要提供任何特定的好處。
第1圖為根據本發明的一些實施例的工件100的一部分之透視圖。為了清楚顯示和更好說明本發明實施例的概念，第1圖已經簡化。額外的部件可併入工件100中，且以下所述的一些部件在工件100的其他實施例中可以被取代或消除。
工件100包含基底102，基底102具有一或多個裝置的鰭片104形成在其上，且鰭片104藉由隔離部件106分開。裝置的鰭片104由任何凸起的部件代表，且同時圖示說明的實施例包含鰭式場效電晶體(FinFET)裝置的鰭片104，更多的實施例包含其他凸起的主動和被動元件形成於基底102上。在一些實施例中，FinFET裝置的鰭片104包含一對相對的源極/汲極部件108被通道區110隔開。經過通道區110的載子(n-通道FinFET的電子和p-通道FinFET的電洞)的流動由施加至閘極堆疊112 的電壓所控制，閘極堆疊112鄰接於通道區110，且圍繞在通道區110之上。閘極堆疊112中的一者以半透明表示，以更好繪示說明其底下的通道區110。
在繪示說明的實施例中，通道區110升高於基底102的平面上方，通道區110形成在基底102上，且通道區110在隔離部件106上方，因此形成於裝置的鰭片104上的電路裝置可稱為非平面(nonplanar)裝置。相較於可相比的平面裝置，凸起的通道區110提供較大的表面積鄰接於閘極堆疊112，這加強了閘極堆疊112與通道區110之間的電磁場交互作用，其可降低伴隨著較小裝置的漏電流和短通道效應。因此，在許多實施例中，相較於可相比的平面裝置，鰭式場效電晶體(FinFETs)和其他非平面裝置在較小的佔用空間內達到傳送更好的效能。
關於閘極堆疊112，其可包含界面層114在接觸通道區之處；閘極介電層116，例如高介電常數介電層，設置在界面層114上；以及一或多層含金屬層118設置在閘極介電層116上。在各種實施例中，含金屬層118包含蓋層、功函數層、阻障層、以及/或電極填充物，這些層的範例詳細顯示和描述如下。
閘極堆疊112可設置在一對相對的閘極間隔物120之間，藉由控制源極/汲極部件108形成的位置，閘極間隔物120可用於控制通道區110的尺寸，並且閘極間隔物120可用於閘極堆疊112的形成。在一些實施例中，工件100包含閘極密封物122設置於閘極間隔物120與閘極堆疊112之間。閘極密封物122可垂直地延伸於閘極間隔物120的垂直側表面與閘極堆疊112的 組件，例如閘極介電層116的垂直側表面之間。
閘極密封物122可改善工件100的製造，且特別是對於閘極堆疊112的製造。在一些範例中，相較於用在閘極間隔物120的沉積，閘極密封物122由可產生較均勻形狀的製程形成，特別是在鰭片之間，這可以防止閘極堆疊112的一些部分穿過閘極間隔物界面中的缺陷擠出。在一些範例中，閘極密封物122降低了佔位閘極材料的表面粗糙度，佔位閘極後續將被取代以形成閘極堆疊112。這樣做，閘極密封物122可提供與閘極間隔物120之間更好的界面，且閘極密封物122還可防止閘極堆疊擠出。類似地，在一些範例中，閘極密封物122填充佔位閘極材料中的空隙，以提供較好的形狀用於後續的閘極堆疊112。在這些和其他範例中，閘極密封物122改善了閘極堆疊112的均勻度，結果得到更可靠的裝置效能和較少的會降低產率(yield-killing)的缺陷。
形成具有閘極密封物122的工件，例如第1圖的工件100之例示方法將參照第2A-15B圖描述。在這方面，第2A和2B圖是根據本發明的一些實施例，製造工件300的方法200之流程圖，工件300在很多方面大致上類似於第1圖的工件100。可在方法200之前、期間和之後提供額外的步驟，且在方法200的其他實施例中，以下描述的一些步驟可以被取代或消除。第3A、4A、5A、6A、7A、8A、9A、10A、11A、12A、13A、14A和15A圖是根據本發明的一些實施例，在製造具有閘極密封物的工件300之方法200的各個階段，沿著通過鰭片104之工件300的剖面圖。第3B、4B、5B、6B、7B、8B、9B、10B、11B、12B、 13B、14B和15B圖是根據本發明的一些實施例，在製造具有閘極密封物的工件300之方法200的各個階段，沿著通過非鰭片區之工件300的剖面圖。特別地，圖式顯示具有閘極密封物122之單一閘極堆疊112的第一和第二部分的形成，雖然可以理解的是，閘極堆疊112可跨越多個鰭片104，且工件300可包含任何數量的閘極堆疊112，為了清楚顯示，圖式中的一些部分已經被簡化或省略。
首先參閱第2A圖的方塊202，以及第3A和3B圖，接收的工件300包含基底102，基底102具有從其延伸的鰭片104。在各種範例中，基底102包含元素(單一元素)半導體，例如結晶結構的矽或鍺；化合物半導體，例如碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、及/或銻化銦；合金半導體，例如SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、及/或GaInAsP；非半導體材料，例如鈉鈣玻璃(soda-lime glass)、熔融矽石(fused silica)、熔融石英、及/或氟化鈣(CaF2)；以及/或前述之組合。
基底102可以是均勻的組成，或者可包含各種層，這些材料的一些部分可被選擇性地蝕刻以形成鰭片。這些層可具有相似或不同的組成，並且在各種實施例中，一些基底層具有不均勻的組成，以誘發裝置的應變並藉此調整裝置效能。例示的層狀基底包含絕緣體上的矽(silicon-on-insulator，SOI)基底102，在一些這樣的範例中，基底102的一層可包含絕緣體，例如半導體氧化物、半導體氮化物、半導體氮氧化物、半導體碳化物、及/或其他合適的絕緣材料。
鰭片104可由蝕刻進入基底102而形成，及/或藉由沉積(例如磊晶成長)材料在基底102上而形成。因此，鰭片104可包含一些與基底102共同的材料，或者可以在組成上與基底102完全不同。在各種範例中，鰭片104可包含一或多層的半導體；介電材料，例如半導體氧化物、半導體氮化物、半導體氮氧化物、及/或半導體碳化物；及/或其他合適的材料。
工件300可包含隔離部件106，例如淺溝槽隔離部件(Shallow Trench Isolation features，STIs)，隔離部件106設置在鰭片104之間。隔離部件106可包含介電材料，例如半導體氧化物、半導體氮化物、半導體碳化物、氟矽酸鹽玻璃(Fluoro Silicate Glass，FSG)、低介電常數介電材料、及/或其他合適的介電材料。介電材料可由任何合適的技術沉積，包含熱成長、化學氣相沉積(Chemical Vapor Deposition，CVD)、高密度電漿化學氣相沉積(High-Density Plasma CVD，HDP-CVD)、物理氣相沉積(Physical Vapor Deposition，PVD)、原子層沉積(Atomic Layer Deposition，(ALD)、及/或旋轉塗布(spin-on)技術。在一實施例中，使用CVD製程沉積可流動的介電材料，其包含介電材料成分和溶劑兩者，並且為液態或半液態。使用固化製程將溶劑趕走，留下隔離部件106的固態介電材料。再參照回第1圖，可將隔離部件106凹陷，使得每個鰭片的一部份延伸於相鄰的隔離部件106上方，而每個鰭片的另一部分在相鄰的隔離部件106下方，並且被相鄰的隔離部件106圍繞。
如上所述，工件300可在閘極置換(gate replacement)或閘極先製(gate-first)製程中製造。在閘極置換製程中，佔位 閘極結構先形成在工件300上，且後續以如方塊204-230中所述之功能閘極置換。當功能閘極的材料(例如閘極電極材料、閘極介電層材料、界面層等)可能被一些製造製程損壞時，例如被退火製程損壞，可以採用閘極置換製程。
參照第2A圖的方塊204，以及第4A和4B圖，形成界面層114在鰭片104的頂面和側表面上。界面層114可包含界面材料，例如半導體氧化物、半導體氮化物、半導體氮氧化物、其他半導體介電材料、其他合適的界面材料、及/或前述之組合。可使用任何合適的製程形成具有任何合適厚度的界面層114，合適的製程包含熱成長、ALD、CVD、HDP-CVD、PVD、旋轉塗布沉積、及/或其他合適的沉積製程。在一些範例中，界面層114由熱氧化製程形成，且包含鰭片104中存在的半導體之熱氧化物(例如含矽的鰭片104之氧化矽、含矽鍺的鰭片104之氧化矽鍺等)。
參照第2A圖的方塊206，以及第5A和5B圖，在工件300上形成佔位閘極材料502。佔位閘極材料502可包含任何合適的材料，例如半導體及/或介電材料。可使用任何合適的製程形成佔位閘極材料502，包含CVD、HDP-CVD、PVD、ALD、旋轉塗布沉積、及/或其他合適的沉積製程。在一範例中，佔位閘極材料502包含在低壓CVD(Low Pressure CVD，LPCVD)製程中形成的多晶矽，此製程使用的前驅物例如是SiH4，此製程的溫度介於約500℃與約650℃之間，且壓力介於約0.2Torr與約1.0Torr之間。
參照第2A圖的方塊208，且仍參照第5A和5B圖， 可形成第一硬遮罩層504在佔位閘極材料502上，以幫助佔位閘極材料502的圖案化。第一硬遮罩層504可包含任何合適的材料，且在各種範例中包含介電材料，例如半導體氧化物、半導體氮化物、半導體氮氧化物、半導體碳化物等。在一範例中，第一硬遮罩層504包含氮化矽。可使用任何合適的製程形成第一硬遮罩層504，包含CVD、HDP-CVD、PVD、ALD、旋轉塗布沉積、及/或其他合適的沉積製程。
參照第2A圖的方塊210，且仍參照第5A和5B圖，在佔位閘極材料502和第一硬遮罩層504上形成光阻層506，且將光阻層506圖案化以定義出佔位閘極508。例示的光阻層506包含感光材料，當曝露於光線時，感光材料使得光阻層的性質改變，此性質的改變可用於在微影圖案化製程中選擇性地移除光阻層之曝光或未曝光部分。在一實施例中，微影系統在由光罩決定的特定圖案中將光阻層506曝露於輻射線，穿透過光罩或被光罩反射的光線打到光阻層506，藉此將光罩上形成的圖案轉移到光阻層506。在其他範例中，使用直接寫入或無光罩微影技術，例如雷射圖案化、電子束圖案化、及/或離子束圖案化，將光阻層506圖案化。曝光之後，將光阻層506顯影，留下光阻的曝光部分，或者在另外的範例中，留下光阻的未曝光部分。例示的圖案化製程包含光阻層506的軟烤、光罩對準、曝光、曝後烤、將光阻層506顯影、沖洗和乾燥(例如硬烤)。圖案化的光阻層506露出將被蝕刻的第一硬遮罩層504及/或佔位閘極材料502的部分。
參照第2A圖的方塊212，以及第6A和6B圖，蝕刻 第一硬遮罩層504和佔位閘極材料502的露出部分，以進一步定義出佔位閘極508。蝕刻製程可包含任何合適的蝕刻技術，例如濕蝕刻、乾蝕刻、反應性離子蝕刻(Reactive Ion Etching，RIE)、灰化(ashing)、及/或其他蝕刻方式。在一些範例中，蝕刻包含具有不同蝕刻化學藥劑的多道蝕刻步驟，每道蝕刻步驟鎖定工件300的特定材料。特別是，蝕刻步驟和化學藥劑可配置為蝕刻第一硬遮罩層504和佔位閘極材料502，而不會明顯地蝕刻鰭片104或隔離部件106。在蝕刻之後，任何剩餘的光阻層506及/或第一硬遮罩層504可從佔位閘極材料502移除。
參照第2A圖的方塊214，以及第7A和7B圖，形成閘極密封物122於佔位閘極材料502的頂面和側表面上。閘極密封物122可包含任何合適的材料，例如半導體及/或介電材料。可使用任何合適的製程形成閘極密封物122為任何合適的厚度702，包含熱成長、CVD、HDP-CVD、PVD、ALD、高深寬比製程(High Aspect Ratio Process，HARP)及/或其他合適的製程。在一些範例中，閘極密封物122由佔位閘極材料502的熱氧化形成，且因此含有佔位閘極材料502中的材料之氧化物。在一些範例中，佔位閘極材料502包含多晶矽，且在含有O2(乾氧化)、H2O(濕氧化)、或其他氧來源的環境中，加熱至溫度介於約700℃與約1500℃之間。在一範例中，此製程產生大致上順應的閘極密封物122，其本質上由多晶矽的氧化物(poly oxide)組成，或者由其他合適的氧化物組成，其具有的厚度702選擇在介於約0.2nm與約2nm之間的範圍。因此，在佔位閘極材料502的厚度介於約10nm與約20nm之間，且其高度介於約100nm與約 200nm之間的範例中，閘極密封物122的厚度介於佔位閘極材料502的厚度之約1/100與約1/10之間，且介於佔位閘極材料502的高度之約1/1,000與約1/100之間。
如前所述，可使用熱成長、HARP、ALD、CVD或其他合適的製程形成閘極密封物122。可根據佔位閘極502的表面粗糙度和其他表面性質，依據製程所產生的界面品質選擇特定製程或多道製程，也可依據在狹窄的溝槽底部沉積之均勻度選擇製程，例如在第7B圖所示鰭片之間的非鰭片區。額外地或另外的，可依據閘極密封物122所需的厚度選擇沉積製程。因此，本發明實施例不限於任何特定技術用於形成閘極密封物122。在這些範例和其他範例中，閘極密封物122降低了閘極的擠出和其他缺陷，這些缺陷可能會影響裝置效能或產率。
參照第2A圖的方塊216，以及第8A和8B圖，在閘極密封物122和隔離部件106上形成一或多層閘極間隔物層，在圖中顯示三層(內側間隔物層802、中間間隔物層804及外側間隔物層806)。在各種範例中，每層閘極間隔物層包含合適的材料，例如介電材料(如半導體氧化物、半導體氮化物、半導體氮氧化物、半導體碳化物、半導體氧碳氮化物(semiconductor oxycarbonitride)等)、旋塗式玻璃(Spin-on glass，SOG)、四乙氧基矽烷(tetraethylorthosilicate，TEOS)、聚乙二醇(poly(ethylene oxide，PE-oxide)、高深寬比製程形成的氧化物(HARP-formed oxide)及/或其他合適的材料，可使用任何合適的沉積技術(如CVD、HDP-CVD、ALD等)形成閘極間隔物層為任何合適的厚度。在一實施例中，內側間隔物層802包含氧碳 氮化矽(silicon oxycarbonitride)，中間間隔物層804包含氧化矽，且外側間隔物層806包含氮化矽。在此實施例中，每層閘極間隔物層的厚度介於約1nm與約10nm之間，且由順應的(conformal)CVD及/或ALD製程沉積。
參照第2B圖的方塊218，以及第9A和9B圖，選擇性地蝕刻閘極間隔物層，以從佔位閘極材料502、鰭片104和隔離部件106的水平表面移除閘極間隔物層，且留下閘極間隔物層在垂直表面上。此選擇性地蝕刻定義出閘極間隔物120，其設置在佔位閘極508的側面。可使用任何合適的蝕刻方式進行蝕刻製程，例如濕蝕刻、乾蝕刻、RIE、灰化、及/或其他蝕刻方式，且可使用任何合適的蝕刻劑化學品。蝕刻方式和蝕刻劑化學品可隨著要蝕刻的閘極間隔物層而改變，以鎖定要蝕刻的特定材料，且讓沒有鎖定的材料之無意的蝕刻最小化。在一些範例中，蝕刻製程配置為非等向性地蝕刻閘極間隔物層，且留下閘極間隔物120在佔位閘極508的垂直側壁上的部分。在一些實施例中，方塊218的蝕刻製程配置為從佔位閘極材料502的水平表面移除閘極密封物122，且留下閘極密封物122在佔位閘極材料502的垂直側壁上。
參照第2B圖的方塊220，以及第10A和10B圖，在工件300上進行蝕刻製程以產生凹陷1002，在凹陷1002內將形成源極/汲極部件。可使用任何合適的蝕刻方式進行此蝕刻製程，例如濕蝕刻、乾蝕刻、RIE、灰化、及/或其他蝕刻方式，且可使用任何合適的蝕刻劑化學品，例如四氟化碳(carbon tetrafluoride，CF4)、二氟甲烷(difluoromethane，CH2F2)、三 氟甲烷(trifluoromethane，(CHF3)、其他合適的蝕刻劑、及/或前述之組合。可選擇蝕刻方式和蝕刻劑化學品來蝕刻鰭片104，而不會明顯地蝕刻佔位閘極508、閘極間隔物120、閘極密封物122、及/或隔離部件106。在一些範例中，方塊220的蝕刻作為方塊218的一部份而進行。
參照第2B圖的方塊222，以及第11A和11B圖，在工件300上進行磊晶製程，以在凹陷1002內成長源極/汲極部件108。在各種範例中，磊晶製程包含CVD沉積技術(如氣相磊晶(Vapor-Phase Epitaxy，VPE)及/或超高真空CVD(Ultra-High Vacuum CVD，UHV-CVD))、分子束磊晶(molecular beam epitaxy)及/或其他合適的製程。磊晶製程可使用氣態及/或液態前驅物，其與基底102的成分(例如矽)相互作用，以形成源極/汲極部件108。所形成的源極/汲極部件108可以進行原位摻雜(in-situ doped)，使源極/汲極部件108包含p型摻雜物，例如硼或BF2；n型摻雜物，例如磷或砷；及/或包含前述之組合的其他合適的摻雜物。額外地或另外的，在源極/汲極部件108形成之後，可使用佈植製程(亦即接面佈植(junction implant)製程)來摻雜源極/汲極部件108。在摻雜物導入之後，可進行摻雜物活化製程，例如快速熱退火(Rapid Thermal Annealing，RTA)及/或雷射退火製程，以活化源極/汲極部件108內的摻雜物。
源極/汲極部件108可具有任何合適的形狀，且在一些範例中，源極/汲極部件108具有大致上為U形的輪廓，每個源極/汲極部件108的垂直側壁部分大致上對齊閘極間隔物120的外側垂直表面(例如外側間隔物層806的外表面)。此外，在一 些範例中，在基底102上進行環型佈植(halo/pocket implantation)，使得源極/汲極部件108延伸到閘極間隔物120底下。
參照第2B圖的方塊224，以及第12A和12B圖，在工件300上形成接觸蝕刻停止層(Contact Etch Stop Layer，CESL)1202。接觸蝕刻停止層(CESL)1202可形成在源極/汲極部件108和佔位閘極508上，且特別是在閘極間隔物120的垂直側表面上。接觸蝕刻停止層1202可包含任何合適的材料，例如介電材料(如半導體氧化物、半導體氮化物、半導體氮氧化物、半導體碳化物、半導體氧碳氮化物等)、多晶矽、旋塗式玻璃(SOG)、四乙氧基矽烷(TEOS)、聚乙二醇(PE-oxide)、高深寬比製程形成的氧化物(HARP-formed oxide)及/或其他合適的材料。在一些範例中，接觸蝕刻停止層1202包含氧碳氮化矽。可使用任何合適的沉積技術(如CVD、HDP-CVD、ALD等)形成接觸蝕刻停止層1202為任何合適的厚度。在一些範例中，接觸蝕刻停止層1202的厚度介於約1nm與約10nm之間，且可由順應的CVD及/或ALD製程沉積。
參照第2B圖的方塊226，且仍參照第12A和12B圖，在工件300上形成層間介電(Inter-Level Dielectric，ILD)層1204。ILD層1204做為絕緣體，其支撐和隔離電性多層內連線結構的導線，電性多層內連線結構將工件300的元件，例如源極/汲極部件108和閘極堆疊電性地互連。ILD層1204可包含介電材料(如半導體氧化物、半導體氮化物、半導體氮氧化物、半導體碳化物等)、旋塗式玻璃(SOG)、摻雜氟的矽酸鹽玻璃 (fluoride-doped silicate glass，FSG)、磷矽酸鹽玻璃(phosphosilicate glass，(PSG)、硼磷矽酸鹽玻璃(borophosphosilicate glass，BPSG)、黑鑽石(Black Diamond®(Applied Materials of Santa Clara,California)、乾凝膠(Xerogel)、氣凝膠(Aerogel)、非晶形氟化碳(amorphous fluorinated carbon)、聚對二甲苯(parylene)、苯並環丁烯(Benzocyclobutene，BCB)、高分子材料SiLK®(Dow Chemical of Midland,Michigan)、及/或前述之組合。ILD層1204可由任何合適的製程形成，包含CVD、PVD、旋轉塗布沉積、及/或其他合適的製程。
在工件300上進行化學機械研磨/平坦(chemical mechanical polish/planarization，CMP)製程，CMP製程可從佔位閘極材料502的頂部移除一些或全部的接觸蝕刻停止層(CESL)1202和ILD層1204，且可接著進行回蝕刻，以從佔位閘極材料502移除任何剩餘的材料。
參照第2B圖的方塊228，以及第13A和13B圖，移除佔位閘極材料502作為閘極置換製程的一部份，以在閘極密封物122之間和在閘極間隔物120之間提供凹陷1302。移除佔位閘極材料502可包含一或多個蝕刻製程(如濕蝕刻、乾蝕刻、RIE)，並使用蝕刻劑化學品，其配置來選擇性地蝕刻佔位閘極材料502，而不會明顯地蝕刻周圍的材料，例如閘極密封物122、鰭片104、閘極間隔物層、接觸蝕刻停止層1202、ILD層1204等。
參照第2B圖的方塊230，以及第14A和14B圖，在由 移除佔位閘極材料502定義出的凹陷1302內形成功能閘極堆疊112。在一些範例中，形成功能閘極堆疊112包含沉積閘極介電層116在界面層114上，且沿著閘極密封物122的至少一些垂直表面。閘極介電層116可包含一或多種介電材料，此介電材料通常以其相對於二氧化矽的介電常數為特徵。在一些實施例中，閘極介電層116包含高介電常數介電材料，例如HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化鋯、氧化鋁、二氧化鉿-氧化鋁(HfO2-Al2O3)合金、其他合適的高介電常數介電材料、及/或前述之組合。額外地或另外的，閘極介電層116可包含其他介電材料，例如半導體氧化物、半導體氮化物、半導體氮氧化物、半導體碳化物、非晶形的碳、四乙氧基矽烷(TEOS)、其他合適的介電材料、及/或前述之組合。可使用任何合適的製程形成閘極介電層116，包含ALD、CVD、HDP-CVD、PVD、旋轉塗布沉積、及/或其他合適的沉積製程，以形成任何合適的厚度之閘極介電層116。
功能閘極堆疊112也可包含閘極電極設置在閘極介電層116上和閘極介電層116內，閘極電極包含的層依序例如為蓋層1402、阻障層1404、一或多層功函數層1406、電極填充物1408等。
首先參照蓋層1402，在方塊230中，蓋層1402可在閘極介電層116的水平和垂直表面上形成。蓋層1402可包含任何合適的導電材料，包含金屬(如W、Al、Ta、Ti、Ni、Cu、Co等)、金屬氮化物、及/或金屬矽氮化物，且可由CVD、ALD、電漿增強CVD(plasma-enhanced CVD，PECVD)、電漿增強 ALD(plasma-enhanced ALD，PEALD)、PVD、及/或其他合適的沉積製程沉積。在各種實施例中，蓋層1402包含TaSiN、TaN或TiN。
在方塊230中，阻障層1404可在蓋層1402的水平和垂直表面上形成。阻障層1404可含有任何合適的材料，例如W、Ti、TiN、Ru或前述之組合。用於阻障層1404的材料可依據其對於擴散進入蓋層1402的回彈能力(resilience)而選擇。阻障層1404可由任何合適的技術沉積，包含ALD、CVD、PECVD、PEALD、PVD(如濺鍍)、及/或前述之組合。
在方塊230中，一或多層功函數層1406形成在蓋層1402(或阻障層1404)的水平和垂直表面上。合適的功函數層1406的材料包含n型及/或p型功函數材料，其取決於功能閘極堆疊112對應的裝置類型而定。例示的p型功函數材料包含TiN、TaN、Ru、Mo、Al、WN、ZrSi2、MoSi2、TaSi2、NiSi2、WN、其他合適的p型功函數材料、及/或前述之組合。例示的n型功函數材料包含Ti、Ag、TaAl、TaAlC、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、其他合適的n型功函數材料、及/或前述之組合。功函數層1406可由任何合適的技術沉積，包含ALD、CVD、PECVD、PEALD、PVD、及/或前述之組合。
最後在方塊230中，形成電極填充物1408於功函數層1406上。電極填充物1408可包含任何合適的材料，包含金屬(如W、Al、Ta、Ti、Ni、Cu、Co等)、金屬氧化物、金屬氮化物、及/或前述之組合，且在一範例中，電極核心包含鎢(W)。電極填充物1408可由任何合適的技術沉積，包含ALD、CVD、 PECVD、PEALD、PVD、及/或前述之組合。
參照第2B圖的方塊232，可提供工件用於更進一步的製造。在一些實施例中，更進一步的製造包含形成自對準蓋部件1502在功能閘極堆疊112上。自對準蓋部件1502可以藉由將功能閘極堆疊112與沒有對準(misaligned)的接點電性隔離來幫助接點(contact)的形成，沒有對準的接點與功能閘極堆疊112部分地重疊。因此，自對準蓋部件1502可包含介電材料或其他合適的絕緣材料，且在一實施例中，自對準蓋部件1502包含氮氧化矽。在一範例中，功能閘極堆疊112的多個層包含閘極介電層116、蓋層1402、阻障層1404、功函數層1406和電極填充物1408，使用一或多種蝕刻技術和蝕刻劑配置來蝕刻功能閘極堆疊112的材料，而不會明顯地蝕刻閘極密封物122及/或ILD層1204，使得功能閘極堆疊112的多個層部分地凹陷。自對準蓋部件1502經由CVD、PECVD、ALD、PEALD、PVD及/或其他合適的沉積製程沉積在凹陷內，以及進行CMP製程使得自對準蓋部件1502的頂面大致上與ILD層1204、接觸蝕刻停止層1202、閘極間隔物120、及/或閘極密封物122的頂面共平面。
因此，本發明實施例提供電路裝置的範例，電路裝置包含閘極堆疊和閘極密封物。在一些範例中，電路裝置的製造方法包含接收基底，其具有從基底延伸的鰭片。形成佔位閘極在鰭片上，以及形成第一和第二閘極密封物在佔位閘極的側面上。選擇性地移除佔位閘極，以形成凹陷在第一閘極密封物的側表面與第二閘極密封物的側表面之間。形成功能閘極在.凹陷內且位於第一閘極密封物的側表面與第二閘極密封物的 側表面之間。在一些範例中，第一閘極密封物和第二閘極密封物的形成包含在佔位閘極的材料上進行熱氧化製程。在一些範例中，佔位閘極的材料包含多晶矽，且第一和第二閘極密封物包含多晶矽的氧化物。在一些範例中，功能閘極的形成包含形成閘極介電層在上述凹陷中，且閘極介電層物理性地接觸第一閘極密封物的側表面和第二閘極密封物的上述表面的全部。在一些範例中，佔位閘極的形成還在隔離部件上形成佔位閘極，隔離部件相鄰於鰭片設置，且第一閘極密封物的形成使得第一閘極密封物形成在佔位閘極設置在鰭片上的第一部分上，以及使得第一閘極密封物形成在佔位閘極設置在隔離部件上的第二部分上。在一些範例中，形成界面層在鰭片上，且佔位閘極形成在界面層上。在一些範例中，第一閘極密封物和第二閘極密封物形成在界面層上。在一些範例中，側壁間隔物形成在第一閘極密封物的側面上，且側壁間隔物物理性地接觸第一閘極密封物。在一些範例中，形成介電層在功能閘極上，介電層延伸於第一閘極密封物的側表面與第二閘極密封物的側表面之間。
在更多範例中，電路裝置的製造方法包含接收基底，其具有通道區。形成佔位閘極在通道區上，以及將佔位閘極氧化，以形成介電閘極密封物在佔位閘極上。形成閘極間隔物在介電閘極密封物上。以功能閘極將佔位閘極置換，使得功能閘極設置在介電閘極密封物之間。在一些範例中，佔位閘極包含多晶矽，且介電閘極密封物包含多晶矽的氧化物。在一些範例中，功能閘極包含閘極介電層，且閘極介電層物理性地接 觸介電閘極密封物。在一些範例中，閘極介電層沿著每個介電閘極密封物的全部垂直表面延伸。在一些範例中，基底包含隔離部件，且介電閘極密封物在通道區上和隔離部件上。在一些範例中，功能閘極在通道區上和隔離部件上，並且佔位閘極的置換使得功能閘極在通道區上的第一部分和功能閘極在隔離部件上的第二部分，兩者都設置在介電閘極密封物之間。
在又更多範例中，電路裝置包含一對源極/汲極區，通道區設置在這對源極/汲極區之間，閘極堆疊設置在通道區上，以及閘極密封物設置在閘極堆疊的側表面上。在一些範例中，閘極密封物包含介電材料。在一些範例中，閘極密封物本質上由多晶矽的氧化物組成。在一些範例中，電路裝置包含閘極間隔物設置在閘極密封物的另一側表面上，閘極間隔物與閘極堆疊在閘極密封物的兩側，使得閘極間隔物可以物理性地接觸閘極密封物。在一些範例中，電路裝置還包含界面層設置在通道區上，且閘極堆疊和閘極密封物都設置在界面層上。
以上概述了數個實施例的部件，使得在本發明所屬技術領域中具有通常知識者可以更理解本發明實施例的概念。在本發明所屬技術領域中具有通常知識者應該理解，可以使用本發明實施例作為基礎，來設計或修改其他製程和結構，以實現與在此所介紹的實施例相同的目的及/或達到相同的好處。在本發明所屬技術領域中具有通常知識者也應該理解，這些等效的結構並不背離本發明的精神和範圍，並且在不背離本發明的精神和範圍的情況下，在此可以做出各種改變、取代和其他選擇。因此，本發明之保護範圍當視後附之申請專利範圍 所界定為準。

Claims (20)

  1. 一種電路裝置的製造方法，包括：接收一基底，其具有從該基底延伸的一鰭片；形成一佔位閘極於該鰭片上；形成一第一閘極密封物於該佔位閘極的一第一側上，以及形成一第二閘極密封物於該佔位閘極的一第二側上；選擇性地移除該佔位閘極，以形成一凹陷在該第一閘極密封物的一側表面與該第二閘極密封物的一側表面之間；以及形成一功能閘極在該凹陷內，且該功能閘極位於該第一閘極密封物的該側表面與該第二閘極密封物的該側表面之間。
  2. 如申請專利範圍第1項所述之電路裝置的製造方法，其中該第一閘極密封物和該第二閘極密封物的形成包含在該佔位閘極的一材料上進行一熱氧化製程。
  3. 如申請專利範圍第2項所述之電路裝置的製造方法，其中該佔位閘極的該材料包含多晶矽，且該第一閘極密封物和該第二閘極密封物包含多晶矽的氧化物。
  4. 如申請專利範圍第1項所述之電路裝置的製造方法，其中該功能閘極的形成包含形成一閘極介電層於該凹陷內，且其中該閘極介電層物理性地接觸該第一閘極密封物的該側表面和該第二閘極密封物的該側表面的全部。
  5. 如申請專利範圍第1項所述之電路裝置的製造方法，其中該佔位閘極的形成還在一隔離部件上形成該佔位閘極，該隔 離部件鄰接該鰭片設置，且其中該第一閘極密封物的形成使得該第一閘極密封物形成在該佔位閘極設置於該鰭片上的一第一部分上，以及使得該第一閘極密封物形成於在該佔位閘極設置於該隔離部件上的一第二部分上。
  6. 如申請專利範圍第1項所述之電路裝置的製造方法，更包括形成一界面層於該鰭片上，其中該佔位閘極形成於該界面層上。
  7. 如申請專利範圍第6項所述之電路裝置的製造方法，其中該第一閘極密封物和該第二閘極密封物形成於該界面層上。
  8. 如申請專利範圍第1項所述之電路裝置的製造方法，更包括沿著該第一閘極密封物形成一側壁間隔物，其中該側壁間隔物物理性地接觸該第一閘極密封物。
  9. 如申請專利範圍第1項所述之電路裝置的製造方法，更包括形成一介電層於該功能閘極上，其中該介電層在該第一閘極密封物的該側表面與該第二閘極密封物的該側表面之間延伸。
  10. 一種電路裝置的製造方法，包括：接收一基底，其具有一通道區定義在該基底中；形成一佔位閘極於該通道區上；將該佔位閘極氧化，以形成複數個介電閘極密封物於該佔位閘極上；形成一閘極間隔物於該些介電閘極密封物上；以及以一功能閘極置換該佔位閘極，使得該功能閘極設置於該些介電閘極密封物之間。
  11. 如申請專利範圍第10項所述之電路裝置的製造方法，其中該佔位閘極包含多晶矽，且該些介電閘極密封物包含多晶矽的氧化物。
  12. 如申請專利範圍第10項所述之電路裝置的製造方法，其中該功能閘極包含一閘極介電層，且其中該閘極介電層物理性地接觸該些介電閘極密封物。
  13. 如申請專利範圍第12項所述之電路裝置的製造方法，其中該閘極介電層沿著該些介電閘極密封物的每一個的全部垂直表面延伸。
  14. 如申請專利範圍第10項所述之電路裝置的製造方法，其中：該基底包含一隔離部件；並且該些介電閘極密封物在該通道區上和該隔離部件上。
  15. 如申請專利範圍第14項所述之電路裝置的製造方法，其中：該功能閘極在該通道區上和該隔離部件上；並且該佔位閘極的置換使得該功能閘極在該通道區上的一第一部分和該功能閘極在該隔離部件上的一第二部分設置在該些介電閘極密封物之間。
  16. 一種電路裝置，包括：一對源極/汲極區；一通道區，設置於該對源極/汲極區之間；一閘極堆疊，設置於該通道區上；以及一閘極密封物，設置於該閘極堆疊的一側面上。
  17. 如申請專利範圍第16項所述之電路裝置，其中該閘極密封物包含一介電材料。
  18. 如申請專利範圍第17項所述之電路裝置，其中該閘極密封物本質上由多晶矽的氧化物組成。
  19. 如申請專利範圍第16項所述之電路裝置，更包括一閘極間隔物設置於該閘極密封物的另一側面上，該閘極間隔物與該閘極堆疊在該閘極密封物的兩側，使得該閘極間隔物物理性地接觸該閘極密封物。
  20. 如申請專利範圍第16項所述之電路裝置，更包括一界面層設置於該通道區上，其中該閘極堆疊和該閘極密封物設置在該界面層上。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11990548B2 (en) 2019-05-28 2024-05-21 Etron Technology, Inc. Transistor with low leakage currents and manufacturing method thereof
US11205647B2 (en) * 2019-06-28 2021-12-21 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacture
US11302794B2 (en) * 2020-03-17 2022-04-12 International Business Machines Corporation FinFET with dual work function metal
DE102021100499A1 (de) * 2020-05-28 2021-12-02 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleitervorrichtungen und herstellungsverfahren
US11682711B2 (en) * 2020-05-28 2023-06-20 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device having multi-layered gate spacers
US11610982B2 (en) * 2020-09-15 2023-03-21 Taiwan Semiconductor Manufacturing Co., Ltd. Void elimination for gap-filling in high-aspect ratio trenches
US11710777B2 (en) * 2020-10-27 2023-07-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method for manufacture
TWI797507B (zh) * 2020-11-26 2023-04-01 鈺創科技股份有限公司 具有低漏電流的電晶體及其製造方法
US12477813B2 (en) 2022-06-05 2025-11-18 Taiwan Semiconductor Manufacturing Company, Ltd. Metal gates for multi-gate semiconductor devices and method thereof

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6465334B1 (en) * 2000-10-05 2002-10-15 Advanced Micro Devices, Inc. Enhanced electroless deposition of dielectric precursor materials for use in in-laid gate MOS transistors
US8288802B2 (en) * 2006-04-19 2012-10-16 United Microelectronics Corp. Spacer structure wherein carbon-containing oxynitride film formed within
KR20110075946A (ko) * 2009-12-29 2011-07-06 주식회사 동부하이텍 이미지 센서의 제조방법
KR101815527B1 (ko) * 2010-10-07 2018-01-05 삼성전자주식회사 반도체 소자 및 그 제조 방법
JP2012099601A (ja) 2010-11-01 2012-05-24 Sumitomo Electric Ind Ltd 半導体装置およびその製造方法
US8519487B2 (en) 2011-03-21 2013-08-27 United Microelectronics Corp. Semiconductor device
US8816444B2 (en) 2011-04-29 2014-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. System and methods for converting planar design to FinFET design
KR20120130315A (ko) 2011-05-20 2012-11-30 브로드콤 코포레이션 결합 기판 하이-ｋ 금속 게이트 디바이스 및 산화물-폴리실리콘 게이트 디바이스, 및 이를 제조하는 공정
US20120292708A1 (en) 2011-05-20 2012-11-22 Broadcom Corporation Combined Substrate High-K Metal Gate Device and Oxide-Polysilicon Gate Device, and Process of Fabricating Same
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US8785285B2 (en) 2012-03-08 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture thereof
US8860148B2 (en) 2012-04-11 2014-10-14 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for FinFET integrated with capacitor
US9105490B2 (en) 2012-09-27 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US8823065B2 (en) 2012-11-08 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US8772109B2 (en) 2012-10-24 2014-07-08 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and method for forming semiconductor contacts
US9236300B2 (en) 2012-11-30 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Contact plugs in SRAM cells and the method of forming the same
KR102050779B1 (ko) * 2013-06-13 2019-12-02 삼성전자 주식회사 반도체 소자 및 이의 제조 방법
US9711374B2 (en) 2013-06-13 2017-07-18 Taiwan Semiconductor Manufacturing Co., Ltd. Mechanisms for forming oxide layer over exposed polysilicon during a chemical mechanical polishing (CMP) process
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9406746B2 (en) * 2014-02-19 2016-08-02 International Business Machines Corporation Work function metal fill for replacement gate fin field effect transistor process
US10164050B2 (en) 2014-12-24 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of semiconductor device structure with gate stack
US10043802B2 (en) 2015-04-17 2018-08-07 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structure with additional oxide layer
KR102358318B1 (ko) * 2015-06-04 2022-02-04 삼성전자주식회사 멀티 일함수 게이트 패턴들을 갖는 반도체 소자
US10141417B2 (en) 2015-10-20 2018-11-27 Taiwan Semiconductor Manufacturing Company, Ltd. Gate structure, semiconductor device and the method of forming semiconductor device
US9673331B2 (en) 2015-11-02 2017-06-06 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and formation method of semiconductor device structure
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US10535566B2 (en) 2016-04-28 2020-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacture
US9899397B1 (en) * 2016-08-19 2018-02-20 International Business Machines Corporation Integration of floating gate memory and logic device in replacement gate flow

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