[go: up one dir, main page]

TW201926376A - 半導體裝置結構及其製造方法 - Google Patents

半導體裝置結構及其製造方法 Download PDF

Info

Publication number
TW201926376A
TW201926376A TW107141027A TW107141027A TW201926376A TW 201926376 A TW201926376 A TW 201926376A TW 107141027 A TW107141027 A TW 107141027A TW 107141027 A TW107141027 A TW 107141027A TW 201926376 A TW201926376 A TW 201926376A
Authority
TW
Taiwan
Prior art keywords
layer
capacitor
dielectric layer
conductive
conductive layer
Prior art date
Application number
TW107141027A
Other languages
English (en)
Other versions
TWI662569B (zh
Inventor
羅國駿
林炫政
鍾久華
張震謙
潘漢宗
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Application granted granted Critical
Publication of TWI662569B publication Critical patent/TWI662569B/zh
Publication of TW201926376A publication Critical patent/TW201926376A/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D1/00—Resistors, capacitors or inductors
    • H10D1/60—Capacitors
    • H10D1/68—Capacitors having no potential barriers
    • H10D1/682—Capacitors having no potential barriers having dielectrics comprising perovskite structures
    • H10D1/684—Capacitors having no potential barriers having dielectrics comprising perovskite structures the dielectrics comprising multiple layers, e.g. comprising buffer layers, seed layers or gradient layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D1/00—Resistors, capacitors or inductors
    • H10D1/01—Manufacture or treatment
    • H10D1/041—Manufacture or treatment of capacitors having no potential barriers
    • H10D1/042—Manufacture or treatment of capacitors having no potential barriers using deposition processes to form electrode extensions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D1/00—Resistors, capacitors or inductors
    • H10D1/60—Capacitors
    • H10D1/68—Capacitors having no potential barriers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D1/00—Resistors, capacitors or inductors
    • H10D1/60—Capacitors
    • H10D1/68—Capacitors having no potential barriers
    • H10D1/692—Electrodes
    • H10D1/696—Electrodes comprising multiple layers, e.g. comprising a barrier layer and a metal layer
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/201—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits
    • H10D84/204—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits of combinations of diodes or capacitors or resistors
    • H10D84/212—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits of combinations of diodes or capacitors or resistors of only capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/811—Combinations of field-effect devices and one or more diodes, capacitors or resistors
    • H10P14/44—
    • H10P95/90—
    • H10W20/496—

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本發明實施例提供一種半導體裝置結構，包括：一半導體基板；以及一第一電容和一第二電容，位於半導體基板之上。其中，第一電容具有一第一電容介電層，第二電容具有一第二電容介電層，第一電容介電層位於第二電容介電層和半導體基板之間，第一電容和第二電容以並聯的方式電性連接；第一電容具有一第一線性溫度係數和一第一二次(quadratic)電壓係數，第二電容具有一第二線性溫度係數和一第二二次電壓係數，以及第一線性溫度係數與第二線性溫度係數的一第一比值和第一二次電壓係數與第二二次電壓係數的一第二比值的至少之一為負值。

Description

半導體裝置結構及其製造方法
本發明實施例係關於半導體裝置結構及其製造方法，且特別是有關於一種具有電容的半導體裝置結構及其製造方法。
半導體積體電路(IC)工業已歷經快速發展的階段。積體電路材料及設計在技術上的進步產生不同世代的積體電路。每一代的積體電路變得比先前的積體電路更小且其電路也變得更複雜。
在積體電路發展的進程中，功能性密度(亦即，每一個晶片區域中內連線裝置的數目)已經普遍增加，而幾何尺寸(亦即，製程中所能創造出最小的元件或線路)則是下降。這種微縮化的過程通常可藉由增加生產效率及降低相關支出提供許多利益。
然而，這些進展也增加了積體電路加工和製造上的複雜度。由於特徵尺寸持續下降，製程持續變得更加難以實現。因此，形成具有越來越小尺寸之可靠的半導體裝置為一項挑戰。
根據本發明的一實施例，提供一種半導體裝置結 構，包括：一半導體基板；以及一第一電容和一第二電容，位於半導體基板之上。其中，第一電容具有一第一電容介電層，第二電容具有一第二電容介電層，第一電容介電層位於第二電容介電層和半導體基板之間，第一電容和第二電容以並聯的方式電性連接；第一電容具有一第一線性溫度係數和一第一二次(quadratic)電壓係數，第二電容具有一第二線性溫度係數和一第二二次電壓係數，以及第一線性溫度係數與第二線性溫度係數的一第一比值和第一二次電壓係數與第二二次電壓係數的一第二比值的至少之一為負值。
根據本發明的另一實施例，提供一種半導體裝置結構，包括：一較低電極，位於一半導體基板之上；一第一電容介電層，位於較低電極之上；一中間電極，位於第一電容介電層之上；一第二電容介電層，位於中間電極之上，其中第二電容介電層和第一電容介電層是由不同的材料組成；以及一較高電極，位於第二電容介電層之上。其中，較低電極、第一電容介電層、和中間電極一起形成一第一電容，中間電極、第二電容介電層、和較高電極一起形成一第二電容，第一電容具有一第一線性溫度係數和一第一二次電壓係數，第二電容具有一第二線性溫度係數和一第二二次電壓係數，以及第一線性溫度係數與第二線性溫度係數的一第一比值和第一二次電壓係數與第二二次電壓係數的一第二比值的至少之一為負值。
又根據本發明的另一實施例，提供一種半導體裝置結構的製造方法，包括：形成一較低導電層於一半導體基板之上；形成一第一電容介電層於較低導電層之上；形成一中間 導電層於第一電容介電層之上；形成一第二電容介電層於中間導電層之上，其中第二電容介電層和第一電容介電層是由不同的材料組成；以及形成一較高導電層於第二電容介電層之上，其中較低導電層、中間導電層、較高導電層的至少之一具有範圍介於約3.5nm到約6.5nm的一平均晶粒尺寸。
100‧‧‧半導體基板
102、132‧‧‧介電層
104、110、116‧‧‧導電層
106、112、118‧‧‧障壁層
108、114‧‧‧電容介電層
108a、108b、108c、108d、114a、114b‧‧‧子層
120、129‧‧‧抗反射層
122、126、130‧‧‧罩幕層
124、128‧‧‧保護層
134A、134B、134C、136‧‧‧導電結構
C1、C2‧‧‧電容器
本發明實施例可配合圖式及詳細說明閱讀以便了解。要強調的是，依照工業上的標準實施，各個部件(feature)並未按照比例繪製。例如，為了清楚之討論或例示，可能任意的放大或縮小各個部件的尺寸。
第1A~1J圖根據一些實施例顯示形成一半導體裝置結構的各階段製程的剖面圖。
第2圖根據一些實施例顯示一半導體裝置結構的電路圖。
第3A圖根據一些實施例顯示電容器在不同操作溫度下的電容。
第3B圖根據一些實施例顯示電容器在不同操作溫度下的電容。
第4A圖根據一些實施例顯示電容器在不同操作電壓下的電容。
第4B圖根據一些實施例顯示電容器在不同操作電壓下的電容。
第5圖根據一些實施例顯示一電容器的電容介電層之剖面圖。
第6圖根據一些實施例顯示一電容器的電容介電層之剖面 圖。
第7圖根據一些實施例顯示一電容器的電容介電層之剖面圖。
以下揭示提供許多不同的實施例或是例子來實行本發明實施例之不同部件。以下描述具體的元件及其排列的例子以簡化本發明實施例。當然這些僅是例子且不該以此限定本發明實施例的範圍。例如，在描述中提及第一個部件形成於第二個部件“之上”或“上”時，其可能包括第一個部件與第二個部件直接接觸的實施例，也可能包括兩者之間有其他部件形成而沒有直接接觸的實施例。另外，不同實施例可能重複使用相同的參考符號及/或標記。這些重複係為了簡化與清晰的目的，並非用以限定所討論的不同實施例及/或結構之間有特定的關係。
此外，其中可能用到與空間相關的用詞，像是“在...下方”、“下方”、“較低的”、“上方”、“較高的”、或類似的用詞，這些關係詞係為了便於描述如圖式中一個元件或部件與另一個元件或部件之間的關係。這些空間關係詞包括使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。裝置可能被轉向不同方位(例如：旋轉90度或其他方位)，則其中使用的空間相關形容詞也可相同地照著解釋。
描述本發明一些實施例。可在這些實施例中所述的階段之前、期間、及/或之後提供額外的操作。對於不同的實施例，可置換或刪除所述的一些階段。可增加額外的部件至 半導體裝置結構。對於不同的實施例，可置換或刪除下述的一些部件。雖然所討論的一些實施例是以特定的順序進行操作，但也可用另一種邏輯順序實施這些操作。
第1A~1J圖根據一些實施例顯示形成一半導體裝置結構的各階段製程的剖面圖。如第1A圖所示，接收或提供一半導體基板100。在一些實施例中，半導體基板100為一塊狀半導體基板，像是一半導體晶圓。例如，半導體基板100包括矽或其他元素半導體材料像是鍺。在一些其他實施例中，半導體基板100包括一化合物半導體。化合物半導體可包括碳化矽、砷化鎵、砷化銦、磷化銦、其他合適的化合物半導體、或前述之組合。在一些實施例中，半導體基板100包括一絕緣體上半導體(semiconductor-on-insulator；SOI)基板。可利用氧植入隔離(separation by implantation of oxygen；SIMOX)製程、晶圓接合製程、其他合適的方法、或前述之組合製造SOI基板。
在一些實施例中，形成隔離部件(未顯示)於半導體基板100中以定義並隔離形成於半導體基板100中的各種裝置元件(未顯示)。隔離部件包括例如淺溝槽隔離(shallow trench isolation；STI)部件或局部氧化矽(LOCOS)部件。
在一些實施例中，形成各種裝置元件於半導體基板100中及/或上。可形成於半導體基板100中的各種裝置元件的例子包括電晶體(例如：金氧半場效電晶體(MOSFET)、互補式金氧半(CMOS)電晶體、雙極性接面電晶體(BJT)、高電壓電晶體、高頻率電晶體、p通道及/或n通道場效電晶體(PFETs/NFETs)、等等)、二極體、另一種合適的元件、或 前述之組合。進行各種製程以形成裝置元件，像是沉積、蝕刻、佈植、微影、退火、平坦化、一種或多種其他可應用的製程、或前述之組合。
在一些實施例中，形成介電層102於半導體基板100之上，如第1A圖所示。介電層102可包括複數個子層(sub-layers)。介電層102可由含碳氧化矽、氧化矽、硼摻雜矽玻璃(borosilicate glass；BSG)、磷矽酸鹽玻璃(phosphoric silicate glass；PSG)、硼磷矽酸鹽玻璃(borophosphosilicate glass；BPSG)、氟化矽酸鹽玻璃(fluorinated silicate glass；FSG)、多孔介電材料、另一種合適的低介電常數(low-k)介電材料、一種或多種其他合適的材料、或前述之組合組成，或者介電層102可包括前述之材料。
在一些實施例中，形成複數個導電部件(未顯示)於介電層102中。導電部件可包括導電接觸、導線、及/或導孔(conductive via)。介電層102和形成於其中的導電特徵為將在隨後形成的內連線結構的一部份。介電層102和位於介電層102中的導電部件之形成可涉及複數個沉積製程、圖案化製程、及平坦化製程。位於半導體基板100中及/或上的裝置元件將透過形成於半導體基板100之上的內連線結構互連(interconnected)。
根據一些實施例，如第1A圖所示，將導電層104沉積於介電層102之上。接著，導電層104將被圖案化以形成電容器元件的一較低電極。在一些實施例中，導電層104是由銅、鋁、金、鈦、鉑、一種或多種其他合適的材料、或前述之組合 組成，或者導電層104包括前述之材料。例如，導電層104是由鋁-銅合金(AlCu)組成。在一些實施例中，導電層104具有在約2000nm到約5000nm範圍內的厚度。可利用物理氣相沉積(PVD)製程、化學氣相沉積(CVD)製程、電鍍製程、無電電鍍製程、一種或多種其他可應用的製程、或前述之組合來沉積導電層104。
如第1A圖所示，根據一些實施例，將障壁層(barrier layer)106沉積於導電層104之上。障壁層106可用於避免導電層104的金屬離子擴散到將要形成的其他材料層中。例如，障壁層106可以避免導電層104的金屬離子擴散到將在障壁層106上形成的電容介電層中。
障壁層106可由氮化鈦、氮化鉭、一種或多種其他合適的材料、或前述之組合組成，或障壁層106可包括前述之材料。障壁層106可具有在約500nm到約800nm範圍內的厚度。可利用PVD製程、CVD製程、一種或多種其他可應用的製程、或前述之組合來沉積障壁層106。
然而，可以對本發明實施例進行許多變化及/或修飾。在一些其他實施例中，未形成障壁層106。
如第1A圖所示，根據一些實施例，將電容介電層108沉積在障壁層106之上。電容介電層108可由氧化物材料(像是氧化矽或氧化鍺)、氮化物材料(像是氮化矽或氮化鍺)、一種或多種其他合適的材料、或前述之組合組成，或者電容介電層108可包括前述之材料。在一些其他實施例中，電容介電層108是由氮氧化矽、碳化矽、碳氧化矽、氧化矽、氮化矽、 氧化鉭、一種或多種其他合適的材料、或前述之組合組成，或者電容介電層108包括前述之材料。在一些實施例中，電容介電層108是由具有壓縮應力的氧化物材料組成，或者電容介電層108包括前述之材料。例如，電容介電層108可由具有壓縮應力在約-250MPa到約-300MPa範圍內的氧化矽組成。在一些其他實施例中，電容介電層108是由具有拉伸應力的氮化物材料組成，或者電容介電層108包括前述之材料。例如，電容介電層108可由具有拉伸應力在約250MPa到約300MPa範圍內的氮化矽組成。可利用CVD製程、PVD製程、原子層沉積(ALD)製程、一種或多種其他可應用的製程、或前述之組合來沉積電容介電層108。在一些實施例中，電容介電層108具有在約250Å到約400Å範圍內的厚度。在一些其他實施例中，電容介電層108具有在約300Å到約350Å範圍內的厚度。
之後，如第1A圖所示，根據一些實施例，將導電層110沉積於電容介電層108之上。接著導電層110將被圖案化以形成電容器元件的電極，所述電容器元件是以並聯的方式電性連接在一起。所述電極可做為較低電容器元件的電極，並且可同時做為較高電容器元件的電極。
在一些實施例中，導電層110是由銅、鋁、金、鈦、鉑、一種或多種其他合適的材料、或前述之組合組成，或者導電層110包括前述之材料。例如，導電層110是由鋁-銅合金(AlCu)組成。在一些實施例中，導電層110比導電層104薄。在一些實施例中，導電層110具有在約300nm到約800nm範圍內的厚度。可利用物理氣相沉積(PVD)製程、化學氣相沉積(CVD) 製程、電鍍製程、無電電鍍製程、一種或多種其他可應用的製程、或前述之組合來沉積導電層110。
如第1A圖所示，根據一些實施例，將障壁層112沉積於導電層110之上。障壁層112可用於避免導電層110的金屬離子擴散到將要形成的其他材料層中。例如，障壁層112可以避免導電層110的金屬離子擴散到將形成在障壁層112上的電容介電層中。
障壁層112可以由氮化鈦、氮化鉭、一種或多種其他合適的材料、或前述之組合組成，或者障壁層112可包括前述之材料。障壁層112可具有在約200nm到約500nm範圍內的厚度。可利用PVD製程、CVD製程、一種或多種其他可應用的製程、或前述之組合來沉積障壁層112。
然而，可以對本發明實施例進行許多變化及/或修飾。在一些其他實施例中，未形成障壁層112。
如第1A圖所示，根據一些實施例，將電容介電層114沉積在障壁層112之上。電容介電層114可由氧化物材料(像是氧化矽)、氮化物材料(像是氮化矽)、一種或多種其他合適的材料、或前述之組合組成，或者電容介電層114可包括前述之材料。在一些實施例中，電容介電層114和電容介電層108是由不同的材料組成。
在一些實施例中，電容介電層114是由具有拉伸應力的氮化物材料組成，或者電容介電層114包括前述之材料。例如，電容介電層114可由具有拉伸應力在約250MPa到約300MPa範圍內的氮化矽組成。在一些其他實施例中，電容介 電層114是由具有壓縮應力的氧化物材料組成，或者電容介電層114包括前述之材料。例如，電容介電層114可由具有壓縮應力在約-250MPa到約-300MPa範圍內的氧化矽組成。在一些實施例中，電容介電層114是由具有拉伸應力的氮化物材料組成或包括前述之材料，且電容介電層108是由具有壓縮應力的氧化物材料組成或包括前述之材料。在一些其他實施例中，電容介電層108是由具有拉伸應力的氮化物材料組成或包括前述之材料，且電容介電層114是由具有壓縮應力的氧化物材料組成或包括前述之材料。在一些其他實施例中，電容介電層114是由氮氧化矽、碳化矽、碳氧化矽、氧化矽、氮化矽、氧化鉭、一種或多種其他合適的材料、或前述之組合組成，或者電容介電層114包括前述之材料。可利用CVD製程、PVD製程、原子層沉積(ALD)製程、一種或多種其他可應用的製程、或前述之組合來沉積電容介電層114。在一些實施例中，電容介電層114具有在約250Å到約400Å範圍內的厚度。在一些其他實施例中，電容介電層114具有在約300Å到約350Å範圍內的厚度。
之後，如第1A圖所示，根據一些實施例，將導電層116沉積於電容介電層114之上。接著導電層116將被圖案化以形成電容器元件的電極。在一些實施例中，導電層116是由銅、鋁、金、鈦、鉑、一種或多種其他合適的材料、或前述之組合組成，或者導電層116包括前述之材料。例如，導電層116是由鋁-銅合金(AlCu)組成。在一些實施例中，導電層116比導電層104薄。在一些實施例中，導電層116具有在約300nm到約800nm範圍內的厚度。可利用物理氣相沉積(PVD)製程、 化學氣相沉積(CVD)製程、電鍍製程、無電電鍍製程、一種或多種其他可應用的製程、或前述之組合來沉積導電層116。
如第1A圖所示，根據一些實施例，將障壁層118沉積於導電層116之上。障壁層118可用於避免導電層116的金屬離子擴散到將要形成的其他材料層中。障壁層118可以由氮化鈦、氮化鉭、一種或多種其他合適的材料、或前述之組合組成，或者障壁層118可包括前述之材料。障壁層118可具有在約200nm到約500nm範圍內的厚度。在一些其他實施例中，障壁層118比障壁層112厚。在一些實施例中，障壁層118將遭受比障壁層112更強烈的蝕刻製程。因此，如果障壁層118具有較大的厚度，則可避免障壁層118完全被蝕刻穿透，這確保了半導體裝置結構的品質。可利用PVD製程、CVD製程、一種或多種其他可應用的製程、或前述之組合來沉積障壁層118。
然而，可以對本發明實施例進行許多變化及/或修飾。在一些其他實施例中，未形成障壁層118。
如第1A圖所示，根據一些實施例，將抗反射層120沉積於障壁層118之上。抗反射層120可用於輔助後續的圖案化製程。抗反射層120可由含碳材料(像是聚合物材料)、氮化物材料(像是氮氧化矽或氮化鈦)、一種或多種其他合適的材料、或前述之組合組成，或者抗反射層120可包括前述之材料。可利用CVD製程、旋塗製程、噴塗製程、一種或多種其他可應用的製程、或前述之組合來沉積抗反射層120。
之後，如第1A圖所示，根據一些實施例，形成罩幕層122於抗反射層120之上。罩幕層122可以是一圖案化光阻 層。罩幕層122定義待轉移到導電層116和電容介電層114的圖案。可利用一個或多個微影製程來形成罩幕層122。
如第1B圖所示，根據一些實施例，部分地去除抗反射層120、障壁層118、導電層116、和電容介電層114。可利用一個或多個蝕刻製程來部分去除這些層。結果，導電層116被圖案化並做為一較高電極。在一個或多個蝕刻製程期間，罩幕層122可做為蝕刻罩幕。所述一個或多個蝕刻製程可包括乾蝕刻製程、濕蝕刻製程、或前述之組合。在用於圖案化抗反射層120、障壁層118、導電層116、和電容介電層114的蝕刻製程期間，障壁層112可做為一蝕刻停止層。
之後，在一些實施例中，在一個或多個蝕刻製程之後，將罩幕層122去除。在一些其他實施例中，罩幕層122在一個或多個蝕刻製程期間被消耗。
如第1C圖所示，根據一些實施例，形成保護層124於電容介電層114的側壁、導電層116的側壁、和障壁層118的側壁之上。保護層124可避免金屬材料在後續的圖案化製程期間被重新濺射到電容介電層114、導電層116、和障壁層118的側壁上。因此，可以避免或減少短路。在一些實施例中，如第1C圖所示，保護層124進一步延伸在障壁層112的頂表面、抗反射層120的側壁、和抗反射層120的頂表面上。在一些實施例中，保護層124與抗反射層120、障壁層118、導電層116、電容介電層114、及/或障壁層112直接接觸。在一些實施例中，保護層124以共形(conformal)的方式延伸在這些層上。
在一些實施例中，保護層124是單層。在一些其他 實施例中，保護層124包括複數個子層。在一些實施例中，一些子層是由不同的材料組成。在一些其他實施例中，這些子層是由相同的材料組成。在一些實施例中，保護層124是由氧化矽、氮化矽、氮氧化矽、碳化矽、一種或多種其他合適的材料、或前述之組合組成，或者保護層124包括前述之材料。可利用CVD製程、ALD製程、一種或多種其他可應用的製程、或前述之組合來沉積保護層124。
然而，可以對本發明實施例進行許多變化及/或修飾。在一些其他實施例中，未形成保護層124。
如第1D圖所示，根據一些實施例，形成罩幕層126於保護層124之上。罩幕層126可以是一圖案化光阻層。罩幕層126定義待轉移到導電層110和電容介電層108的圖案。可利用一個或多個微影製程來形成罩幕層126。
如第1E圖所示，根據一些實施例，部分地去除障壁層112、導電層110、和電容介電層108。可利用一個或多個蝕刻製程來部分去除這些層。結果，導電層110被圖案化並做為一中間電極。在一個或多個蝕刻製程期間，罩幕層126可做為蝕刻罩幕。一個或多個蝕刻製程可包括乾蝕刻製程、濕蝕刻製程、或前述之組合。在用於圖案化障壁層112、導電層110、和電容介電層108的蝕刻製程期間，障壁層106可做為一蝕刻停止層。
在一個或多個蝕刻製程期間，由於保護層124，導電層110的金屬材料可避免被重新濺射到電容介電層114、導電層116、及/或障壁層118的側壁上。因此，可以避免或減少短 路。半導體裝置結構的品質和可靠度獲得改善。
之後，如第1F圖所示，根據一些實施例，在一個或多個蝕刻製程之後，將罩幕層126去除。在一些其他實施例中，罩幕層126在一個或多個蝕刻製程期間被消耗。
如第1G圖所示，根據一些實施例，形成保護層128於電容介電層108的側壁、導電層110的側壁、和障壁層112的側壁之上。保護層128可避免金屬材料在後續的圖案化製程期間被重新濺射到電容介電層108、導電層110、和障壁層112的側壁上。因此，可以避免或減少短路。在一些實施例中，如第1G圖所示，保護層128進一步延伸在保護層124上和障壁層106的頂表面上。在一些實施例中，保護層128與保護層124、障壁層112、導電層110、電容介電層108、及/或障壁層106直接接觸。在一些實施例中，保護層128以共形的方式延伸在這些層上。
在一些實施例中，保護層128是單層。在一些其他實施例中，保護層128包括複數個子層。在一些實施例中，一些子層是由不同的材料組成。在一些其他實施例中，這些子層是由相同的材料組成。在一些實施例中，保護層128是由氧化矽、氮化矽、氮氧化矽、碳化矽、一種或多種其他合適的材料、或前述之組合組成，或者保護層128包括前述之材料。可利用CVD製程、ALD製程、一種或多種其他可應用的製程、或前述之組合來沉積保護層128。
然而，可以對本發明實施例進行許多變化及/或修飾。在一些其他實施例中，未形成保護層128。
如第1H圖所示，根據一些實施例，將抗反射層129沉積於障壁層118之上。抗反射層129可用於輔助後續的圖案化製程。抗反射層129可由含碳材料(像是聚合物材料)、氮化物材料(像是氮氧化矽或氮化鈦)、一種或多種其他合適的材料、或前述之組合組成，或者抗反射層129可包括前述之材料。可利用CVD製程、旋塗製程、噴塗製程、一種或多種其他可應用的製程、或前述之組合來沉積抗反射層129。
之後，如第1H圖所示，根據一些實施例，形成罩幕層130於抗反射層129之上。罩幕層130可以是一圖案化光阻層。罩幕層130定義待轉移到導電層104和障壁層106的圖案。可利用一個或多個微影製程來形成罩幕層130。
之後，根據一些實施例，部分地去除抗反射層129、障壁層106、和導電層104。可利用一個或多個蝕刻製程來部分去除這些層。結果，導電層104被圖案化並做為一較低電極。在一個或多個蝕刻製程期間，罩幕層130可做為蝕刻罩幕。一個或多個蝕刻製程可包括乾蝕刻製程、濕蝕刻製程、或前述之組合。
如第1I圖所示，根據一些實施例，在一個或多個蝕刻製程之後，將罩幕層130去除。在一些其他實施例中，罩幕層130在一個或多個蝕刻製程期間被消耗。
如第1J圖所示，根據一些實施例，將介電層132沉積於第1I圖所示的結構之上。介電層132可由含碳氧化矽、氧化矽、硼摻雜矽玻璃(BSG)、磷矽酸鹽玻璃(PSG)、硼磷矽酸鹽玻璃(BPSG)、氟化矽酸鹽玻璃(FSG)、多孔介電材 料、另一種合適的低介電常數(low-k)介電材料、一種或多種其他合適的材料、或前述之組合組成，或者介電層132可包括前述之材料。可利用CVD製程、ALD製程、PVD製程、旋塗製程、一種或多種其他可應用的製程、或前述之組合來沉積介電層132。
之後，如第1J圖所示，根據一些實施例，形成導電結構134A、134B、和134C於介電層132中。導電結構134A電性連接至導電層104(即，較低電極)和障壁層106。導電結構134B電性連接至導電層116(即，較高電極)和障壁層118。導電結構134C電性連接至導電層110(即，中間電極)和障壁層112。在一些實施例中，導電結構134A、134B、和134C是導孔(conductive vias)。
在一些實施例中，導電結構134A、134B、和134C是由銅、鎢、鋁、鈷、鈦、金、鉑、一種或多種其他合適的材料、或前述之組合組成，或者導電結構134A、134B、和134C包括前述之材料。在一些實施例中，利用一個或多個微影製程和蝕刻製程來形成暴露障壁層106、118、和112的通孔(via holes)。在一些實施例中，因為障壁層118比障壁層112厚，在用於形成通孔的蝕刻製程期間，可避免損壞障壁層118下方的導電層116。在一些其他實施例中，一個或一些通孔進一步暴露障壁層下方的導電層。
之後，以一種或多種導電材料填充這些通孔以形成導電結構134A、134B、和134C。可利用CVD製程、PVD製程、電鍍製程、無電電鍍製程、一種或多種其他可應用的製程、 或前述之組合來形成導電材料。
在一些實施例中，在形成導電材料之前形成障壁層。障壁層可用於避免導電材料的金屬離子擴散到介電層132中。障壁層可由氮化鈦、氮化鉭、一種或多種其他合適的材料、或前述之組合組成，或者障壁層可包括前述之材料。可利用PVD製程、CVD製程、一種或多種其他可應用的製程、或前述之組合來沉積障壁層。
然而，可以對本發明實施例進行許多變化及/或修飾。在一些其他實施例中，未形成障壁層。
如第1J圖所示，根據一些實施例，形成導電結構136於介電層132之上。導電結構136電性連接至導電結構134A和導電結構134B。在一些實施例中，導電結構136是導線。導電結構136可由銅、鎢、鋁、鈷、鈦、金、鉑、一種或多種其他合適的材料、或前述之組合組成，或者導電結構136可包括前述之材料。導電結構136的形成可涉及CVD製程、PVD製程、電鍍製程、無電電鍍製程、一種或多種其他可應用的製程、或前述之組合。
在一些實施例中，形成導電結構136於介電層的溝槽中。在一些實施例中，利用雙鑲嵌製程將導電結構136和導電結構134A、134B、和134C形成於介電層中。
在一些實施例中，導電層104、電容介電層108、和導電層110一起形成電容器C1的一部分。在一些實施例中，導電層110、電容介電層114、和導電層116一起形成電容器C2的一部分。在一些實施例中，電容器C1和電容器C2透過導電結 構134A、136、134B、和134C以並聯的方式電性連接在一起。
第2圖根據一些實施例顯示一半導體裝置結構的電路圖。在一些實施例中，第2圖顯示第1J圖的半導體裝置結構的對應電路圖。如第2圖所示，電容器C1和電容器C2以並聯的方式電性連接在一起。等效電容是電容器C1的電容和電容器C2的電容之總和。例如，如果電容器C1具有“A”的電容且電容器C2具有“B”的電容，則以並聯的方式電性連接的電容器C1和C2的等效電容將等於“A+B”。可在不佔據太多晶片面積的情況下實現更大的電容。在一些實施例中，電容器C1和C2堆疊在一起。晶片被佔據的面積很小。藉由在晶圓上使用相同的面積而可改善(或甚至加倍)所獲得的電容。
在一些實施例中，電容器的電容取決於操作溫度。在不同的操作溫度下，同一個電容器的電容可能不同。電容器具有溫度係數。溫度係數可以藉由測量在不同操作溫度下的電容而獲得，然後適配至(fit to)如下方程式：C(T)=CT(0)x[1+(T x AT)+T2 x BT)]其中“C(T)”是在一給定操作溫度下的比電容(specific capacitance)，“CT(0)”是電容器在25℃的操作溫度下的電容，“AT”是線性溫度係數，而“BT”是二次溫度係數。在一些實施例中，線性溫度係數(AT)遠大於二次溫度係數(BT)。
具有不同材料的電容介電層可具有不同的線性溫度係數。在一些實施例中，電容介電層是具有壓縮應力的氧化物材料(像是具有壓縮應力的氧化矽)。在這些情況下，具有上述電容介電層的電容器具有負線性溫度係數。第3A圖根據一 些實施例顯示電容器在不同操作溫度下的電容。在一些實施例中，電容器的電容隨著操作溫度的增加而降低。線性溫度係數為負值。
在一些其他實施例中，電容介電層是具有拉伸應力的氮化物材料(像是具有拉伸應力的氮化矽)。在這些情況下，具有上述電容介電層的電容器具有正線性溫度係數。第3B圖根據一些實施例顯示電容器在不同操作溫度下的電容。在一些實施例中，電容器的電容隨著操作溫度增加而增加。線性溫度係數為正值。
在一些實施例中，電容器的電容取決於所施加的電壓。在不同的操作電壓下，同一個電容器的電容可能不同。電容器具有電壓係數。電壓係數可以藉由測量在不同操作電壓下的電容而獲得，然後適配至(fit to)如下方程式：C(V)=CV(0)x[1+(V x AV)+V2 x BV)]其中“C(V)”是在一給定操作電壓下的比電容，“CV(0)”是電容器在操作電壓為0伏特時的電容，“AV”是線性電壓係數，而“BV”是二次電壓係數。
具有不同材料的電容介電層可具有不同的二次電壓係數。在一些實施例中，電容介電層是具有壓縮應力的氧化物材料(像是具有壓縮應力的氧化矽)。在這些情況下，具有上述電容介電層的電容器具有負二次電壓係數。第4A圖根據一些實施例顯示電容器在不同操作電壓下的電容。二次電壓係數為負值。
在一些其他實施例中，電容介電層是具有拉伸應 力的氮化物材料(像是具有拉伸應力的氮化矽)。在這些情況下，具有上述電容介電層的電容器具有正二次電壓係數。第4B圖根據一些實施例顯示電容器在不同操作電壓下的電容。二次電壓係數為正值。
電容介電層的材料及/或應力可決定電容器的線性溫度係數和二次電壓係數。如上所述，在一些實施例中，電容器C1的電容介電層108和電容器C2的電容介電層114是由不同的材料組成。在一些實施例中，電容介電層108是由具有壓縮應力的氧化物材料(像是具有壓縮應力的氧化矽)組成或包括前述之材料，而電容介電層114是由具有拉伸應力的氮化物材料(像是具有拉伸應力的氮化矽)組成或包括前述之材料。因此，電容器C1具有負線性溫度係數及/或負二次電壓係數。電容器C2具有正線性溫度係數及/或正二次電壓係數。
在一些實施例中，電容器C1具有負線性溫度係數，且電容器C2具有正線性溫度係數。電容器C1的線性溫度係數與電容器C2的線性溫度係數之比值為負值。類似於第3A圖和第3B圖所示的，電容器C1的電容可隨著操作溫度增加而減小，且電容器C2的電容可隨著操作溫度增加而增加。電容器C2的電容可增加以補償電容器C1的電容損失。在一些其他情況下，如果操作溫度降低，則電容器C1的電容可增加以補償電容器C2的電容損失。因此，仍可維持電容器C1和C2的總等效電容。即使操作條件改變，也可維持半導體裝置結構的可靠性和性能。
在一些實施例中，電容器C1具有負二次電壓係數，且電容器C2具有正二次電壓係數。電容器C1的二次電壓係數與 電容器C1的二次電壓係數之比值為負值。類似於第4A圖和第4B圖所示的，當電容器C1在一給定操作電壓下具有相對高的電容時，則電容器C2具有相對低的電容。當電容器C1在一給定的操作電壓下具有相對低的電容時，則電容器C2具有相對高的電容。電容器C1和C2可在不同的操作電壓下相互補償。即使操作條件改變，也可維持半導體裝置結構的可靠性和性能。
可以對本發明實施例進行許多變化及/或修飾。在一些其他實施例中，電容介電層114是由具有壓縮應力的氧化物材料(像是具有壓縮應力的氧化矽)組成或包括前述之材料，而電容介電層108是由具有拉伸應力的氮化物材料(像是具有拉伸應力的氮化矽)組成或包括前述之材料。因此，電容器C2具有負線性溫度係數及/或負二次電壓係數。電容器C1具有正線性溫度係數及/或正二次電壓係數。
在一些實施例中，每一個電容介電層108和114為單層。然而，本發明實施例不限於此。可以對本發明實施例進行許多變化及/或修飾。在一些實施例中，電容介電層108和114的至少之一具有複數個子層。
第5圖是根據一些實施例顯示電容器的電容介電層之剖面圖。在一些實施例中，電容介電層108具有複數個子層。在一些實施例中，電容介電層108具有兩個子層108a和108b。在一些實施例中，子層108a和108b是由不同的材料組成。在一些實施例中，子層108a是由具有壓縮應力的氧化物材料組成或包括前述之材料。在一些實施例中，子層108b是由具有拉伸應力的氮化物材料組成或包括前述之材料。在一些其他實施例中， 子層108a是由具有拉伸應力的氮化物材料組成或包括前述之材料。在一些其他實施例中，子層108b是由具有壓縮應力的氧化物材料組成或包括前述之材料。子層108a和108b可以相互補償。因此，即使操作條件改變，也可維持半導體裝置結構的可靠性和性能。在一些其他實施例中，子層108a和108b是由具有不同組成(composition)的氮氧化矽構成。例如，子層108a可具有比子層108b更大的氮原子濃度。在一些其他實施例中，子層108a和108b是由具有不同組成的氧化鉭構成。
第6圖根據一些實施例顯示電容器的電容介電層的剖面圖。在一些實施例中，電容介電層114具有包括子層114a和114b的複數個子層。在一些實施例中，子層114a和114b是由不同的材料組成。子層114a和114b可以相互補償。因此，即使操作條件改變，也可維持半導體裝置結構的可靠性和性能。在一些實施例中，電容介電層108和114都具有複數個子層。
第7圖根據一些實施例顯示電容器的電容介電層的剖面圖。在一些實施例中，第1圖的電容介電層108(或114)具有多於兩層的子層，包括子層108a、108b、108c、和108d。在一些實施例中，兩層或更多層子層108a-d是由不同的材料組成。這些子層108a-d可以相互補償。因此，即使操作條件改變，也可維持半導體裝置結構的可靠性和性能。
可以對本發明實施例進行許多變化及/或修飾。在一些實施例中，導電層104、110、和116中的一個或多個被形成為具有較小的平均晶粒尺寸。在一些實施例中，利用濺鍍製程形成導電層104、110、和116。在一些情況下，濺鍍功率大 約為2.7kW，且操作溫度大約為270℃。然而，在上述製程條件下獲得的導電層104、110、和116的平均晶粒尺寸可約為7.4nm。為了形成具有較小平均晶粒尺寸的導電層而對製程條件進行微調。在一些實施例中，使用較高的濺鍍功率和較低的操作溫度來限制導電層中晶粒的生長。在一些實施例中，濺鍍功率增加至約9kW到約15kW的範圍內，且操作溫度降低至約100℃到約150℃的範圍內。在一些實施例中，在濺鍍製程之後立即冷卻導電層104、110、和116。例如，在形成導電層104、110、和116之後，使用水冷卻系統更加有效地降低操作溫度。由於導電層104、110、和116的溫度在短時間內降低，所以導電層104、110、和116的晶粒生長受到限制。結果，每一個形成的導電層104、110、和116或其中之一可具有較小的平均晶粒尺寸。在一些實施例中，平均晶粒尺寸在約3.5nm到約6.5nm的範圍內。可利用原子力顯微鏡(AFM)測量平均晶粒尺寸。平均晶粒尺寸可能會進一步減小。在一些實施例中，如果平均晶粒尺寸減小，則電容器可具有更大的崩潰電壓(breakdown voltage)。例如，崩潰電壓可從約25V增加到約27V到約28V的範圍內。由於導電層104、110、和116的較小平均晶粒尺寸，半導體裝置結構的可靠性和性能因而得到改善。在一些其他情況下，如果導電層的平均晶粒尺寸大於約6.5nm，則崩潰電壓可能較低，例如約為25V。
在一些實施例中，導電層的平均晶粒尺寸從約7.4nm減小至約6.1nm。相應的崩潰電壓從約25V增加到約27V至28V的範圍內。
可以對本發明實施例進行許多變化和/或修改。在一些實施例中，障壁層106、112、和118中的一個或多個被形成為具有較小的平均晶粒尺寸。在一些實施例中，利用PVD製程形成障壁層106、112、和118。對PVD製程中使用的氣流進行微調，如此可形成具有較小晶粒尺寸的障壁層。在一些實施例中，氮氣流量增加至例如150sccm。在一些實施例中，在形成障壁層106、112、及/或118的期間不使用氬氣。結果，每一個形成的障壁層106、112、和118或其中之一可具有較小的平均晶粒尺寸。在一些實施例中，平均晶粒尺寸在約0.5nm至約1.2nm的範圍內。可利用AFM來測量平均晶粒尺寸。在一些情況下，透過對用於形成障壁層106、112、和118的製程條件進行微調，平均晶粒尺寸可從約1.78nm減小到約0.92nm。在一些實施例中，如果平均晶粒尺寸減小，則障壁層可具有更均勻的厚度。可減少或避免鄰近電容器之間的電容失配(mismatch)。半導體裝置結構的可靠性和性能因而得到改善。在一些其他情況下，如果障壁層的平均晶粒尺寸大於約1.2nm，則鄰近電容器之間的電容失配可能太高。
本發明實施例形成具有堆疊電容器元件的半導體裝置結構，所述堆疊電容器元件係以並聯的方式電性連接。藉由選擇具有不同材料的電容介電層，電容器元件可具有不同的線性溫度係數及/或二次電壓係數。因此電容器元件可在不同的操作條件下相互補償。在不同的操作條件下(像是在不同的操作溫度及/或不同的操作電壓下)，總等效電容仍可實質相同。即使操作條件改變，也可維持半導體裝置結構的可靠性和 性能。
前述內文概述了許多實施例的部件，以使本技術領域中具有通常知識者可以從各個方面更佳地了解本發明實施例。本技術領域中具有通常知識者應可理解，且可輕易地以本發明實施例為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本發明的精神與範圍。在不背離本發明的精神與範圍之前提下，可對本發明實施例進行各種改變、置換或修改。
雖然本發明實施例已以數個實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作任意之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

Claims (20)

  1. 一種半導體裝置結構，包括：一半導體基板；以及一第一電容器和一第二電容器，位於該半導體基板之上，其中：該第一電容器具有一第一電容介電層；該第二電容器具有一第二電容介電層；該第一電容介電層位於該第二電容介電層和該半導體基板之間；該第一電容器和該第二電容器以並聯的方式電性連接；該第一電容器具有一第一線性溫度係數和一第一二次(quadratic)電壓係數；該第二電容器具有一第二線性溫度係數和一第二二次電壓係數；以及該第一線性溫度係數與該第二線性溫度係數的一第一比值和該第一二次電壓係數與該第二二次電壓係數的一第二比值的至少之一為負值。
  2. 如申請專利範圍第1項所述之半導體裝置結構，其中該第一電容介電層包括一氮化物材料，且該第二電容介電層包括一氧化物材料。
  3. 如申請專利範圍第1項所述之半導體裝置結構，其中該第一電容介電層包括具有壓縮應力的一氧化物材料，且該第二電容介電層包括具有拉伸應力的一氮化物材料。
  4. 如申請專利範圍第1項所述之半導體裝置結構，其中該第一 電容介電層和該第二電容介電層的至少之一具有複數個子層，且該些子層的至少兩層是由不同的材料組成。
  5. 如申請專利範圍第1項所述之半導體裝置結構，更包括：一第一導電層，位於該半導體基板和該第一電容介電層之間；一第二導電層，位於該第一電容介電層和該第二電容介電層之間；以及一第三導電層，位於該第二電容介電層之上，其中每一個該第一導電層、該第二導電層、和該第三導電層做為該第一電容器或該第二電容器的一電極。
  6. 如申請專利範圍第5項所述之半導體裝置結構，其中該第一導電層、該第二導電層、和該第三導電層的至少之一具有在約3.5nm到約6.5nm範圍內的一平均晶粒尺寸。
  7. 如申請專利範圍第5項所述之半導體裝置結構，更包括：一第一障壁層，位於該第一導電層和該第一電容介電層之間；一第二障壁層，位於該第二導電層和該第二電容介電層之間；以及一第三障壁層，位於該第三導電層之上。
  8. 如申請專利範圍第7項所述之半導體裝置結構，其中該第一障壁層、該第二障壁層、和該第三障壁層的至少之一具有在約0.5nm到約1.2nm範圍內的一平均晶粒尺寸。
  9. 如申請專利範圍第5項所述之半導體裝置結構，其中該第一導電層比該第二導電層厚。
  10. 如申請專利範圍第5項所述之半導體裝置結構，更包括：一第一導電結構，電性連接至該第一導電層；一第二導電結構，電性連接至該第二導電層；以及一第三導電結構，電性連接至該第三導電層和該第一導電結構。
  11. 一種半導體裝置結構，包括：一較低電極，位於一半導體基板之上；一第一電容介電層，位於該較低電極之上；一中間電極，位於該第一電容介電層之上；一第二電容介電層，位於該中間電極之上，其中該第二電容介電層和該第一電容介電層是由不同的材料組成；以及一較高電極，位於該第二電容介電層之上，其中：該較低電極、該第一電容介電層、和該中間電極一起形成一第一電容器；該中間電極、該第二電容介電層、和該較高電極一起形成一第二電容器；該第一電容器具有一第一線性溫度係數和一第一二次電壓係數；該第二電容器具有一第二線性溫度係數和一第二二次電壓係數；以及該第一線性溫度係數與該第二線性溫度係數的一第一比值和該第一二次電壓係數與該第二二次電壓係數的一第二比值的至少之一為負值。
  12. 如申請專利範圍第11項所述之半導體裝置結構，其中該第 一電容介電層具有壓縮應力，且該第二電容介電層具有拉伸應力。
  13. 如申請專利範圍第11項所述之半導體裝置結構，其中該第一電容介電層具有拉伸應力，且該第二電容介電層具有壓縮應力。
  14. 如申請專利範圍第11項所述之半導體裝置結構，其中該較低電極、該中間電極、和該較高電極的至少之一具有在約3.5nm到約6.5nm範圍內的一平均晶粒尺寸。
  15. 如申請專利範圍第11項所述之半導體裝置結構，更包括：一第一保護層，覆蓋該較高電極的一側壁；以及一第二保護層，覆蓋該中間電極的一側壁和該第一保護層。
  16. 如申請專利範圍第15項所述之半導體裝置結構，其中該第一保護層直接接觸該較高電極和該第二電容介電層。
  17. 如申請專利範圍第16項所述之半導體裝置結構，其中該第二保護層直接接觸該第一電容介電層、該較低電極、和該第一保護層。
  18. 如申請專利範圍第11項所述之半導體裝置結構，更包括：一第一導電結構，電性連接至該較低電極；一第二導電結構，電性連接至該中間電極；一第三導電結構，電性連接至該較高電極；以及一第四導電結構，電性連接至該第一導電結構和該第三導電結構。
  19. 一種半導體裝置結構的製造方法，包括： 形成一較低導電層於一半導體基板之上；形成一第一電容介電層於該較低導電層之上；形成一中間導電層於該第一電容介電層之上；形成一第二電容介電層於該中間導電層之上，其中該第二電容介電層和該第一電容介電層是由不同的材料組成；以及形成一較高導電層於該第二電容介電層之上，其中該較低導電層、該中間導電層、該較高導電層的至少之一具有在約3.5nm到約6.5nm範圍內的一平均晶粒尺寸。
  20. 如申請專利範圍第19項所述之半導體裝置結構的製造方法，其中該較低導電層、該中間導電層、和該較高導電層是透過複數個濺鍍製程形成，該些濺鍍製程的至少之一是在約100℃到約150℃範圍內的一操作溫度下進行，且該方法更包括：在形成該較低導電層、該中間導電層、和該較高導電層之後，立即冷卻該較低導電層、該中間導電層、和該較高導電層。
TW107141027A 2017-11-21 2018-11-19 半導體裝置結構及其製造方法 TWI662569B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201762589289P 2017-11-21 2017-11-21
US62/589,289 2017-11-21
US15/940,075 US10748986B2 (en) 2017-11-21 2018-03-29 Structure and formation method of semiconductor device with capacitors
US15/940,075 2018-03-29

Publications (2)

Publication Number Publication Date
TWI662569B TWI662569B (zh) 2019-06-11
TW201926376A true TW201926376A (zh) 2019-07-01

Family

ID=66534572

Family Applications (1)

Application Number Title Priority Date Filing Date
TW107141027A TWI662569B (zh) 2017-11-21 2018-11-19 半導體裝置結構及其製造方法

Country Status (4)

Country Link
US (3) US10748986B2 (zh)
KR (1) KR102187709B1 (zh)
CN (1) CN109817607B (zh)
TW (1) TWI662569B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI799061B (zh) * 2022-01-07 2023-04-11 力晶積成電子製造股份有限公司 電容器結構及其製造方法

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6988688B2 (ja) * 2018-05-21 2022-01-05 株式会社デンソー 半導体装置
US10615249B2 (en) * 2018-07-19 2020-04-07 Vanguard International Semiconductor Corporation Capacitor structures and methods for fabricating the same
US11049820B2 (en) * 2018-07-30 2021-06-29 Texas Instruments Incorporated Crack suppression structure for HV isolation component
EP3796383A4 (en) * 2019-07-26 2021-03-31 Shenzhen Goodix Technology Co., Ltd. CAPACITY DEVICE AND ASSOCIATED MANUFACTURING PROCESS
US11171199B2 (en) * 2019-08-23 2021-11-09 Taiwan Semiconductor Manufacturing Co., Ltd. Metal-insulator-metal capacitors with high breakdown voltage
US11374000B2 (en) * 2020-03-10 2022-06-28 Taiwan Semiconductor Manufacturing Company, Ltd. Trench capacitor with lateral protrusion structure
US12494422B2 (en) * 2022-04-29 2025-12-09 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and method for forming the semiconductor structure

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3149817B2 (ja) 1997-05-30 2001-03-26 日本電気株式会社 半導体装置およびその製造方法
US5994213A (en) * 1998-02-09 1999-11-30 Taiwan Semiconductor Manufacturing Company, Ltd. Aluminum plug process
US6417537B1 (en) * 2000-01-18 2002-07-09 Micron Technology, Inc. Metal oxynitride capacitor barrier layer
US7217615B1 (en) * 2000-08-31 2007-05-15 Micron Technology, Inc. Capacitor fabrication methods including forming a conductive layer
US6885081B2 (en) 2000-11-13 2005-04-26 Sharp Kabushiki Kaisha Semiconductor capacitor device having reduced voltage dependence
JP2002289462A (ja) 2001-03-27 2002-10-04 Alps Electric Co Ltd 薄膜キャパシタの製造方法とその薄膜キャパシタを備えた温度補償用薄膜コンデンサ及び電子機器と電子回路
US6461914B1 (en) * 2001-08-29 2002-10-08 Motorola, Inc. Process for making a MIM capacitor
US6858890B2 (en) * 2002-06-04 2005-02-22 Infineon Technologies Aktiengesellschaft Ferroelectric memory integrated circuit with improved reliability
KR100456697B1 (ko) * 2002-07-30 2004-11-10 삼성전자주식회사 반도체 장치의 캐패시터 및 그 제조방법
US20050082592A1 (en) * 2003-10-16 2005-04-21 Taiwan Semiconductor Manufacturing Co., Ltd. Compact capacitor structure having high unit capacitance
CN100390910C (zh) 2003-12-29 2008-05-28 中芯国际集成电路制造(上海)有限公司 增加金属-绝缘体-金属电容器的单位面积电容密度的方法
US7146087B2 (en) * 2004-01-13 2006-12-05 Lionix Bv Low modal birefringent waveguides and method of fabrication
US7232774B2 (en) * 2004-01-20 2007-06-19 International Business Machines Corporation Polycrystalline silicon layer with nano-grain structure and method of manufacture
US7259090B2 (en) * 2004-04-28 2007-08-21 Taiwan Semiconductor Manufacturing Co., Ltd. Copper damascene integration scheme for improved barrier layers
KR100703965B1 (ko) * 2004-12-31 2007-04-05 삼성전자주식회사 유전체막 장벽층을 구비한 반도체 소자 커패시터의 형성방법 및 이에 의해 제조된 반도체 소자의 커패시터
JP2006253631A (ja) * 2005-02-14 2006-09-21 Fujitsu Ltd 半導体装置及びその製造方法、キャパシタ構造体及びその製造方法
JP2006261328A (ja) * 2005-03-16 2006-09-28 Fujitsu Ltd 容量素子、半導体装置、及び容量素子の製造方法
US7365357B2 (en) 2005-07-22 2008-04-29 Translucent Inc. Strain inducing multi-layer cap
US7411270B2 (en) * 2006-04-03 2008-08-12 Freescale Semiconductor, Inc. Composite capacitor and method for forming the same
KR100835825B1 (ko) * 2006-12-20 2008-06-05 동부일렉트로닉스 주식회사 반도체 소자 및 그 제조 방법
WO2011036428A1 (en) 2009-09-23 2011-03-31 X-Fab Semiconductor Foundries Ag Ultra-low voltage coefficient capacitors
KR20140048654A (ko) * 2012-10-16 2014-04-24 삼성전자주식회사 반도체 소자
US8901710B2 (en) * 2013-02-27 2014-12-02 International Business Machines Corporation Interdigitated capacitors with a zero quadratic voltage coefficient of capacitance or zero linear temperature coefficient of capacitance
US8933457B2 (en) * 2013-03-13 2015-01-13 Macronix International Co., Ltd. 3D memory array including crystallized channels
US8860229B1 (en) 2013-07-16 2014-10-14 Taiwan Semiconductor Manufacturing Co., Ltd. Hybrid bonding with through substrate via (TSV)
US9449898B2 (en) 2013-07-31 2016-09-20 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having backside interconnect structure through substrate via and method of forming the same
US9520355B2 (en) 2014-01-31 2016-12-13 Wafertech. Llc Voltage and temperature independent MIM capacitors
GB201402126D0 (en) * 2014-02-07 2014-03-26 Spts Technologies Ltd Method of processing a substrate
CN104935294B (zh) 2014-03-20 2018-07-20 晶宏半导体股份有限公司 振荡器
US9466661B2 (en) 2014-10-10 2016-10-11 Globalfoundries Inc. Method of fabricating a MIM capacitor with minimal voltage coefficient and a decoupling MIM capacitor and analog/RF MIM capacitor on the same chip with high-K dielectrics
US9767951B2 (en) 2015-07-07 2017-09-19 The Boeing Company Liquid crystal inductor enhanced with magnetic nanoparticles
US9871095B2 (en) 2016-03-17 2018-01-16 Taiwan Semiconductor Manufacturing Company Ltd. Stacked capacitor with enhanced capacitance and method of manufacturing the same

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI799061B (zh) * 2022-01-07 2023-04-11 力晶積成電子製造股份有限公司 電容器結構及其製造方法
US11756990B2 (en) 2022-01-07 2023-09-12 Powerchip Semiconductor Manufacturing Corporation Capacitor structure and manufacturing method thereof

Also Published As

Publication number Publication date
US12074162B2 (en) 2024-08-27
US12062686B2 (en) 2024-08-13
US20200373380A1 (en) 2020-11-26
CN109817607A (zh) 2019-05-28
KR102187709B1 (ko) 2020-12-08
TWI662569B (zh) 2019-06-11
US20210313416A1 (en) 2021-10-07
CN109817607B (zh) 2021-10-22
KR20190058263A (ko) 2019-05-29
US20190157378A1 (en) 2019-05-23
US10748986B2 (en) 2020-08-18

Similar Documents

Publication Publication Date Title
TWI662569B (zh) 半導體裝置結構及其製造方法
CN105870102B (zh) 镶嵌结构的结构和形成方法
US8946082B2 (en) Methods for forming semiconductor devices
US10475742B2 (en) Method for forming semiconductor device structure having conductive structure with twin boundaries
US11404367B2 (en) Method for forming semiconductor device with self-aligned conductive features
KR101752539B1 (ko) 피처 개구를 갖는 반도체 장치 구조체를 형성하기 위한 방법
TWI659532B (zh) 半導體裝置結構
TW201919248A (zh) 半導體裝置結構
US12255095B2 (en) Semiconductor structure and manufacturing method thereof
US6541863B1 (en) Semiconductor device having a reduced signal processing time and a method of fabricating the same
TW201729267A (zh) 半導體結構的形成方法
US20240355817A1 (en) Structure and formation method of semiconductor device with capacitors
US11049980B2 (en) Integrated MIM diode
US12341101B2 (en) Method for forming a semiconductor structure by diffusing manganese from a seed layer to a barrier layer
US20250380435A1 (en) Metal-insulator-metal device structures and methods of forming the same
US12300541B2 (en) Structure and formation method of semiconductor device with carbon-containing conductive structure
TW202525032A (zh) 金屬-絕緣體-金屬裝置結構及其形成方法