TW201901874A - 半導體封裝 - Google Patents

Abstract

本發明實施例提供一種半導體封裝及一種用於所述半導體封裝的製造方法。所述半導體封裝包括晶片、模製化合物、及介電層。所述晶片上具有連接件。所述模製化合物包封所述晶片，其中所述模製化合物的表面實質上低於所述晶片的主動表面。所述介電層設置在所述晶片及所述模製化合物之上，其中所述介電層具有平的表面，且所述介電層的材料不同於所述模製化合物的材料。

Description

半導體封裝

本發明實施例是有關於一種半導體封裝。

正在對用於晶圓級封裝的三維積體技術進行開發，以滿足高密度積體封裝對尺寸減小、高性能內連線、及異構整合（heterogeneous integration）的需求。

本發明的實施例的一種半導體封裝包括晶片、模製化合物、及介電層。所述晶片上具有連接件。所述模製化合物包封所述晶片，其中所述模製化合物的表面實質上低於所述晶片的主動表面。所述介電層設置在所述晶片及所述模製化合物之上，其中所述介電層具有平的表面，且所述介電層的材料不同於所述模製化合物的材料。

以下公開內容提供用於實作所提供主題的不同特徵的許多不同的實施例或實例。以下闡述元件及構造的具體實例以簡化本發明。當然，這些僅為實例且不旨在進行限制。例如，以下說明中將第一特徵形成在第二特徵“之上”或第二特徵“上”可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且也可包括其中第一特徵與第二特徵之間可形成有額外特徵、進而使得所述第一特徵與所述第二特徵可能不直接接觸的實施例。另外，本發明可能在各種實例中重複使用參考編號及/或字母。這種重複使用是出於簡潔及清晰的目的，而不是自身表示所論述的各種實施例及/或配置之間的關係。

此外，為易於說明，本文中可能使用例如“在...下方（beneath）”、“在...下麵（below）”、“下部的（lower）”、“上方（above）”、“上部的（upper）”等空間相對性用語來闡述圖中所說明的一個元件或特徵與另一（些）元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的取向外還囊括裝置在使用或操作中的不同取向。設備可具有其他取向（旋轉90度或其他取向），且本文中所用的空間相對性描述語可同樣相應地進行解釋。

另外，為易於說明，本文中可使用例如“第一”、“第二”、“第三”、“第四”等用語來闡述圖中所說明的相似或不同的元件或特徵，且可依據存在的次序或說明的上下文而互換地使用。

圖1A到圖1I是根據一些示例性實施例在半導體封裝的製造方法中的各種階段的示意性剖視圖。在示例性實施例中，所述半導體製造方法是封裝製程的一部分。在一些實施例中，示出兩個晶片或晶粒來表示晶圓的多個晶片或晶粒，且示出一個或多個封裝10來表示在所述半導體製造方法之後獲得的多個半導體封裝。

參照圖1A，在一些實施例中，提供上面塗布有緩衝層104的載板102，載板102可為玻璃載板或任何適用於為半導體封裝的製造方法承載半導體晶圓或重構晶圓（reconstituted wafer）的載板。在一些實施例中，緩衝層104包括剝離層，且所述剝離層的材料可為任何適用於將載板102與設置在載板102上的上方層或晶圓接合及剝離的材料。在一些實施例中，緩衝層104例如包括光/熱轉換（light-to-heat conversion，“LTHC”）層，且此種層允許通過施加雷射輻照來在室溫下從載板進行剝離。參照圖1A，在一些實施例中，緩衝層104包括由介電材料製成的介電層，所述介電材料包括苯環丁烷（benzocyclobutene，“BCB”）、聚苯并噁唑（polybenzooxazole，“PBO”）、或任何其他適合的聚合物系介電材料。在某些實施例中，在緩衝層104上形成晶種層106。在一些實施例中，晶種層106包括通過濺鍍或沉積而形成的一個或多個金屬層。

參照圖1B，在一些實施例中，在載板102之上的緩衝層104上形成層間通孔（through interlayer via；“TIV”）120。在一些實施例中，層間通孔120是整合扇出型（integrated fan-out，“InFO”）通孔。在一些實施例中，各層間通孔120可具有不同的高度。在一些實施例中，形成層間通孔120包括：在晶種層106上形成具有局部地暴露出晶種層106的開口的罩幕圖案（圖中未示出），接著通過電鍍或沉積來形成填滿所述開口的金屬材料（圖中未示出），並移除所述罩幕圖案以在晶種層106上形成層間通孔120。使用層間通孔120作為罩幕來將晶種層106局部地移除或圖案化，以使位於層間通孔120與緩衝層104之間的晶種層106得以保留。晶種層106的材料依據稍後形成的層間通孔的材料而變化。在某些實施例中，晶種層106（圖1A中）是通過在載板102上的緩衝層104之上循序地濺鍍出鈦層及銅晶種層（圖中未示出）來形成，而層間通孔120是隨後通過電鍍出金屬材料（例如銅或銅合金）以填充罩幕圖案的開口來形成。在一些實施例中，銅晶種層與緩衝層104之間形成有鈦層。然而，應瞭解，本發明的範圍並非僅限於以上所公開的材料及說明。

參照圖1C，提供第一晶片130，並將其設置在載板102上暴露出的緩衝層104上。在示例性實施例中，第一晶片130可包括相同類型的晶片或不同類型的晶片，且可為數位晶片、類比晶片、或混合訊號晶片，例如專用積體電路（application-specific integrated circuit，“ASIC”）晶片、感測器晶片、無線與射頻晶片、記憶體晶片、邏輯晶片、或電壓調節器晶片。在一些實施例中，第一晶片130包括位於主動表面130a上的焊墊132、及位於焊墊132上的金屬柱134。在一些實施例中，可在金屬柱134與層間通孔120之間形成高度差。在示例性實施例中，焊墊132是鋁接觸焊墊。在一個實施例中，金屬柱134是從主動表面130a到金屬柱134自身的頂表面測量具有例如介於從約20微米到約25微米範圍內的高度的銅柱或銅合金柱。在某些實施例中，如圖1C中所示，可進一步包括焊料136，且焊料136設置在金屬柱134的頂部上，其中焊墊132、金屬柱134、及焊料136被共同地稱為連接件。在某些實施例中，將第一晶片130的背側貼合到載板102，且為更好地進行貼合，可在第一晶片130的背側與緩衝層104之間設置晶粒貼合膜110。在一些實施例中，在將第一晶片130放置在載板102上之前，位於第一晶片130上的金屬柱134以及焊料136是不被覆蓋的（即，未被模製或包封的裸露晶粒），且將晶粒貼合膜110貼合到第一晶片130的背側。在一些實施例中，將第一晶片130放置在載板102之上並排列在層間通孔120旁邊（在由層間通孔環繞的區域內）。在一些實施例中，如圖1C中所示，虛線表示在後續切割製程中整個封裝100的切割線，並且層間通孔120中的某些層間通孔120被排列成靠近切割線但不位於切割線上且排列在第一晶片130旁邊或周圍。

參照圖1D，在載板102之上形成模製化合物160，且位於緩衝層104上的第一晶片130、以及位於載板102之上第一晶片130旁邊的層間通孔120的一部分被包封在模製化合物160中。模製化合物160的頂表面160a實質上低於第一晶片130的主動表面130a。在一些實施例中，模製化合物160覆蓋緩衝層104且填充在第一晶片130與層間通孔120之間。在示例性實施例中，模製化合物160是通過以下方式來形成：使用內表面貼合有釋放膜（圖中未示出）的模具（mold chase）（圖中未示出）來覆蓋第一晶片130的主動表面130a及層間通孔120的頂部部分，但使第一晶片130的橫向側及層間通孔120的底部部分暴露出。即，模製化合物160的頂表面160a低於第一晶片130的主動表面130a、低於層間通孔120的頂表面120a、低於焊料136、且低於金屬柱134。在一個實施例中，模製化合物160的頂表面160a因來自釋放膜的壓力而具有碟狀凹陷。在一個實施例中，模製化合物160與第一晶片130之間的高度差h1（即，相對於載板102來說的距離）（即，頂表面160a與主動表面130a之間的高度差）介於從約1微米到約20微米的範圍內。如圖1D中所示，模製化合物160未覆蓋金屬柱134及焊料136，且金屬柱134、焊料136、及層間通孔120的頂部部分相對於模製化合物160暴露出。即，金屬柱134（及焊料136）、以及層間通孔120的頂部部分相對於模製化合物160的頂表面160a突出。在一個實施例中，模製化合物160的材料包括至少一種類型的含填料樹脂，且所述樹脂可為環氧樹脂、酚醛樹脂、或含矽樹脂。在示例性實施例中，所述填料由非熔化無機材料製成，且所述填料包括粒子，可為平均粒徑介於從約3微米到約20微米、從約10微米到約20微米的範圍內、或者介於從約15微米到約20微米的範圍內的金屬氧化物粒子、二氧化矽粒子、或矽酸鹽粒子。已固化模製化合物的表面粗糙度或表面平坦度依據在模製化合物材料中添加了細填料粒子還是粗填料粒子而變化。如果對模製化合物執行平面化製程，則可能會因移除填料而在模製化合物中形成一些凹坑，從而造成相對大的表面粗糙度、或甚至不平整度及可能的連接故障。

參照圖1E，在模製化合物160上形成介電層170。介電層170的材料不同於模製化合物160的材料，且介電層170不含填料。如圖1E中所示，介電層170形成在模製化合物160、第一晶片130的主動表面130a、及層間通孔120的相對於模製化合物160暴露出的頂部部分之上，使得整體的層間通孔120、第一晶片130、以及位於第一晶片130上的金屬柱134及焊料136共同地被模製化合物160及介電層170包封。在一些實施例中，層間通孔120的頂部部分以及金屬柱134（及焊料136）被介電層170包封。在一些實施例中，介電層170的厚度（或高度h2）（從模製化合物160的頂表面160a到介電層170的頂表面170a測量）例如介於從約10微米到約15微米的範圍內。即，相對於載板102來說，介電層170的頂表面170a高於層間通孔120的頂表面120a以及焊料136且高於金屬柱134及第一晶片130的頂表面。在示例性實施例中，介電層170的材料包括無填料的聚合材料，且所述聚合材料選自低溫可固化聚醯亞胺（polyimide，PI）材料、高溫可固化聚醯亞胺（PI）材料、感光性乾膜材料或非感光性乾膜材料、環氧樹脂、苯環丁烷、聚苯并噁唑、或任何其他適合的介電材料。由於介電層170的材料不含填料且具有更好的可流動性，因而介電層170可在下伏元件及模製化合物160之上提供更好的覆蓋與填充能力，從而為模製化合物160與介電層170的複合結構得到更好的表面平坦度以及結構完整性與強度。

參照圖1F，在一些實施例中，對介電層170執行平面化製程，以使介電層170的某些部分及層間通孔120的某些部分隨著焊料136的移除而被一起移除，且使第一晶片130的金屬柱134相對於介電層170暴露出。作為另一選擇，在一個實施例中，金屬柱134的某些部分也可被移除。在某些實施例中，在平面化之後，介電層170具有平的頂表面170b，並且金屬柱134、層間通孔120及介電層170變得平坦且實質上齊整（即，金屬柱134的頂表面134a及層間通孔120的頂表面120b與介電層170的經拋光頂表面170b實質上共面且齊平）。在一些實施例中，用於將介電層170及層間通孔120平面化的平面化製程包括飛切（fly cut）製程、研磨製程、或化學機械拋光（chemical mechanical polishing，“CMP”）製程。在一些實施例中，平的介電層170的厚度（或高度h3）（從模製化合物160的頂表面160a到介電層170的平的頂表面170b測量）例如介於從約5微米到約10微米的範圍內。金屬柱134及層間通孔120相對於平的介電層170的頂表面170b暴露出以進一步進行連接。平的介電層170與模製化合物160構成複合模製化合物。

參照圖1G，在一些實施例中，在介電層170上、在第一晶片130的金屬柱134之上、以及在層間通孔120上形成重佈線層180。在一些實施例中，重佈線層180電連接到層間通孔120及電連接到第一晶片130的金屬柱134。形成重佈線層180包括循序地交替形成一個或多個介電層以及一個或多個金屬化層。在某些實施例中，所述金屬化層可夾置在所述介電層之間，但重佈線層180的至少底部金屬化層182物理連接到第一晶片130的金屬柱134及物理連接到層間通孔120。在一些實施例中，所述金屬化層的材料包括鋁、鈦、銅、鎳、鎢、銀、及/或其合金。在一些實施例中，所述介電層的材料包括聚醯亞胺、苯環丁烷、或聚苯并噁唑。在一些實施例中，重佈線層180是電連接到第一晶片130的前側重佈線層且電連接到層間通孔120。在某些實施例中，由於模製化合物160與介電層170的複合結構提供更好的平面化及平整度，因而可在平坦且齊整的介電層170之上以均勻線寬度或平整輪廓來形成所述稍後形成的重佈線層180、尤其是具有細線寬度或緊密間距的金屬化層，從而得到提高的線/佈線可靠性。

參照圖1G，在一些實施例中，在重佈線層180上設置導電元件200，並將導電元件200電連接到重佈線層180。在一些實施例中，在設置導電元件200之前，可施加助焊劑，以使導電元件200更好地固定到重佈線層的頂部金屬化層（圖中未示出），且所述頂部金屬化層可作為為導電元件200的接觸焊墊。在一些實施例中，導電元件200例如是放置在重佈線層180上的焊料球或球柵陣列（ball grid array；“BGA”）球，且位於導電元件200之下的頂部金屬化層作為球焊墊。在一些實施例中，導電元件200中的某些導電元件200經由重佈線層180電連接到第一晶片130，且導電元件200中的某些導電元件200電連接到層間通孔120。

參照圖1G及圖1H，在一些實施例中，將整個封裝100從載板102剝離。在一些實施例中，在從載板102剝離之後，通過蝕刻製程或清洗製程來移除保留在整個封裝100上的緩衝層104。視需要，在稍後的製程中，將在第一晶片130的背側處以及在模製化合物160的底表面160b之上形成另一重佈線層（圖中未示出）。作為另一選擇，在一個實施例中，可保留緩衝層104。

參照圖1H，在一些實施例中，將整個封裝100倒置並設置在載板膜300上。隨後，在某些實施例中，執行切割（dicing）製程，以沿切割線（虛線）將整個封裝結構切割（至少切穿模製化合物160、介電層170、及重佈線層180）成個別且分離的半導體封裝10，如圖1I中所示。在一個實施例中，所述切割製程是包括機械刀片鋸切或雷射切割的晶圓切割製程。

參照圖1I，由於封裝結構被倒置，因而頂表面可變為底表面，且相對位置關係（例如上方、下面、更高、或更低）可變為上述封裝結構的對立面，但對於個別半導體封裝10，相同的表面、共同的表面或介面將以相同的參考編號來標記。舉例來說，如圖1G中所示，在循序堆疊模製化合物160、介電層170、及重佈線層180的方向上，模製化合物160的頂表面160a實質上低於第一晶片130的主動表面130a。然而，如圖1I中所示，在循序堆疊重佈線層180、介電層170、及模製化合物160的方向上，模製化合物160的頂表面160a實質上高於第一晶片130的主動表面130a。在一些實施例中，半導體封裝10包括第一晶片130、層間通孔120、模製化合物160、及介電層170。第一晶片130上具有例如焊墊132及金屬柱134等連接件。層間通孔120設置在第一晶片130旁邊。模製化合物160至少包封第一晶片130及層間通孔120，其中模製化合物160的頂表面160a實質上低於第一晶片130的主動表面130a及層間通孔120的頂表面120b。介電層170設置在第一晶片130及模製化合物160之上，其中介電層170的頂表面170b與層間通孔120的頂表面120b共面。介電層170的材料不同於模製化合物160的材料。

在示例性實施例中，上述製造方法是封裝製程的一部分，且在晶圓切割製程之後會獲得多個半導體封裝10。在封裝製程期間，可進一步將半導體封裝結構10與額外的封裝、晶片/晶粒、或其他電子裝置安裝在一起。

圖2是說明根據一些示例性實施例的半導體封裝的示意性剖視圖。在圖2中，闡述與圖1I所示結構相似但晶種層被省略的半導體封裝10。

圖3A到圖3H是根據本發明一些示例性實施例在半導體封裝的製造方法中的各種階段的示意性剖視圖。圖3A到圖3H所示方法與圖1A到圖1I所示方法之間的差異在於連接件的結構。以下詳細說明所述差異，且本文中不再對相似性予以贅述。

參照圖3A，在載板102之上的緩衝層104上形成層間通孔120。接著，提供第一晶片130，並將其設置在載板102之上的緩衝層104上，且層間通孔120設置在第一晶片130旁邊。在一些實施例中，第一晶片130包括位於主動表面130a上的焊墊132，且焊墊132的頂表面132a低於層間通孔120的頂表面120a。在示例性實施例中，焊墊132是鋁接觸焊墊。

參照圖3B，在載板102之上形成模製化合物160，且位於緩衝層104上的第一晶片130、以及位於載板102之上第一晶片130旁邊的層間通孔120的一部分被包封在模製化合物160中。在一些實施例中，模製化合物160覆蓋緩衝層104且填充在第一晶片130與層間通孔120之間，並且模製化合物160的頂表面160a實質上低於第一晶片130的主動表面130a。即，模製化合物160的頂表面160a低於焊墊132的頂表面132a，且焊墊132的頂表面132a被暴露出。

參照圖3C，在一些實施例中，在模製化合物160上形成介電層170。如圖3C中所示，介電層170形成在模製化合物160、第一晶片130的主動表面130a、及層間通孔120的頂部部分之上。因此，第一晶片130的焊墊132及層間通孔120的頂部部分被介電層170包封。即，介電層170的頂表面高於層間通孔120的頂表面120a及焊墊132的頂表面132a。

參照圖3D，在一些實施例中，對介電層170執行平面化製程，以使介電層170的某些部分及層間通孔120的某些部分被移除。在平面化製程之後，焊墊132的頂表面132a被介電層170覆蓋，並且層間通孔120及介電層170變得平坦且實質上齊整（即，層間通孔120的頂表面120b與介電層170的經拋光頂表面170b實質上共面及齊平）。

參照圖3E，在一些實施例中，在介電層170中形成開口172，以暴露出第一晶片130的焊墊132的一部分。在一些實施例中，形成開口172包括：在介電層170上形成具有局部地暴露出介電層170的開口的罩幕圖案（圖中未示出），接著移除介電層170的被罩幕圖案暴露出的一部分，並移除所述罩幕圖案以在介電層170中形成開口172。

參照圖3F，在一些實施例中，在介電層170上、在第一晶片130的焊墊132之上、及在層間通孔120上形成重佈線層180。在一些實施例中，重佈線層180電連接到層間通孔120及電連接到第一晶片130的焊墊132。在某些實施例中，金屬化層可夾置在介電層之間，但重佈線層180的至少底部金屬化層182物理連接到第一晶片130的焊墊132及物理連接到層間通孔120。在一些實施例中，底部金屬化層182的一部分形成在開口172中以電連接到焊墊132。

參照圖3F，在一些實施例中，在重佈線層180上設置導電元件200，並將導電元件200電連接到重佈線層180。

參照圖3F及圖3G，在一些實施例中，將整個封裝100從載板102剝離，以將第一晶片130與載板102分離。參照圖3G，在一些實施例中，將整個封裝100倒置並設置在載板膜300上。隨後，在一些實施例中，執行切割製程，以沿切割線（虛線）將整個封裝結構切割成個別且分離的半導體封裝10，如圖3H中所示。

參照圖3H，由於封裝結構被倒置，因而頂表面可變為底表面，且相對位置關係（例如上方、下面、更高、或更低）可變為上述封裝結構的對立面，但對於個別半導體封裝10，相同的表面、共同的表面或介面將以相同的參考編號來標記。

圖4是說明根據一些示例性實施例的半導體封裝的示意性剖視圖。在圖4中，闡述與圖1I所示結構相似但層間通孔被省略的半導體封裝10。另外，圖4所示半導體封裝的製造方法與圖1I所示半導體封裝的製造方法（如圖1A到圖1I中所示）之間的差異在於省略了層間通孔的形成。在半導體封裝10中，模製化合物160的頂表面160a低於第一晶片130的主動表面130a，且在模製化合物160之上形成介電層170以包封第一晶片130的金屬柱134。另外，金屬柱134的頂表面134a與介電層170的經拋光頂表面170b實質上共面且齊平。

圖5是說明根據一些示例性實施例的半導體封裝的示意性剖視圖。在圖5中，闡述與圖3H所示結構相似但層間通孔被省略的半導體封裝10。另外，圖5所示半導體封裝的製造方法與圖3H所示半導體封裝的製造方法（如圖3A到圖3H中所示）之間的差異在於省略了層間通孔的形成。在半導體封裝10中，模製化合物160的頂表面160a低於第一晶片130的主動表面130a，且在模製化合物160之上設置介電層170以包封第一晶片130的焊墊132。另外，介電層170包括開口172以暴露出第一晶片130的焊墊132的某些部分。

在圖6中，在示例性實施例中，提供半導體封裝10，且半導體封裝10與在圖1I中所見到的封裝10相似，且可在進行前面所述的如圖1A到圖1I所示製造製程之後製成。與上述元件相似或實質上相同的元件將使用相同的參考編號，且本文中將不再重複相同元件的某些細節或說明。參照圖6，在一些實施例中，提供至少一個半導體子封裝50，並將其設置在半導體封裝10上。在示例性實施例中，子封裝50包括第二晶片502、堆疊在第二晶片502上的第三晶片504、與第二晶片502及第三晶片504電連接的至少一個重佈線層510、以及設置在重佈線層510上的連接件520。在一些實施例中，半導體子封裝50經由連接件520與半導體封裝10連接。在一些實施例中，晶片502、504中的至少一者經由重佈線層510、連接件520、層間通孔120、及重佈線層180與第一晶片130及/或導電元件200電連接。在一些實施例中，半導體子封裝50與半導體封裝10之間填充有底部填充材料400。

圖7A到圖7F是根據本發明一些示例性實施例在半導體封裝的製造方法中的各種階段的示意性剖視圖。參照圖7A，在一些實施例中，在載板102上形成第一晶片130及層間通孔120。在一些實施例中，第一晶片130包括焊墊132、金屬柱134、焊料（圖中未示出）、及介電層138，所述焊料設置在金屬柱134上，且金屬柱134及所述焊料設置在介電層138中。介電層138的材料例如包括聚合物，且所述聚合物包括聚苯并噁唑（PBO）、聚醯亞胺（PI）、苯環丁烷（BCB）、其組合等。層間通孔120設置在第一晶片130旁邊。

接著，在載板102之上形成模製化合物160，且第一晶片130及第一晶片130旁邊的層間通孔120被模製在模製化合物160中。在一些實施例中，模製化合物160覆蓋介電層138的頂表面及層間通孔120的頂表面。

此後，對模製化合物160執行平面化製程，以暴露出第一晶片130的金屬柱134及暴露出層間通孔120。在所述平面化製程中，模製化合物160、介電層138、焊料、及層間通孔120的某些部分被移除。因此，模製化合物160的頂表面高於第一晶片130的主動表面130a，且模製化合物160的頂表面、介電層138的頂表面、層間通孔120的頂表面、及金屬柱134的頂表面變得平坦且實質上齊整。在一些實施例中，可能會因所述平面化製程移除模製化合物160中的填料而在模製化合物160的頂表面中形成凹坑162。在一些實施例中，模製化合物160中的填料可附著到磨輪（grinding wheel）上，且因此，在通過磨輪進行研磨時，可能會在介電層138的頂表面中形成刮痕（scratch）。因此，也可能會在介電層138的頂表面中形成凹坑162。然而，在替代實施例中，介電層138可具有平的頂表面而無凹坑。

參照圖7B，在模製化合物160及第一晶片130上形成介電層170。在一些實施例中，介電層170的材料包括無填料的聚合材料，且所述聚合材料選自低溫可固化聚醯亞胺（PI）材料、高溫可固化聚醯亞胺（PI）材料、感光性乾膜材料或非感光性乾膜材料、環氧樹脂、苯環丁烷、聚苯并噁唑、或任何其他適合的介電材料。介電層170是與模製化合物160共形地形成且填充在模製化合物160中形成的凹坑162。在一些實施例中，介電層170中形成有凹坑174。

參照圖7C，在一些實施例中，對介電層170執行平面化製程，以使介電層170被局部地移除。在平面化製程之後，介電層170的頂表面是平坦的。

參照圖7D，在一些實施例中，在介電層170中形成開口172，以暴露出第一晶片130的金屬柱134的一部分及層間通孔120的一部分。接著，在介電層170上、在第一晶片130的金屬柱134之上、及在層間通孔120上形成重佈線層180。此後，在重佈線層180上設置導電元件200，並將導電元件200電連接到重佈線層180。

參照圖7D及圖7E，在一些實施例中，將整個封裝100從載板102剝離，以將第一晶片130與載板102分離。在一些實施例中，半導體封裝10包括第一晶片130、層間通孔120、模製化合物160、及介電層170。第一晶片130上具有例如焊墊132及金屬柱134等連接件。層間通孔120設置在第一晶片130旁邊。模製化合物160至少包封第一晶片130及層間通孔120，其中模製化合物160的頂表面160a與層間通孔120的頂表面、金屬柱134的頂表面、及介電層138的頂表面實質上共面。介電層170設置在第一晶片130、模製化合物160、及層間通孔120之上。介電層170的材料不同於模製化合物160的材料。

參照圖7E，在一些實施例中，將整個封裝100倒置並設置在載板膜300上。隨後，在某些實施例中，執行切割製程，以沿切割線（虛線）將整個封裝結構切割成個別且分離的半導體封裝10，如圖7F中所示。應注意，由於封裝結構被倒置，因而頂表面可變為底表面，且相對位置關係（例如上方、下面、更高、或更低）可變為上述封裝結構的對立面，但對於個別半導體封裝10，相同的表面、共同的表面或介面將以相同的參考編號來標記。

也可包括其他特徵及製程。舉例來說，可包括測試結構，以說明對三維（3D）封裝或三維積體電路（3DIC）裝置進行驗證測試。所述測試結構可例如包括在重佈線層中或在襯底上形成的測試焊墊，以容許對三維封裝或三維積體電路進行測試、對探針及/或探針卡（probe card）進行使用等。可對中間結構以及最終結構執行驗證測試。另外，本文中所公開的結構及方法可結合包括對已知良好晶粒進行中間驗證的測試方法而使用，以提高良率並降低成本。

在一些實施例中，模製化合物被形成為使其頂表面低於晶片的主動表面，即，模製化合物並非是通過包覆模製（over-molding）技術來形成。因此，不需要對模製化合物進行平面化製程，且因對包含填料的模製化合物執行平面化製程而引起的凹坑問題得以防止。此外，在模製化合物之上形成介電層並將所述介電層平面化，以提供更好的平的表面，以有益於在所述介電層上稍後形成的金屬線或佈線、尤其有益於具有細的寬度/間隔的金屬線。另外，對所述介電層執行的平面化製程也會將晶片的連接件（例如金屬柱）以及晶片旁邊的層間通孔平面化，並且晶片的連接件與層間通孔之間的高度差得以消除，且焊料移除製程能夠得以省略。此外，所述介電層為晶片的連接件提供絕緣，且因此，晶片的連接件不需要鈍化層。在一些實施例中，會因平面化製程而在模製化合物中形成凹坑，但所述凹坑可由在所述模製化合物上形成的介電層填充。另外，通過平面化製程，所述介電層具有平坦表面，以有益於在所述介電層上稍後形成的金屬線或佈線。換句話說，形成模製化合物及覆蓋所述模製化合物的介電層會在材料選擇方面提供靈活性、為所述模製化合物提供更大的製程視窗、並且為具有細的寬度/間隔的重佈線層提供提高的可靠性、且為製造方法提供簡單性。因此，可降低半導體封裝的成本，且可提高半導體封裝的性能。

根據一些實施例，一種半導體封裝包括晶片、模製化合物、及介電層。所述晶片上具有連接件。所述模製化合物包封所述晶片，其中所述模製化合物的表面實質上低於所述晶片的主動表面。所述介電層設置在所述晶片及所述模製化合物之上，其中所述介電層具有平的表面，且所述介電層的材料不同於所述模製化合物的材料。

根據一些實施例，進一步包括重佈線層，所述重佈線層設置在所述介電層之上且電連接到所述連接件。

根據一些實施例，所述連接件包括焊墊及設置在所述焊墊上的金屬柱，且所述介電層的所述表面與所述金屬柱的表面實質上共面。

根據一些實施例，所述連接件包括焊墊，且所述介電層包括用於暴露出所述焊墊的開口。

根據一些實施例，所述模製化合物包含填料。

根據一些實施例，所述介電層包含不含填料的材料。

根據一些實施例，所述模製化合物的所述表面具有碟狀凹陷。

根據一些實施例，一種半導體封裝包括晶片、層間通孔、模製化合物、及介電層。所述晶片上具有連接件。所述層間通孔設置在所述晶片旁邊。所述模製化合物至少包封所述晶片及所述層間通孔，其中所述模製化合物的表面實質上低於所述晶片的主動表面及所述層間通孔的表面。所述介電層設置在所述晶片及所述模製化合物之上，其中所述介電層的表面與所述層間通孔的所述表面共面，且所述介電層的材料不同於所述模製化合物的材料。

根據一些實施例，所述連接件包括焊墊及設置在所述焊墊上的金屬柱，且所述金屬柱的表面與所述層間通孔的所述表面實質上共面。

根據一些實施例，所述連接件包括焊墊，且所述介電層包括用於暴露出所述焊墊的開口。

根據一些實施例，所述介電層具有平的所述表面。

根據一些實施例，所述介電層包含不含填料的材料。

根據一些實施例，所述模製化合物的所述表面具有碟狀凹陷。

根據一些實施例，提供一種用於半導體封裝的製造方法。形成模製化合物來包封晶片，其中所述晶片上形成有連接件。形成介電層來覆蓋所述晶片及所述模製化合物。對所述介電層執行平面化製程，以移除所述介電層的一部分。

根據一些實施例，所述連接件包括焊墊，且所述方法進一步包括在所述介電層中形成開口以暴露出所述焊墊。

根據一些實施例，所述連接件包括焊墊、位於所述焊墊之上的金屬柱、及位於所述金屬柱之上的焊料，且所述平面化製程進一步移除所述焊料以使所述金屬柱的表面與所述介電層的表面共面。

根據一些實施例，在形成所述模製化合物之前，進一步包括在所述晶片旁邊形成層間通孔，其中所述平面化製程進一步移除所述層間通孔的一部分以使所述介電層的表面與所述層間通孔的表面共面。

根據一些實施例，在形成所述模製化合物之前，進一步包括在所述晶片旁邊形成層間通孔，其中所述連接件包括焊墊、位於所述焊墊上的金屬柱、及位於所述金屬柱上的焊料，且所述平面化製程進一步移除所述焊料及移除所述層間通孔的一部分以使所述介電層的表面、所述層間通孔的表面、及所述金屬柱的表面共面。

根據一些實施例，在形成所述介電層之前，進一步包括對所述模製化合物執行平面化製程。

根據一些實施例，進一步包括在所述介電層之上形成重佈線層。

以上內容概述了若干實施例的特徵以使所屬領域中的技術人員可更好地理解本發明的各方面。所屬領域中的技術人員應瞭解，他們可易於使用本發明作為基礎來設計或修改其他製程及結構以施行本文所介紹實施例的相同目的及/或實現本文所介紹實施例的相同優點。所屬領域中的技術人員還應認識到，此種等效構造並不背離本發明的精神及範圍，且在不背離本發明的精神及範圍的條件下，他們可對本文做出各種改變、替代、及變更。

10‧‧‧封裝

50‧‧‧子封裝

100‧‧‧封裝

102‧‧‧載板

104‧‧‧緩衝層

106‧‧‧晶種層

110‧‧‧晶粒貼合膜

120‧‧‧層間通孔

120a‧‧‧頂表面

120b‧‧‧頂表面

130‧‧‧第一晶片

130a‧‧‧主動表面

132‧‧‧焊墊

132a‧‧‧頂表面

134‧‧‧金屬柱

134a‧‧‧頂表面

136‧‧‧焊料

138、170‧‧‧介電層

160‧‧‧模製化合物

160a‧‧‧頂表面

160b‧‧‧底表面

162‧‧‧凹坑

170a‧‧‧頂表面

170b‧‧‧頂表面

172‧‧‧開口

174‧‧‧凹坑

180、510‧‧‧重佈線層

182‧‧‧底部金屬化層

200‧‧‧導電元件

300‧‧‧載板膜

400‧‧‧底部填充材料

502‧‧‧晶片

504‧‧‧晶片

520‧‧‧連接件

h1‧‧‧高度差

h2‧‧‧高度

h3‧‧‧高度

結合附圖閱讀以下詳細說明，會最佳地理解本發明的各方面。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。 圖1A到圖1I是根據本發明一些示例性實施例在半導體封裝的製造方法中的各種階段的示意性剖視圖。 圖2是說明根據本發明一些示例性實施例的半導體封裝的示意性剖視圖。 圖3A到圖3H是根據本發明一些示例性實施例在半導體封裝的製造方法中的各種階段的示意性剖視圖。 圖4是說明根據本發明一些示例性實施例的半導體封裝的示意性剖視圖。 圖5是說明根據本發明一些示例性實施例的半導體封裝的示意性剖視圖。 圖6是說明根據本發明一些示例性實施例的半導體封裝的示意性剖視圖。 圖7A到圖7F是根據本發明一些示例性實施例在半導體封裝的製造方法中的各種階段的示意性剖視圖。

Claims (1)

1. 一種半導體裝置，包括： 晶片，所述晶片上具有連接件； 模製化合物，包封所述晶片，其中所述模製化合物的表面實質上低於所述晶片的主動表面；以及 介電層，設置在所述晶片及所述模製化合物之上，其中所述介電層具有平的表面，且所述介電層的材料不同於所述模製化合物的材料。