TW201901859A - 動態隨機存取記憶體及其製造方法 - Google Patents
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Abstract
一種動態隨機存取記憶體，包括基底、多個隔離結構、多個導體結構組、多個位元線結構以及多個間隙壁。基底具有多個主動區。隔離結構位於基底中且沿著第一方向延伸。各隔離結構設置於兩個相鄰的所述主動區之間。導體結構組沿著第一方向平行配置於基底上。位元線結構沿著第二方向平行配置於基底上。位元線結構貫穿導體結構組。間隙壁沿著第二方向平行配置於位元線結構的側壁上，以電性隔離位元線結構與導體結構組。
Description
本發明是有關於一種記憶體及其製造方法，且特別是有關於一種動態隨機存取記憶體及其製造方法。
隨著科技日新月異，電子元件的進步增加了對更大儲存能力的需要。為了增加儲存能力，記憶元件（尤其是動態隨機存取記憶體（DRAM））變得更小而且積集度更高。因此，近年來正在研究如何將更多記憶單元整合在一晶片上。
然而，隨著動態隨機存取記憶體的積集度提高，在形成高高寬比（High aspect ratio）的位元線時容易形成漸縮輪廓。具有漸縮輪廓的位元線使得電容器接觸窗的尺寸變小，且增加位元線與電容器接觸窗之間短路的可能性。也就是說，動態隨機存取記憶體中的關鍵尺寸逐漸縮小，其導致動態隨機存取記憶體中的電容器接觸窗與儲存電容器之間的接觸電阻增加，進而降低所述動態隨機存取記憶體的可靠度（reliability）。一旦位元線產生對準失誤時，位元線與電容器接觸窗之間短路的現象將變得更加惡化。
本發明提供一種動態隨機存取記憶體及其製造方法，其可增加電容器接觸窗與主動區之間的接觸面積，以降低電容器接觸窗與主動區之間的接觸電阻。
本發明提供一種動態隨機存取記憶體及其製造方法，其可增加電容器接觸窗與位元線之間的短路裕度（short margin），以提升動態隨機存取記憶體的良率與可靠度。
本發明提供一種動態隨機存取記憶體及其製造方法，其可減少位元線結構與電容器接觸窗之間的電容值，以提升動態隨機存取記憶體的感測裕度（sensing margin）。
本發明提供一種動態隨機存取記憶體，包括基底、多個隔離結構、多個導體結構組、多個位元線結構以及多個間隙壁。所述基底具有多個主動區。所述主動區配置成帶狀且排列成一陣列。所述隔離結構位於所述基底中且沿著第一方向延伸。各所述隔離結構設置於兩個相鄰的所述主動區之間。所述導體結構組沿著所述第一方向平行配置於所述基底上。各所述導體結構組與排列成同一行的各所述主動區相連，以於各所述主動區上形成第一接觸區與第二接觸區。所述位元線結構沿著第二方向平行配置於所述基底上。所述位元線結構貫穿所述導體結構組，且各所述位元線結構與排列成同一行的所述主動區相連，以於所述第一接觸區與所述第二接觸區之間形成第三接觸區。所述間隙壁沿著所述第二方向平行配置於所述位元線結構的側壁上，以電性隔離所述位元線結構與所述導體結構組。
本發明提供一種動態隨機存取記憶體的製造方法，其步驟如下。提供基底。所述基底具有多個主動區，所述主動區配置成帶狀且排列成一陣列。於所述基底中形成多個隔離結構。所述隔離結構沿著第一方向延伸，且各所述隔離結構設置於兩個相鄰的所述主動區之間。於所述基底上形成多個導體結構組。所述導體結構組沿著所述第一方向延伸，且各所述導體結構組與排列成同一行的各所述主動區接觸，以於各所述主動區上形成第一接觸區與第二接觸區。形成多個開口。所述開口沿著第二方向延伸且暴露出部分所述主動區。於所述開口的側壁上形成多個間隙壁。所述間隙壁沿著所述第二方向延伸。於所述開口的所述間隙壁之間形成多個位元線結構。各所述位元線結構與排列成同一行的部分所述主動區相連，以於所述第一接觸區與所述第二接觸區之間形成第三接觸區。
基於上述，本發明提供一種動態隨機存取記憶體及其製造方法，其利用鑲嵌法（damascene process）來形成位元線結構與位於位元線結構側壁的間隙壁。所形成的位元線結構具有垂直於基底頂面的側壁輪廓，以增加電容器接觸窗與主動區之間的接觸面積，進而減少電容器接觸窗與主動區之間的接觸電阻。如此一來，即使位元線結構產生對準失誤，也能夠避免位元線結構與電容器接觸窗之間短路，進而增加電容器接觸窗與位元線之間的短路裕度。此外，本發明可藉由改變位元線結構側壁的間隙壁的材料，以減少位元線與電容器接觸窗之間的電容值，以提升動態隨機存取記憶體的感測裕度。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
參照本實施例之圖式以更全面地闡述本發明。然而，本發明亦可以各種不同的形式體現，而不應限於本文中所述之實施例。圖式中的層與區域的厚度會為了清楚起見而放大。相同或相似之參考號碼表示相同或相似之元件，以下段落將不再一一贅述。
圖2A至圖2D、圖3A至圖3D、圖4A至圖4D繪示出單一記憶單元結構的製造流程的各個階段。
請參照圖1A、2A、3A、4A，第一實施例提供了一種DRAM的製造方法，其步驟如下。首先，提供基底100，基底100具有多個主動區AA。主動區AA配置成帶狀且排列成一陣列。在一些實施例中，主動區AA配置成兩個主動區行（active area columns）R1、R2。兩個主動區行R1、R2可呈鏡像配置。然而，本發明不以此為限。在其他實施例中，兩個主動區行R1、R2亦可以是相同配置。各主動區AA具有長邊L1與短邊L2。長邊L1橫過相對應的字元線組202（亦即兩個埋入式字元線202a、202b）。沿著主動區AA的長邊L1的方向與X方向呈一角度θ。在一些實施例中，該角度θ可以是15º~50º，但本發明並不限於此。主動區AA的面積、埋入式字元線組202的線寬等參數都會影響角度θ的範圍。
在所述基底中形成多個隔離結構101且隔離結構101沿著Y方向（亦即第一方向D1）延伸。各隔離結構101設置於兩個相鄰的主動區行R1、R2（或兩個相鄰的主動區AA）之間，使得隔離結構101分隔開兩個主動區AA中的記憶單元。因此，隔離結構101可有效地減少所述記憶單元之間的干擾（interference）。在一些實施例中，隔離結構101的材料包括氧化矽、高密度電漿（HDP）氧化物、旋塗式氧化矽、低介電常數（low-k）介電材料或其組合。隔離結構101可以是淺溝渠隔離（STI）結構、深溝渠隔離（DTI）結構或其組合。
在基底100中形成多個字元線組202。字元線組202沿著Y方向延伸。詳細地說，各字元線組202包括兩個埋入式字元線202a、202b。埋入式字元線202a、202b可包括金屬導體，例如鎢、矽化鎢、氮化鈦等。埋入式字元線202a、202b的形成方法可例如是物理氣相沈積法或化學氣相沈積法。絕緣層（未繪示）可進一步地配置在埋入式字元線202a、202b與基底100之間，以當作閘介電層。
請參照圖2A、3A、4A，在基底100上形成墊氧化物102。在一些實施例中，墊氧化物102的材料可例如是氧化矽，其形成方法可例如是化學氣相沈積法。之後，可圖案化墊氧化物102，以暴露出基底100的部分頂面。
在圖案化墊氧化物102之後，在基底100的經暴露的部分頂面上形成多個導體結構組104。如圖1A所示，導體結構組104沿著Y方向平行配置，使得字元線組202配置在所對應的導體結構104a與導體結構104b之間。導體結構104a與相鄰的埋入式字元線202a部分重疊；而導體結構104b與相鄰的埋入式字元線202b部分重疊。導體結構組104沿著Y方向延伸且沿著X方向（亦即第二方向D2）交替配置。具體來說，各導體結構組104包括兩個導體結構104a、104b。各導體結構104a、104b與排列成同一行的各主動區AA連接或接觸，以於各主動區AA上形成第一接觸區C1與第二接觸區C2。第一接觸區C1與第二接觸區C2配置在各主動區AA的長邊L1的兩端。在一些實施例中，導體結構組104的材料可包括多晶矽、矽鍺、碳化矽或其組合，其形成方法可例如是化學氣相沈積法、選擇性磊晶成長法或其組合。
如圖2A、3A、4A所示，在基底100上形成介電層106，介電層106填入導體結構104a、104b之間以及兩個相鄰導體結構組104之間的空間中。另外，介電層106亦覆蓋導體結構組104的頂面。在一些實施例中，介電層106的材料可以是氮化矽，其形成方法可例如是化學氣相沈積法。
請參照圖1B、2B、3B、4B，在介電層106與導體結構組104中形成多個開口105。開口105貫穿介電層106與導體結構組104，以暴露出主動區AA的部分頂面。具體來說，開口105經配置為條狀開口，其沿著X方向延伸且沿著Y方向交替配置。主動區AA的經暴露的部分頂面可視為第三接觸區CA，第三接觸區CA與後續形成的位元線結構110（如圖1D所示）接觸。如圖1B所示，兩個埋入式字元線夾住排列成同一行（column）的主動區AA的第三接觸區CA。
請參照圖1C、2C、3C、4C，在形成開口105之後，在開口105的側壁上分別形成多個間隙壁108。詳細地說，間隙壁108沿著X方向延伸，以電性隔離後續形成的位元線結構110（如圖1D所示）與導體結構組104。由於間隙壁108的製造步驟為本領域具有通常知識者所習知，於此便不再詳述。在本實施例中，間隙壁108可以是具有氮化矽的單層結構或是具有氧化矽與氮化矽的雙層結構。在替代實施例中，間隙壁108可包括介電常數小於4的低介電常數（low-k）材料。
需注意的是，可藉由調整間隙壁108的材料為氧化矽或是低介電常數材料來降低後續形成的位元線結構110（如圖1D所示）與導體結構組104（例如是電容器接觸窗）之間的電容值，進而提升DRAM的感測裕度。另一方面，間隙壁108可以是連續結構且經配置為條狀結構。因此，如圖7所示，當開口105對不準（misaligned）時，會損耗些微矽基底100而形成凹陷R。主動區AA與隔離結構101之間的凹陷R可被間隙壁108’所填滿，以防止後續形成的位元線結構110（如圖1D與圖8所示）與導體結構組104（例如是電容器接觸窗）之間的短路現象。
請參照圖1D、2D、3D、4D，在形成間隙壁108之後，在開口105的間隙壁108之間分別形成多個位元線結構110。詳細地說，各位元線結構110包括位元線接觸窗112、位元線114以及蓋層116。位元線接觸窗112位於位元線114與第三接觸區CA（例如是位元線接觸區）之間，以電性連接位元線114與第三接觸區CA。在一些實施例中，位元線接觸窗112的材料可包括多晶矽，其形成方法可以是CVD。位元線114的材料可以是導體材料，其包括W、Cu、Al等，其形成方法可以是CVD、PVD等。蓋層116的材料可包括氮化矽，其形成方法可以是CVD。
在形成位元線結構110之後，進行平坦化製程，以暴露出導體結構104a、104b的頂面。接著，在第一接觸區C1與第二接觸區C2的導體結構104a、104b上分別形成多個電容器（未繪示）。在本實施例中，導體結構104a、104b可視為電容器接觸窗，以電性連接所述電容器與主動區AA。
值得注意的是，第一實施例的DRAM形成方法是利用鑲嵌法來形成位元線結構110與位元線結構110的側壁上的間隙壁108。因此，本實施例可避免具有漸縮輪廓之高高寬比的位元線結構的形成。如圖2D與3D所示，位元線結構110具有垂直於基底100頂面的側壁輪廓，也就是說，位元線結構110的頂面寬度WT
與底面寬度WB
實質上相同。因此，可增加導體結構組104（例如是電容器接觸窗）與主動區AA之間的接觸面積，進而減少電容器接觸窗與主動區AA之間的接觸電阻。
另一方面，如圖1D所示，位元線結構110的寬度W1小於主動區AA的短邊L2的寬度W2。也就是說，如圖8所示，即使位元線結構110產生對不準的情況時，亦可避免通過主動區AA（例如是第一接觸區C1或第二接觸區C2）而使得位元線結構110與導體結構組104（例如是電容器接觸窗）之間產生短路。因此，可增加位元線結構110與電容器接觸窗之間的短路裕度。
請參照圖5A與圖5B，第二實施例之DRAM與第一實施例之DRAM相似。上述兩者的不同之處在於：第二實施例的間隙壁208包括空氣間隙AG。具體來說，間隙壁208為具有介電材料118與空氣間隙AG的雙層結構。介電材料118配置於位元線結構110與空氣間隙AG之間。然而，本發明不以此為限。在其他實施例中，間隙壁可以是包括至少一空氣間隙的多層結構。在一些實施例中，介電材料118的材料可包括氧化矽、氮化矽或low-k材料，其形成方法可以是CVD。需注意的是，藉由具有空氣間隙AG的間隙壁208可減少位元線結構110與導體結構組104（例如是電容器接觸窗）之間的電容值，進而提升本發明之DRAM的感測裕度。
請參照圖6A與6B，第三實施例之DRAM與第一實施例之DRAM相似。上述兩者的不同之處在於：第三實施例的位元線結構210的位元線接觸窗212包括磊晶矽層。位元線結構210的形成方法可包括以下步驟。藉由選擇性磊晶成長法（SEG）將位元線接觸窗212形成在基底100經暴露的頂面。也就是說，位元線接觸窗212僅形成在由矽構成的基底100上，而不會形成在隔離結構101上。因此，位元線接觸窗212經配置為塊狀，而非條狀。接著，將位元線214與蓋層216依序地形成在位元線接觸窗212上。位元線214與蓋層216的材料與形成方法類似位元線114與蓋層116的材料與形成方法，於此便不再贅述。需注意的是，圖6A中的位元線結構210僅包括位元線214與蓋層216。而圖6B中的位元線結構210包括位元線接觸窗212、位元線214以及蓋層216。
綜上所述，本發明提供一種動態隨機存取記憶體及其製造方法，其利用鑲嵌法來形成位元線結構與位於位元線結構側壁的間隙壁。所形成的位元線結構具有垂直於基底頂面的側壁輪廓，以增加電容器接觸窗與主動區之間的接觸面積，進而減少電容器接觸窗與主動區之間的接觸電阻。如此一來，即使位元線結構產生對準失誤，也能夠避免位元線結構與電容器接觸窗之間短路，進而增加電容器接觸窗與位元線之間的短路裕度。此外，本發明可藉由改變位元線結構側壁的間隙壁的材料，以減少位元線與電容器接觸窗之間的電容值，以提升動態隨機存取記憶體的感測裕度。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
100‧‧‧基底
101‧‧‧隔離結構
102‧‧‧墊氧化物
104‧‧‧導體結構組
104a、104b‧‧‧導體結構
105‧‧‧開口
106‧‧‧介電層
108、108’、208‧‧‧間隙壁
110、210‧‧‧位元線結構
112、212‧‧‧位元線接觸窗
114、214‧‧‧位元線
116、216‧‧‧蓋層
118‧‧‧介電材料
202‧‧‧字元線組
202a、202b‧‧‧埋入式字元線
AA‧‧‧主動區
AG‧‧‧空氣間隙
C1‧‧‧第一接觸區
C2‧‧‧第二接觸區
CA‧‧‧第三接觸區
D1‧‧‧第一方向
D2‧‧‧第二方向
L1‧‧‧長邊
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R‧‧‧凹陷
R1、R2‧‧‧主動區行
W1、W2‧‧‧寬度
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X、Y‧‧‧方向
θ‧‧‧角度
圖1A至圖1D是依照本發明的第一實施例的一種動態隨機存取記憶體（DRAM）的製造流程的上視示意圖。 圖2A至圖2D是沿著圖1A至圖1D之線A-A’的剖面示意圖。 圖3A至圖3D是沿著圖1A至圖1D之線B-B’的剖面示意圖。 圖4A至圖4D是沿著圖1A至圖1D之線C-C’的剖面示意圖。 圖5A至圖5B是分別沿著圖1D之線A-A’與線B-B’的第二實施例的一種DRAM的剖面示意圖。 圖6A至圖6B是分別沿著圖1D之線A-A’與線B-B’的第三實施例的一種DRAM的剖面示意圖。 圖7是沿著圖1C之線A-A’的第四實施例的一種DRAM的剖面示意圖。 圖8是沿著圖1D之線A-A’的第四實施例的一種DRAM的剖面示意圖。
Claims (10)
- 一種動態隨機存取記憶體，包括： 基底，具有多個主動區，所述主動區配置成帶狀且排列成一陣列； 多個隔離結構，位於所述基底中且沿著第一方向延伸，其中各所述隔離結構設置於兩個相鄰的所述主動區之間； 多個導體結構組，沿著所述第一方向平行配置於所述基底上，其中各所述導體結構組與排列成同一行的各所述主動區相連，以於各所述主動區上形成第一接觸區與第二接觸區； 多個位元線結構，沿著第二方向平行配置於所述基底上，其中所述位元線結構貫穿所述導體結構組，且各所述位元線結構與排列成同一行的所述主動區相連，以於所述第一接觸區與所述第二接觸區之間形成第三接觸區；以及 多個間隙壁，沿著所述第二方向平行配置於所述位元線結構的側壁上，以電性隔離所述位元線結構與所述導體結構組。
- 如申請專利範圍第1項所述的動態隨機存取記憶體，更包括多個字元線組，其位於所述基底中且沿著所述第一方向延伸，其中各所述字元線組具有兩個埋入式字元線，且所述兩個埋入式字元線夾住排列成同一行的所述主動區的所述第三接觸區。
- 如申請專利範圍第1項所述的動態隨機存取記憶體，其中各所述位元線結構包括位元線接觸窗、位元線以及蓋層，所述位元線接觸窗位於所述位元線與所述第三接觸區之間，以電性連接所述位元線與所述第三接觸區。
- 如申請專利範圍第3項所述的動態隨機存取記憶體，其中所述位元線接觸窗包括多晶矽層、磊晶矽層或其組合， 其中所述間隙壁包括單層結構、雙層結構或多層結構，所述間隙壁的材料包括氧化矽、空氣間隙、氮化矽或其組合。
- 如申請專利範圍第1項所述的動態隨機存取記憶體，其中各所述位元線結構的頂面寬度與底面寬度實質上相同，而各所述位元線結構的寬度小於所述主動區的短邊的寬度。
- 如申請專利範圍第1項所述的動態隨機存取記憶體，其中與所述第一接觸區以及所述第二接觸區接觸的所述導體結構組為電容器接觸窗，所述電容器接觸窗的材料包括多晶矽、矽鍺、碳化矽或其組合。
- 如申請專利範圍第1項所述的動態隨機存取記憶體，其中相鄰兩行的所述主動區呈鏡像配置。
- 一種動態隨機存取記憶體的製造方法，包括： 提供基底，所述基底具有多個主動區，所述主動區配置成帶狀且排列成一陣列； 於所述基底中形成多個隔離結構，所述隔離結構沿著第一方向延伸，且各所述隔離結構設置於兩個相鄰的所述主動區之間； 於所述基底上形成多個導體結構組，所述導體結構組沿著所述第一方向延伸，且各所述導體結構組與排列成同一行的各所述主動區接觸，以於各所述主動區上形成第一接觸區與第二接觸區； 形成多個開口，所述開口沿著第二方向延伸且暴露出部分所述主動區； 於所述開口的側壁上形成多個間隙壁，所述間隙壁沿著所述第二方向延伸；以及 於所述開口的所述間隙壁之間形成多個位元線結構，各所述位元線結構與排列成同一行的部分所述主動區相連，以於所述第一接觸區與所述第二接觸區之間形成第三接觸區。
- 如申請專利範圍第8項所述的動態隨機存取記憶體的製造方法，在形成所述開口之前，更包括於所述導體結構組上形成一介電層，其中所述介電層填入所述導體結構組之間的空間，使得所述開口貫穿所述導體結構組與所述介電層。
- 如申請專利範圍第8項所述的動態隨機存取記憶體的製造方法，其中所述位元線結構的形成方法包括化學氣相沉積法、選擇性磊晶成長法或其組合。
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