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TW201905976A - 半導體結構及半導體裝置的形成方法 - Google Patents

半導體結構及半導體裝置的形成方法

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TW201905976A
TW201905976A TW106135776A TW106135776A TW201905976A TW 201905976 A TW201905976 A TW 201905976A TW 106135776 A TW106135776 A TW 106135776A TW 106135776 A TW106135776 A TW 106135776A TW 201905976 A TW201905976 A TW 201905976A
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semiconductor layer
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陳奕升
陳自強
張智勝
吳政憲
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台灣積體電路製造股份有限公司
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Abstract

一種形成半導體裝置的方法，包含提供半導體結構，半導體結構包含從第一區域延伸至第二區域的第一半導體材料。此方法還包含移除在第二區域中的一部分第一半導體材料以形成凹部，且此凹部暴露出設置於第一區域中的第一半導體材料的側壁；形成介電材料覆蓋側壁；當介電材料覆蓋側壁時，在與介電材料相鄰的第二區域中磊晶生長第二半導體材料；以及形成包含第一半導體材料的第一鰭片和包含第二半導體材料的第二鰭片。

Description

半導體結構的隔離製造方法
半導體積體電路(IC)產業已經經歷了指數增長。積體電路材料和設計的技術進步已經產生了許多代的半導體積體電路，其中每一代的積體電路與上一代的積體電路相比，具有更小且更複雜的電路。在半導體積體電路演進的過程中，隨著幾何尺寸(可以利用製造程序製造之最小的組件或線路)的縮小，功能密度(functional density，每個晶片面積中互連裝置的數量)已普遍增加。尺寸縮減所提供的優勢在於增加生產效率和降低相關成本。尺寸縮減也可增加處理和製造半導體積體電路的複雜性，並且為了實現這些進步，在半導體積體電路處理和製造的領域中需要類似的發展。
例如，藉由增加閘極-通道的耦合來改進閘極的控制、降低截止狀態電流(OFF-state current)和減少短通道效應(short-channel effects,SCEs)已經引入了多閘極裝置。其中一種多閘極裝置為水平環繞式閘極(horizontal gate-all-around,HGAA)電晶體，其閘極結構延伸環繞其水平通道區域，以接近通道區域的全部側面。水平環繞式閘極電晶體與傳統的互補式金屬氧化物半導體 (CMOS)製程兼容，允許進一步地尺寸縮小，同時保持閘極控制和減輕短通道效應。然而，水平環繞式閘極電晶體的製造是具有挑戰性的。例如，藉由現有方法以磊晶生長用於水平環繞式閘極電晶體的堆疊半導體材料來形成通道並非在各方面都令人滿意，特別是當裝置間距(pitch)小時，例如40奈米或更小。
100‧‧‧方法
102、104、106、108、110、112、114、116、118、 120、122、124、126、128‧‧‧操作
200、200'、200"、200'''‧‧‧半導體結構
202、204‧‧‧基板
208、210、212、214、216、218‧‧‧半導體層
302‧‧‧圖案化遮罩
306‧‧‧側壁
308‧‧‧部分頂表面
310‧‧‧圖案化光阻層
318‧‧‧凹部
370‧‧‧第一區域
380‧‧‧第二區域
502‧‧‧介電材料層
802、804‧‧‧鰭片
820‧‧‧溝槽
1102‧‧‧隔離特徵
1202‧‧‧n型場效電晶體
1204‧‧‧p型場效電晶體
1206、1208、1222、1224‧‧‧源極/汲極區域
1212、1226‧‧‧閘極
1232‧‧‧第一通道
1234‧‧‧第二通道
1402‧‧‧氧化矽層
1406、1408‧‧‧結晶方向
1410‧‧‧角度
h、h'‧‧‧高度
S‧‧‧間距
當讀到隨附的圖式時，從以下詳細的敘述可充分瞭解本揭露的各方面。值得注意的是，根據工業上的標準實務，各種特徵不是按比例繪製。事實上，為了清楚的討論，各種特徵的尺寸可任意增加或減少。
第1圖為根據本揭露之各種態樣繪製的形成半導體裝置的方法流程圖。
第2~11B圖為根據本揭露一些實施方式繪製根據第1圖的方法構成之半導體裝置的各製造階段截面圖及透視圖。
第12圖為形成場效電晶體(FET)的方法流程圖。
第13A~13D圖為根據一些實施方式繪製根據第1圖的方法構成之半導體裝置的各製造階段截面圖。
第14A~14J圖為根據一些實施方式繪製根據第1圖的方法藉由結合兩個半導體基板形成的半導體裝置在各製造階段的截面圖及透視圖。
為了彰顯本揭露之不同技術特徵，本揭露於以下提供許多不同實施例或範例。為了使本揭露簡潔，確切的元件或排列方式範例將於以下進行描述。然而，這些僅僅是範例而並非用以限定本揭露。舉例來說，第一特徵形成於第二特徵上之敘述，包含了第一與第二特徵有直接接觸之實施例、及第一與第二特徵之間可能形成額外特徵的實施例以至於第一與第二特徵未直接接觸。此外，本揭露在不同範例中可能重複使用參考數字及/或字元。這些重複是為了簡潔性及明確性，而非指示所討論之不同實施例及/或其構成間之關係。
進一步來說，空間相對之詞，如「緊鄰...之下」、「在...之下」、「在...之上」、「...之上部」及其類似詞，可在此用於描述一元素或特徵與另一元素或特徵之關係以簡化敘述。這些空間相對詞意欲涵蓋圖式所繪示之向位以外之裝置於使用或操作中的不同向位。當裝置被轉向(旋轉90°或其他角度)時，空間相對詞之詮釋也將相應變化。
本揭露是關於半導體裝置及其製造方法。更具體地說，本揭露是關於形成環繞式閘極(gate-All-around,GAA)裝置。環繞式閘極裝置包含其閘極結構或一部分閘極結構形成在通道區域四邊(例如圍繞一部分的通道區域)的任何裝置。環繞式閘極裝置的通道區域可以包含奈米線通道、條形通道和/或其他合適的通道構型(configurations)。在某些實施方式中，環繞式閘極裝置的通道區域可具有多條垂直間隔開的水平奈米線或水平條(horizontal bars)，使 得環繞式閘極裝置成為堆疊的水平環繞式閘極(S-HGAA)裝置。環繞式閘極裝置在此處可包含p型金屬氧化物半導體環繞式閘極裝置或n型金屬氧化物半導體環繞式閘極裝置。此外，環繞式閘極裝置可具有一或多個通道區域(例如奈米線)與單個連續的閘極結構或多閘極結構相連。本領域具通常知識者可從本揭露的各方面了解半導體裝置的其他示例。
第1圖為根據本揭露各個方面繪製形成半導體裝置200的方法100流程圖。方法100僅為示例，而並非用以限定本揭露。可在方法100之前、之中和之後提供額外的操作，並且在其他實施方式中，一些操作可被替換、刪除或移動。方法100的一些實施方式將在以下搭配第2~11B圖和半導體結構200進行描述。在此之後，方法100的其他實施方式將搭配第13A-13D圖所示的半導體結構200'及第14A-14J圖所示的半導體結構200"進行描述。
在第1圖方法100的操作102中，提供半導體結構200。在各種實施方式中，半導體結構200可包含不同的特徵。在一實施方式中，半導體結構200包含基板202及交替設置的半導體層208與半導體層210的疊層(第2圖)。在另一實施方式中，半導體結構200'包含塊體(bulk)半導體基板202(第13A圖)。在又一實施方式中，半導體結構200"包含半導體基板202及半導體基板204的疊層(第14C-1圖)。提供半導體結構200是為了更清楚的說明，並不一定將本揭露的實施方式限制為任何數量的裝置、任何數量的區域、或 任何結構或區域的配置(configuration)。此外，第2~14J圖所示的半導體結構可以是處理積體電路或其一部分的期間所製造的中間裝置(intermediate devices)，中間裝置可包含靜態隨機存取記憶體(SRAM)和/或邏輯電路、被動元件(例如電阻、電容器和電感器)以及主動元件，主動元件例如p型場效電晶體(PFETs)、n型場效電晶體(NFETs)、多閘極場效電晶體(例如鰭式場效電晶體、金屬氧化物半導體場效電晶體)、互補式金屬氧化物半導體電晶體、雙極性電晶體(bipolar transistor)、高電壓電晶體(high voltage transistor)、高頻電晶體、其他記憶元件及其組合。
參照第2圖，在此實施方式中，半導體結構200包含基板202及交替或交錯堆疊的半導體層208與半導體層210的疊層(例如，半導體層210設置在半導體層208之上，然後另一半導體層208設置在上述半導體層210之上，依此類推)。在此實施方式中，基板202可以是半導體基板，例如矽基板。基板202可以包含各種層，包含形成在半導體基板上的導電層或絕緣層。基板202可以包含各種摻雜構型。例如，可以在為不同裝置類型(例如，n型場效電晶體(NFET)、p型場效電晶體(PFET))設計的基板202的區域上形成不同的摻雜輪廓(doping profiles)(例如，n阱、p阱)。基板202也可以包含其他半導體，例如鍺、碳化矽(SiC)、矽鍺(SiGe)或金剛石。或者，基板202可以包含化合物半導體和/或合金半導體。此外，基板202可以選擇性地包含磊晶層，其可以被應變以用於增強性能，基板202也 可以包含絕緣體上矽結構，和/或具有其它合適的增強特徵。
繼續參考第2圖，半導體層208及半導體層210在垂直方向上交替地設置，以形成疊層。在各種實施方式中，疊層可以包含以任意數量交替設置的半導體層208及半導體層210。半導體層208及半導體層210可以具有不同的厚度。半導體層208的其中一層可以與其另一層具有不同的厚度。半導體層210的其中一層可以與其另一層具有不同的厚度。半導體層208及半導體層210中每一層的厚度可以在幾奈米到幾十奈米的範圍內。應當理解，儘管第2圖繪示半導體層208是疊層的最底層，半導體層210也可以是疊層的最底層。疊層的第一層可以比其他的半導體層208及半導體層210更厚。在一實施方式中，每個半導體層208的厚度為約5nm至約20nm，並且每個半導體層210的厚度為約5nm至約20nm。
半導體層208與半導體層210具有不同的組成。在各種實施方式中，半導體層208及半導體層210之間具有不同氧化速率和/或不同蝕刻選擇性的組成。在一實施方式中，半導體層208包含矽鍺(Si1-xGex)，並且半導體層210包含矽(Si)。在一實施方式中，半導體層210可以是未摻雜或基本上不含摻雜劑的矽(即，具有約0cm-3至約1x1017cm-3濃度的外部摻雜劑)，例如，在形成半導體層210時不進行刻意的摻雜(例如，矽)。或者，可以刻意地摻雜半導體層210。例如，半導體層210可以是摻雜有p型摻雜劑(例如用於形成p型通道的硼(B)、鋁(Al)、銦(In)和鎵 (Ga))或n型摻雜劑(例如用於形成n型通道的磷(P)、砷(As)和銻(Sb))的矽。在一些實施方式中，半導體層208是Si1-xGex，包含莫爾比小於50%(x<0.5)的鍺(Ge)。例如，半導體層208的Si1-xGex可以包含莫爾比為約15%至約35%的Ge。此外，半導體層208彼此之間可以包含不同的組成，並且半導體層210彼此之間可以包含不同的組成。
在各種實施方式中，半導體層208及半導體層210中的任一個可以包含其他材料，舉例而言，諸如碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦和/或銻化銦的化合物半導體，諸如GaAsP、AlInAs、AlGaAs、InGaAs、GaInP、和/或GaInAsP或其組合之合金半導體。可以基於不同的氧化速率和/或蝕刻選擇性來選擇半導體層208和半導體層210的材料。如上所述，半導體層208和半導體層210可以是摻雜的或未摻雜的半導體層。
在各種實施方式中，半導體層208及半導體層210從基板202的頂表面磊晶生長。例如，半導體層208及半導體層210中的每一層可以藉由分子束磊晶(MBE)製程、化學氣相沉積(CVD)製程(例如，有機金屬化學氣相沉積(MOCVD)製程)和/或或其它合適的磊晶生長製程生長。在磊晶生長期間，基板202的晶體結構向上延伸，導致半導體層208及半導體層210與基板202具有相同的結晶方向(crystal orientation)。
在結晶半導體材料中，構成固體的原子以周期性方式排列。如果整個固體存在周期性排列，則物質被定義 為由晶體形成。在晶體中，原子的周期排列通常稱為「晶格」。晶格也包含代表整個晶格的體積，並且被稱為在整個晶體中有規律重複的單位晶格(unit cell)。例如，矽具有鑽石立方(diamond cubic)晶格結構，其可以表示為兩個互穿的面心立方晶格。因此，分析和可視化立方晶格的簡單性可以擴展到矽晶體的特徵。在此敘述中，將描述半導體晶體(例如，矽晶體)中的各個平面，特別是(100)、(110)和(111)面。這些平面限定了半導體原子平面相對於主晶軸的方向。標號(xyz)被稱為米勒指數，並且由矽晶面與主晶軸相交的點的倒數決定。
在此實施方式中，矽基板202的晶體結構具有(100)晶面之頂表面。因此，半導體層208及半導體層210各自具有頂表面於相同的(100)晶面上。在其他各種實施方式中，矽基板202的頂表面可具有不同於(100)晶面的晶面，例如在(110)晶面。因此，半導體層208及半導體層210保持相同的晶體結構並且在頂表面中呈現相同的(110)晶面。在磊晶生長之後，可以執行化學機械平坦化(CMP)製程以平坦化半導體結構200的頂表面。
在第1圖方法100的操作104中，形成圖案化遮罩在半導體裝置200的頂表面上。參考第3圖，圖案化遮罩覆蓋第一區域370且包含開口暴露出半導體裝置200的第二區域380。在一實施方式中，第一區域370是基板202中定義為一個或多個n型場效電晶體(FET)的區域，並且第二區域380是基板202中定義為一個或多個p型場效電晶體 (FET)的區域。應當理解，半導體裝置200可以選擇性地具有p型場效電晶體形成在第一區域370中，並且具有n型場效電晶體形成在第二區域380中。圖案化遮罩可以是軟遮罩(例如光阻層)或硬遮罩(例如介電材料層)或是其組合。在一實施方式中，圖案化遮罩包含設置在第一區域370上的硬遮罩302及藉由微影製程形成在硬遮罩302上的圖案化光阻層310。蝕刻硬遮罩302以將開口從圖案化光阻層310轉移到硬遮罩302。在一些示例中，硬遮罩302包含氧化矽、氮化矽、氮氧化矽、碳化矽、碳化矽氮化物、碳化矽氮氧化物、其他半導體材料和/或其他介電材料。在一實施方式中，硬遮罩302具有約1nm至約40nm的厚度。硬遮罩302可以藉由熱氧化、化學氣相沉積(CVD)、原子層沉積(ALD)或任何其它合適的方法形成。示例性微影製程可以包含形成光阻層，藉由微影曝光製程曝光光阻層，進行後曝光烘烤(post-exposure bake)製程，以及顯影光阻層以形成圖案化光阻層。微影製程可以選擇性地被其他技術替代，例如電子束寫入、離子束寫入、無遮罩圖案化或分子印刷。在一些實施方式中，圖案化光阻層310可以在後續蝕刻製程中直接作為蝕刻遮罩。圖案化光阻層310可以在硬遮罩302圖案化之後藉由合適的製程(例如濕式剝離或電漿灰化)移除。
在第1圖方法100的操作106中，蝕刻第二區域380中的半導體層208及半導體層210的疊層直到暴露基板202，以形成凹部318。參考第4圖，蝕刻製程是利用硬遮罩302作為蝕刻遮罩來選擇性地移除在第二區域380中的半導 體層208及半導體層210。蝕刻製程還可進一步繼續凹陷基板202以確保基板202的部分頂表面308暴露在凹部318中。被蝕刻的半導體層208及半導體層210疊層的側壁306也被暴露出，以定義凹部318的邊緣。蝕刻製程可以包含乾蝕刻、濕蝕刻或其組合。圖案化遮罩302保護位於第一區域370中的半導體層208及半導體層210的疊層免於被蝕刻。在各種示例中，蝕刻製程可以包含使用合適的蝕刻劑(例如含氟蝕刻氣體或含氯蝕刻氣體，如Cl2、CCl2F2、CF4、SF6、NF3、CH2F2或其它合適的蝕刻氣體)的乾蝕刻。在某些示例中，蝕刻製程可以包含使用合適的蝕刻劑(例如以氫氟酸(HF)為主的溶液、以硫酸(H2SO4)為主的溶液、以鹽酸(HCl)為主的溶液、以氫氧化銨(NH4OH)為主的溶液、其他合適的蝕刻溶液或其組合)的濕蝕刻。蝕刻製程可以包含多於一個步驟。
在第1圖方法100的操作108中，共形地形成介電材料層502覆蓋半導體結構200。如第5圖所示，沉積介電材料層502作為毯覆層。在一實施方式中，介電材料層502具有厚度為約1nm至約40nm。介電材料層502可以包含半導體氧化物、半導體氮化物、半導體氮氧化物、半導體碳化物氮化物、半導體碳化物氮氧化物、金屬氧化物(例如氧化鉿、氧化鋯和氧化鋁)、其他介電質和/或其他合適的材料，並且可以選擇與硬遮罩302具有不同的蝕刻選擇性的材料。在一示例中，硬遮罩302包含氧化矽，並且介電材料層502包含氮化矽。在另一示例中，硬遮罩302包含氮氧化矽， 並且介電材料層502包含氧化鋁。在另一示例中，硬遮罩302包含碳化矽氮氧化物，並且介電材料層502包含氧化鋯。介電材料層502可以藉由任何合適的製程包含原子層沉積(ALD)、化學氣相沉積(CVD)、電漿化學氣相沉積(PECVD)或其他合適的沉積技術沉積在硬遮罩302、側壁306和基板202的部分頂表面308上。可以使用共形的沉積技術。
在第1圖方法100的操作110中，移除沉積在半導體結構200水平表面上的一部分介電材料層502，同時半導體層208及半導體層210疊層的側壁306仍被介電材料層502的剩餘部分覆蓋(第6A圖)。為了執行移除步驟，可以進行非等向性蝕刻(例如乾蝕刻或電漿蝕刻)以回蝕並移除沉積在硬遮罩302水平表面及基板202的部分頂表面308的介電材料502。藉由這種方法，只保留沉積在側壁306部分的介電材料層502。由於每個特徵的不同蝕刻靈敏度，部分介電材料層502被選擇性地蝕刻，而不蝕刻(或不顯著地蝕刻)硬遮罩302。可以調整各種蝕刻參數以蝕刻介電材料層502，蝕刻參數例如，蝕刻劑組成、蝕刻溫度、蝕刻溶液濃度、蝕刻時間、蝕刻壓力，電源功率、RF偏電壓、RF偏功率、蝕刻劑流速、其它合適的蝕刻參數或其組合。在一些實施方式中，硬遮罩302的厚度在非等向性蝕刻後減少約5%至15%，例如厚度從約40nm下降到約35nm。沉積在側壁306的介電材料層502也可能因非等向性蝕刻而遭受一些材料損失。在一些實施方式中，介電材料層502的厚度減少約 8%至20%，例如厚度從約40nm下降到約35nm。在一些實施方式中，由於可選擇性地過蝕刻以進一步讓基板202凹陷，使基板202的部分頂表面308可以低於半導體層208及半導體層210疊層的底表面高度h，以確保基板202暴露(第6B圖)。因此，介電材料層502的底端可以比半導體層208及半導體層210疊層的底表面低一個高度h。高度h可以在約1nm至約40nm的範圍內。為了方便討論，以第6A圖所示的半導體結構200作為後續操作的示例。本領域具通常知識者應了解到，如第6B圖所示的半導體結構200也可以用於後續的操作。
在第1圖方法100的操作112中，形成交替設置的半導體層212和半導體層214的疊層。參考第7圖，半導體層212及半導體層214在凹部318中磊晶生長。在一實施方式中，半導體層212及半導體層214包含與上述半導體層208及半導體層210類似的幾何尺寸或組成。因此，在此僅簡要地描述。操作112中的磊晶生長步驟可以包含不止一個步驟來生長具有不同半導體材料的多個半導體層。半導體層212及半導體層214中的每一層可以藉由分子束磊晶(MBE)製程、化學氣相沉積(CVD)製程(例如，有機金屬化學氣相沉積(MOCVD)製程)和/或其他合適的磊晶生長製程來生長。半導體層212及半導體層214的每一層可以包含矽、矽鍺或其他合適的元素半導體材料或化合物半導體材料。在一些實施方式中，半導體層212與半導體層214具有與彼此不同的組成。在各種實施方式中，半導體層212與半 導體層214之間具有不同氧化速率和/或不同蝕刻選擇性的組成。此外，半導體層212與半導體層214可以與半導體層208及半導體層210中的任一個具有不同的組成。在一些實施方式中，半導體層212及半導體層214中的一個與半導體層208及半導體層212中的一個具有相同的組成。例如，在一實施方式中，半導體層214包含與半導體層210相同的組成(例如，包含矽)。在一實施方式中，半導體層212包含Si1-yGey並且半導體層208包含Si1-xGex。在另一實施方式中，半導體層212包含Si1-yGey，其中Ge的莫爾比高於半導體層208中的Si1-xGex組成(y>x)。例如，半導體層212中的Si1-yGey可以包含Ge的莫爾比大於50%(y>0.5)，例如，半導體層212中的Ge為約50%至70%，而半導體層208的Si1-xGex包含Ge的莫爾比小於50%(x<0.5)，例如半導體層208中Ge為約15%至35%。
半導體層212及半導體層214可以具有不同的厚度。半導體層212中的一層與其另一層可以具有不同的厚度。半導體層214中的一層與其另一層可以具有不同的厚度。半導體層212及半導體層214中的每一層的厚度可以在幾奈米至幾十奈米的範圍內。在一實施方式中，每個半導體層212具有約5nm至約20nm的厚度，每個半導體層214具有約5nm至約20nm的厚度。應當理解，儘管第7圖繪示半導體層212為疊層的最底層，但半導體層214也可以是最底層。
在第一區域370中，硬遮罩302作為半導體層208及半導體層210的疊層頂表面上的覆蓋層，以阻擋在第 一區域370的頂表面上發生磊晶生長。而在第二區域380中，介電材料層502覆蓋側壁306，從而阻止從側壁306磊晶生長，使得磊晶生長不會在由側壁306往第二區域380的橫向方向上發生。因此，在一些實施方式中，磊晶生長的半導體層212及半導體層214被限制在基板202的部分頂表面308。基板202的晶體結構僅在頂表面上具有晶面，以在第二區域380中向上延伸，使得半導體層212及半導體層214具有與基板202相同的晶體方向。由於介電材料層502的隔離，在第一區域370、第二區域380和基板202中磊晶生長的半導體層呈現相同的晶體方向。在一實施方式中，每個半導體層208、210、212、214及基板202具有頂表面在(100)晶面上。
在第1圖方法100的操作114中，執行化學機械平坦化製程以在磊晶生長半導體層212及半導體層214之後平坦化半導體結構200的頂表面。繼續參考第7圖，硬遮罩302可以在操作114中做為化學機械平坦化停止層。操作114還可以移除硬遮罩層302。因此，半導體層208及半導體層210的疊層被暴露出以形成半導體結構200頂表面的一部分。
在第1圖方法100的操作116中，圖案化半導體結構200以形成從基板202延伸的一個或多個鰭片，且每個鰭片包含半導體層的疊層。參考第8圖的示例，在此實施方式中，半導體結構200包含在第一區域370中的鰭片802以及在第二區域380中的鰭片804，鰭片802包含半導體層208 及半導體層210的疊層，鰭片804包含半導體層212及半導體層214的疊層。提供兩個鰭片是為了便於說明，實際上可以形成任何數量的鰭片。鰭片802及鰭片804被間距S隔開。在一些實施方式中，間距S為約5nm至約60nm。在另一些實施方式中，間距S為約15nm至約40nm，以緊密整合裝置。
操作116可以包含各種製程，例如微影及蝕刻。首先，操作116藉由微影製程在半導體結構200上形成遮罩元件。微影製程可以包含在半導體結構200上形成光阻(或抗蝕劑)，對此光阻進行曝光以定義各種幾何形狀的圖案，執行曝光後的烘烤(post-exposure bake)製程，以及顯影光阻以形成遮罩元件。隨後，操作116通過遮罩元件蝕刻第一區域370中的半導體層208及半導體層210以及第二區域380中的半導體層212和半導體層214，以在其中形成溝槽820。蝕刻製程可以包含一個或多個乾蝕刻製程、濕蝕刻製程或其他合適的蝕刻技術。例如，乾蝕刻製程可以使用含氧氣體、含氟氣體(例如，CF4、SF6、CH2F2、CHF3和/或C2F6)、含氯氣體(例如，Cl2、CHCl3、CCl4和/或BCl3)、含溴氣體(例如，HBr和/或CHBr3)、其他合適的氣體、和/或電漿和/或其組合。例如，濕蝕刻可以在包含稀釋的氫氟酸(DHF)、氫氧化鉀(KOH)溶液、氨水、含有氫氟酸(HF)的溶液、硝酸(HNO3)和/或醋酸(CH3COOH)或其他合適的溼蝕刻劑中蝕刻。半導體層的剩餘部分成為鰭片802及鰭片804，以定義圍繞鰭片802及鰭片804的溝槽820。蝕刻製程 可以進一步繼續至使基板202凹陷。在一些實施方式中，蝕刻製程可能需要過蝕刻至基板202中以確保整個溝槽820中的基板202暴露出。
本揭露的實施方式所提供形成堆疊半導體層的多個區域的方法，優於其他的方法。如第7圖所示，介電材料層502在第一區域370及第二區域380之間提供橫向隔離(lateral isolation)，使半導體層212及半導體層214的疊層由被基板202頂表面限定的晶面磊晶生長。在第一區域370與第二區域380之間沒有橫向隔離的狀況下，會從半導體層208及半導體層210疊層的側壁306發生磊晶生長。從側壁306發生的磊晶生長將會在與基板202頂表面的晶面垂直之晶面上提供橫向方向的生長。垂直半導體平面的橫向生長導致在鄰近暴露側壁的區域中垂直堆疊半導體層。因此，在沒有橫向隔離(例如，介電層502)的情況下，在第二區域中生長的磊晶層將包含不同的晶面(例如，(110)晶面的垂直部分混合(100)晶面的水平部分)。在側壁上垂直生長材料的區域將在接觸到疊層的水平部分之前延伸一定距離，從而形成「轉向區域(turning region)」。轉向區域(從側壁生長的磊晶層)的厚度大致等於疊層生長的高度。轉向區域不適合用於形成鰭片，因此成為基板上的損失區域，並導致鰭片之間的間隔更寬。因此，如本揭露內容的一些實施方式所述，在側壁上提供橫向隔離，即在第一區域370及第二區域380之間產生隔離，可在鰭片之間提供更小的間隔(例如，兩個相鄰鰭片802和804之間的間距S)，有利地增加了半導 體裝置的集成度(integration)。
在第1圖方法100的操作118中，形成鰭片802及鰭片804之間的隔離特徵1102。參考第9圖，隔離特徵1102可以由氧化矽、氮化矽、氮氧化矽、摻雜氟化物的矽酸鹽玻璃、低k介電材料和/或其它合適的絕緣材料形成。隔離特徵1102可以是淺溝渠隔離(STI)特徵。操作118可以包含各種製程，例如沉積和蝕刻。在一些實施方式中，方法100的操作118將介電材料(例如氧化矽)沉積到溝槽820中。介電材料可以藉由化學氣相沉積(CVD)、電漿輔助化學氣相沈積(PECVD)、物理氣相沉積(PVD)、熱氧化或其它技術形成。可以執行化學機械平坦化製程以平坦化半導體結構200的頂表面。之後，介電材料藉由選擇性蝕刻而凹陷，以形成隔離基板202各個部分和/或磊晶疊層208/220和212/214的隔離特徵1102。選擇性蝕刻可以包含濕蝕刻、乾蝕刻或其組合以選擇性地回蝕隔離特徵1102。
方法100繼續進行至操作120以在鰭片802及鰭片804上形成場效電晶體。在一示例中，方法100在第一區域370中的鰭片802上形成n型場效電晶體，在第二區域380中的鰭片804上形成p型場效電晶體。如第10圖所示，在一些實施方式中，操作120還包含在場效電晶體中形成奈米線通道(或條形通道)。奈米線(nanowire)的形成包含選擇性蝕刻製程，以從場效電晶體的相應通道區域(或通道和源極/汲極區域)中選擇性地移除一個半導體層。在一實施方式中，半導體層208(例如，Si1-xGex)從鰭片802的通道區 域移除，而留下半導體層210(例如，Si)作為n型場效電晶體的通道；半導體層214(例如，Si)從鰭片804的通道區域移除，而留下半導體層212(例如，Si1-yGey)作為p型場效電晶體的通道。操作120還可以包含在鰭片上形成閘極疊層，並且使閘極疊層填充如上所述藉由移除某些半導體層所提供的開口。閘極疊層可以圍繞每個相應場效電晶體中的每個通道半導體層。由於閘極疊層圍繞垂直堆疊的水平向通道半導體層，半導體結構200被稱為堆疊式水平環繞式閘極(stacked horizontal gate-all-around(S-HGAA))裝置。
參照第11A圖及第11B圖，分別在鰭片802及鰭片804上形成示例性的n型場效電晶體1202和示例性的p型場效電晶體1204。第11A圖為上視圖，且第11B圖是根據一些實施方式繪製的半導體結構200的透視圖。具體地說，n型場效電晶體1202包括源極/汲極(S/D)區域1206和1208，以及設置於源極/汲極區域1206和1208之間的閘極1212。類似地，p型場效電晶體1204包括源極/汲極區域1222和1224，以及設置於源極/汲極區域1222和1224之間的閘極1226。可以在每個鰭片特徵上形成一個或多個場效電晶體。每個場效電晶體的通道限定在設置於源極和汲極之間對應的部分鰭片中，並且位於閘極之下。在此實施方式中，n型場效電晶體1202具有第一通道1232在鰭片802中，且p型場效電晶體1204具有第二通道1234在鰭片804中。對於n型場效電晶體1202，載子(電子)沿堆疊的矽奈米線或條形通道(例如，Si層210)流過通道1232。對於p型場效電晶 體1204，載體(電洞)沿矽鍺奈米線或條形通道(例如，Si1-yGey半導體層212)流過通道1234。藉由提供具有由個別通道材料組成的n型場效電晶體和p型場效電晶體的半導體結構200，增強兩者的載子移動率(carrier mobility)，且裝置性能得到改善。
以下將進一步描述場效電晶體的形成。參考第1圖和第12圖，操作120包含各種過程和子操作，例如第12圖所示的操作122、124、126和128。在操作122中，在一些實施方式中，方法100分別在鰭片802及鰭片804上形成閘極疊層。在一實施方式中，閘極疊層將在後續的閘極替換製程中被移除。因此，將其稱為虛擬閘極疊層(dummy gate stacks)。虛擬閘極疊層在通道區域1232和1234處接合鰭片。虛擬閘極疊層可以包含單層或多層材料。在此實施方式中，虛擬閘極疊層包含多晶矽層或多層。在一實施方式中，虛擬閘極疊層還包含在多層下面的界面層(例如，氧化矽)。多層可以藉由合適的沉積製程形成，例如低壓化學氣相沉積(LPCVD)和電漿化學氣相沉積(PECVD)。在一實施方式中，首先沉積虛擬閘極疊層的各個層作為毯覆層(blanket layer)，然後用一個或多個光刻和蝕刻製程圖案化以形成虛擬閘極疊層。在虛擬閘極疊層被圖案化之後，可以在虛擬閘極疊層的側壁上形成閘極間隔物。閘極間隔物可以包含一種或多種介電材料，例如氮化矽、氧化矽、碳化矽、碳氧化矽(SiOC)、碳氮化矽(SiOCN)、其他材料或其組合。可以藉由合適的方法沉積間隔物層以毯覆半導體結構200來形成 閘極間隔物，例如化學氧化、熱氧化、原子層沉積(ALD)或化學氣相沉積(CVD)，然後藉由非等向性蝕刻製程蝕刻間隔物層以從虛擬閘極疊層的頂表面及鰭片(例如，鰭片802及鰭片804)頂表面和側壁表面移除部分間隔物層。基本上保留虛擬閘極疊層側壁表面上的部份間隔物層並成為閘極間隔物。在一實施方式中，非等向性蝕刻製程是乾蝕刻製程(例如，電漿蝕刻)。
在操作124中，在一實施方式中，源極/汲極(S/D)區域形成在n型場效電晶體1202的源極/汲極區域1206及1208中，以及p型場效電晶體1204的源極/汲極區域1222和1224中。在一實施方式中，形成源極/汲極區域包含磊晶生長半導體層以形成源極/汲極特徵。在一實施方式中，半導體層藉由分子束磊晶(MBE)製程、化學氣相沉積製程和/或其他合適的磊晶生長製程生長。在另一實施方式中，源極/汲極特徵是以n型摻雜劑或p型摻雜劑原位(in-situ)摻雜或非原位(ex-situ)摻雜。例如，在一些實施方式中，源極/汲極特徵包含摻雜硼的矽-鍺(SiGe)，以形成p型場效電晶體的源極/汲極特徵。在一些實施方式中，源極/汲極特徵包含摻磷的矽，以形成n型場效電晶體的源極/汲極特徵。
在一實施方式中，在操作126中，此方法繼續至移除虛擬閘極疊層以暴露鰭片的通道區域，例如鰭片802的通道區域1232和鰭片804的通道區域1234。移除包括多層和其下任何其他層的虛擬閘極疊層以形成相應的開口。在 一實施方式中，移除虛擬閘極疊層包含一個或多個蝕刻製程，例如濕蝕刻、乾蝕刻或其他蝕刻技術。操作126還可以形成奈米線通道(或條形通道)在暴露的通道區域中。參考第10圖的示例，在鰭片802的通道區域1232中，移除半導體層208或其一部分。因此，在通道區域1232中的部分半導體層210被懸置在相應的開口中。在鰭片804的通道區域1234中，移除半導體層214或其一部分。因此，在通道區域1234中的部分半導體層212被懸置在相應的開口中。在一實施方式中，在每個通道區域中，待移除的半導體層藉由選擇性濕蝕刻製程來蝕刻，而具有不同組成的其他半導體層基本保持不變。在一些實施方式中，選擇性濕蝕刻製程可以包含氟化氫(HF)或NH4OH蝕刻劑。在半導體層208包含SiGe且半導體層210包含Si的實施方式中，選擇性移除SiGe層208可以包含SiGe氧化製程，隨後進行SiGeOx移除。例如，SiGe氧化製程可以包含形成及圖案化各種遮罩層，使得氧化被控製在SiGe層208。在其他實施方式中，由於半導體層208及半導體層210的不同組成，SiGe氧化製程是選擇性氧化。在一些示例中，SiGe氧化製程可以藉由裝置200暴露於濕氧化製程、乾氧化製程或其組合來進行。此後，包含SiGeOx的氧化半導體層208被諸如NH4OH或稀釋的HF的蝕刻劑移除。
在一實施方式中，在操作128中，此方法繼續分別在鰭片802及鰭片804的通道區域1232及1234上形成閘極疊層1212和1226。參考第11A圖的示例，閘極疊層填 充通道區域中的開口並圍繞每個暴露的半導體層(例如，奈米線)，例如通道區域1232中的半導體層210和通道區域1234中的半導體層212。在此實施方式中，閘極疊層包含介電層，其可以由開口內表面上的一層或多層介電材料構成，並且直接包裹在每個通道半導體層上。介電層可以包含介電材料例如氧化矽或氮氧化矽，並且可以藉由化學氧化、熱氧化、原子層沉積、化學氣相沉積和/或其它合適的方法形成。介電層還可以包含高k介電層，例如氧化鉿、氧化鋯、氧化鑭、氧化鈦、氧化釔、鈦酸鍶、其他合適的金屬氧化物或其組合；並且可以藉由原子層沉積(ALD)和/或其他合適的方法形成。閘極疊層還包含閘極金屬疊層，其可以由介電層上的一個或多個層組成，以及閘極金屬疊層上的金屬填充層。閘極金屬疊層可以包含功函數金屬層。功函數金屬層可以是p型功函數金屬層或n型功函數金屬層。p型功函數金屬層包括選自由氮化鈦、氮化鉭、釕、鉬、鎢、鉑或其組合所組成之群組的金屬，但並不限於此。n型功函數金屬層包括選自由鈦、鋁、碳化鉭、碳化鉭氮化物、氮化鉭或其組合所組成之群組的金屬，但並不限於此。p型或n型功函數金屬層可以包含複數個層，且可以藉由化學氣相沉積(CVD)、物理氣相沉積(PVD)和/或其他合適的製程沉積。金屬填充層可以包含鋁、鎢、鈷、銅和/或其他合適的材料，並且可以藉由化學氣相沉積(CVD)、物理氣相沉積(PVD)、電鍍和/或其他合適的製程形成。閘極疊層圍繞垂直堆疊的水平方向的通道半導體層。因此，半導體結構200是堆疊式水平環繞式 閘極(S-HGAA)裝置。在一實施方式中，在沉積閘極疊層之後，執行化學機械平坦化製程以平坦化半導體結構200的頂表面。
可以執行進一步的製程以完成堆疊式水平環繞式閘極裝置200的製造。例如，此方法可以繼續在基板202上形成用以連接各種特徵的接觸開口、接觸金屬以及各種接觸、通孔、導線和多層互連特徵(例如，金屬層和層間介電質)以形成可包括一個或多個多閘極裝置的功能電路。
上述方法100的實施方式參考第2~11B圖和結構200，這些實施方式旨在作為本揭露各種其他實施方式的半導體裝置及其形成過程的示例。例如，第13A~13D圖繪示應用於包括塊體基板202的示例性半導體結構200'的方法100之另一示例。方法100的操作類似於上述。因此，僅簡要描述第13A~13D圖，並且在此重複參考數字以示出相同或相似的特徵，並且上述描述同樣適用於本實施方式。
在方法100的一實施方式中，參考第13A圖的示例，在操作102中，提供基板202。基板202可以是單個連續的半導體基板，例如矽基板。基板202可以包含各種層，包含形成在半導體基板上的導電層或絕緣層。基板202可以包含各種摻雜構型。在一實施方式中，基板202不包含磊晶生長的疊層(例如，如第2圖所示)。
在方法100的一實施方式中，在操作104中，在基板上形成圖案遮罩。示例性的第13A圖示出形成在基板202頂表面上以覆蓋第一區域370並暴露第二區域380的圖 案化遮罩。圖案化遮罩層可以包含硬遮罩302和形成在硬遮罩302上的圖案光阻層310。
在方法100的一實施方式中，方法進行至操作106，蝕刻半導體基板並使用操作104的遮罩。示例性的第13B圖示出在蝕刻製程中部分地移除區域380中的基板202以形成凹部318。蝕刻製程可以包含乾蝕刻、濕蝕刻或其組合。硬遮罩302保護區域370中的基板202不被蝕刻。方法繼續進行至操作108，可以沉積介電材料。沉積介電材料基本上可類似於上述操作108。參考第13B圖的示例，介電材料層502共形地沉積在半導體結構200'上，覆蓋區域370和區域380的水平表面以及凹部318之側壁的垂直表面。介電材料層502及硬遮罩302可以呈現出蝕刻選擇性。
方法繼續進行至操作110的一實施方式，蝕刻介電材料。蝕刻基本上可類似於上述操作110和結構200的蝕刻。示例性的第13C圖示出移除沉積在半導體結構200'水平表面上的部分介電材料層502，而垂直的側壁上的部分保留。為了移除部分介電材料層502，可以進行非等向性蝕刻，例如乾蝕刻或電漿蝕刻。由於蝕刻選擇性，在區域370中基板202的頂表面上的硬遮罩302基本上未被蝕刻。
方法繼續進行至操作112的一實施方式，生長磊晶疊層，此磊晶疊層基本上類似於上述示例性的結構。利用第13C圖的示例，在區域202中磊晶生長交替設置的半導體層212和半導體層214的疊層。半導體層212及半導體層214基本上可類似於如上第7圖所述。半導體層212及半導體 層214的每一層可以包含矽、矽鍺或其他合適的元素半導體材料或化合物半導體材料，而半導體層212及半導體層214具有不同的組成。作為一示例，半導體層212包含矽鍺，且半導體層214包含矽。在各種實施方式中，半導體層212及半導體層214具有不同氧化速率和/或不同蝕刻選擇性的組成。由於介電材料層502的阻擋，半導體層212及半導體層214的疊層被限制僅從暴露在區域380中的基板202頂表面的垂直方向上生長，避免從凹部318的側壁產生橫向磊晶生長。因此，半導體層212及半導體層214的每一層與基板202呈現相同的結晶方向，而不具有如上所述的「轉向區域」。
方法100的實施方式可以進一步進行至操作114和操作116。示例性的第13D圖示出半導體結構200'的圖案化以形成一個或多個從基板202延伸的鰭片，例如區域370中的鰭片802及區域380中的鰭片804。在所示實施方式中，鰭片802具有與基板202相同的組成，而鰭片804包含半導體層212及半導體層214的疊層。由介電材料層502提供的隔離使得鰭片802及鰭片804緊密堆疊，沒有從轉向區域(自基板202側壁的磊晶生長)插入額外的厚度。在一實施方式中，鰭片802及鰭片804藉由小於50nm的間距S隔開。方法100的一些實施方式可進行至完成基本上類似於上述第11A及11B圖的鰭片802及鰭片804上的場效電晶體。在所示實施方式中，場效電晶體1202具有與基板202相同的連續半導體材料形成的通道區域1232，而另一個場效電晶體1204具有由交替的半導體層疊層或奈米線疊層形成的通道 區域1234(例如，藉由在操作126中移除半導體層212或214的其中之一)。
第14A~14J圖示出了方法100的另一個示例性實施方式，方法100從區塊102開始，半導體結構200"包含兩個不同半導體基板結合在一起之疊層。第14A圖示出了基板202和基板204結合在一起的示例性的實施方式。在一些實施方式中，第一半導體基板202和第二半導體基板204具有不同的晶體結構和晶面方向。例如，半導體基板202可以具有頂表面308在(100)晶面中，並且半導體基板204可以具有頂表面310在(110)晶面中，如第14A圖所示。或者，第一半導體基板202和第二半導體基板204可以在晶體結構和平面定向方面相同，例如第14B圖所示，兩者都具有在(100)晶面中的頂表面308和頂表面310。因此，半導體基板202及半導體基板204的結晶方向<110>被定向在各個基板的頂表面中，並分別被標記為1406和1408。此處<110>是表示結晶半導體基板的結晶方向系列的另一米勒指數。如第14B圖所示，旋轉和配置半導體基板202及半導體基板204，使得相應的結晶方向1406和1408以它們之間的角度1410偏移。在一些實施方式中，角度1410為約45度。
在一些實施方式中，半導體基板202和半導體基板204是矽基板。然而，所揭露的結構和方法不是限制性的，並且可以擴展到其他合適的半導體基板和其他合適的結晶方向。例如，在相同或不同的晶體結構中，半導體基板202及半導體基板204中的任一個可以包含元素半導體(例如 鍺)、化合物半導體(例如矽鍺、碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦和/或銻化銦)或其組合。
第14C-1圖的示例繪示出半導體基板202及半導體基板204藉由適當的接合技術(例如直接接合、共晶接合、熔合結合、擴散接合、陽極接合或其它合適的接合方法)以如圖所示的構造結合在一起。在一實施方式中，藉由直接矽鍵結(DSB)將基板結合在一起。例如，直接矽鍵結製程可以包含預處理，在較低溫度下預鍵結，且在較高溫度下進行退火。當兩個基板結合在一起時，可以實現埋藏氧化矽層(BOX)或稱為氧化矽層1402。在一些示例中，半導體基板202及半導體基板204可以在接合之前藉由研磨或拋光而變薄到適當的厚度。
方法100在一實施方式進行到操作104，在操作102和第14C-1圖示例性的實施方式所述之基板上形成圖案化遮罩。圖案遮罩可以基本上類似於上述包含第3圖的示例。如第14C-1圖所示，隨後在基板204的頂表面上形成包含硬遮罩302和圖案光阻層310的圖案化遮罩以覆蓋第一區域370並暴露第二區域380。
在一些替代實施方式中，如第14C-2圖所示，半導體基板204還包含交替設置的半導體層216和半導體層218的疊層，其為磊晶生長並且基本上類似於上述所討論包含第2圖的示例。半導體層216和半導體層218中的每一個可以包含矽、矽鍺或其他合適的元素半導體材料或化合物半導體材料。在一些實施方式中，半導體層216和半導體層218 具有與彼此不同的組成。作為一示例，半導體層216包含矽且半導體層218包含矽鍺。作為另一示例，半導體層216包含矽鍺且半導體層218包含矽。半導體層216和半導體層218中的每一個具有與半導體基板202不同，與半導體基板204相同的晶體結構和相同的平面定向。
方法100繼續進行至操作106，一部分的基板被蝕刻。為了便於討論，使用如第14C-1圖所示的半導體結構200"作為後續操作的示例，本領域具通常知識者應了解到，如第14C-2圖所示的半導體結構200"也可以用於之後的操作。第14D圖示例性的示出在第二區域380中蝕刻第二半導體基板204直到在第二區域380中的第一基板202暴露，形成凹部318。蝕刻製程被設計成使用硬遮罩302作為蝕刻遮罩來選擇性地移除在第二區域380中的半導體材料。蝕刻製程還可以繼續凹陷第一半導體基板202以確保在第二區域380中的第一半導體基板202被暴露。蝕刻製程可以包含乾蝕刻、濕蝕刻或其組合。硬遮罩302保護第一區域370中的第二基板204免於被蝕刻。在各種示例中，蝕刻製程可以包含使用合適蝕刻劑的乾蝕刻，例如含氟蝕刻氣體或含氯蝕刻氣體，例如Cl2、CCl2F2、CF4、SF6、NF3、CH2F2或其他合適的蝕刻體。在某些示例中，蝕刻製程可以包含使用合適蝕刻劑的濕蝕刻，例如KOH溶液。蝕刻製程可以包含多於一個步驟。例如，蝕刻製程可以包含蝕刻第二基板204的矽材料的第一蝕刻步驟及蝕刻氧化矽層1402的第二蝕刻步驟。為了促進這個示例，蝕刻製程包含使用含氟蝕刻 氣體或含氯蝕刻氣體以蝕刻矽的乾蝕刻步驟，及使用氫氟酸蝕刻氧化矽的濕蝕刻步驟。暴露在凹部318中的半導體基板202的頂表面可以低於氧化矽層1402的底表面一高度h'。在一些實施方式中，高度h'為約1nm至約50nm。
類似於上述第5圖、第13B圖以及操作108所討論，隨後，將介電材料層502共形地沉積在半導體結構200"上(第14D圖)，覆蓋區域370和380的水平表面，以及凹部318側壁的垂直表面。介電材料層502和硬遮罩302可以具有提供蝕刻選擇性的組合物。
此方法的實施方式繼續進行至操作110，一部分的介電層被蝕刻。示例性的第14E圖示出沉積在半導體結構200"的水平表面上的部分介電材料層502被移除，而保留垂直側壁上的部分。為了移除部分的介電材料，可以進行非等向性蝕刻，例如乾蝕刻或電漿蝕刻。之後，方法進行至操作112，交替設置的半導體層212及半導體層214的疊層在基本類似於上述所討論的區域380中磊晶生長。半導體層212及半導體層214中的每一個可以包含矽、矽鍺或其他合適的元素半導體材料或化合物半導體材料。在一些實施方式中，半導體層212及半導體層214具有與彼此不同的組成。作為一示例，半導體層212包含矽鍺，並且半導體層214包含矽。由於介電材料層502在凹部318側壁上的阻擋，半導體層212及半導體層214疊層被限制在由暴露在區域380中的基板202的頂表面沿垂直方向生長，避免從凹部318的側壁產生橫向磊晶生長。因此，每個半導體層212及半導體層 214與基板202呈現相同的結晶方向，而不會在不同結晶方向形成轉向區域。
然後，方法100的一些實施方式可以繼續到剩餘操作中的一個或多個，包含操作114、116、118及120。示例性的第14F圖示出半導體結構200"的圖案化以形成從基板202延伸的一或多個鰭片，例如在區域370中的鰭片802及區域380中的鰭片804。鰭片802具有包含與基板204相同組成的頂部部分及包含與基板202相同組成的底部部分，且具有氧化矽層1402設置在上述兩部分之間。鰭片804包含半導體層212及半導體層214的疊層。由介電材料層502提供的隔離，使得鰭片802及鰭片804緊密堆疊。在一些實施方式中，藉由從基板204和/或202的側壁垂直磊晶生長形成的轉向區域被減少和/或消除。
示例性的第14G圖示出方法100形成淺溝渠隔離(STI)特徵1102以隔離各種鰭型主動區域。淺溝渠隔離特徵1102的形成還可以包含第一步驟，用一個或多個介電材料填充鰭片之間的溝槽；拋光半導體結構200"以移除過量的介電材料，並平坦化上表面的第二步驟；以及藉由選擇性蝕刻來凹陷淺溝渠隔離特徵1102的第三步驟。在一實施方式中，鰭片802的頂部部分從淺溝渠隔離特徵1102延伸出來，而底部部分和氧化矽層1402在淺溝渠隔離特徵1102之下。
結構200"示例的方法100的實施方式可以繼續至完成鰭片802及鰭片804上的場效電晶體。參考第14H-1 圖，藉由結合兩個半導體基板202和204，半導體結構200為p型場效電晶體和n型場效電晶體提供進一步的性能增強。例如，(110)晶面具有比(100)晶面更高的原子密度，因此由於對電洞傳導更好的共價鍵的數量最多，對於p型場效電晶體中的通道可能更好。藉由使用在(110)晶面中的半導體基板204作為通道，形成在鰭片802上的p型場效電晶體可以具有增強的電洞遷移率，而形成在鰭片804上的n型場效電晶體將磊晶生長層保持在與半導體基板202相同的(100)晶面中，增強了電子遷移率。為了促進此實施方式，可以藉由選擇性蝕刻移除在通道區域中的半導體層212及半導體層214的其中之一，以形成奈米線疊層(例如，移除矽鍺半導體層212)。因此，在一實施方式中，場效電晶體1202在與半導體基板204相同的(110)晶面中具有由半導體材料形成的通道區域1232，而另一個場效電晶體1204具有由交替的半導體層疊層形成的通道區域1234，或在與半導體基板202相同的(100)晶面中具有半導體材料的奈米線疊層。場效電晶體1204的閘極疊層填充通道區域中的開口並圍繞每個暴露的半導體層(例如，奈米線)。在另一實施方式中，場效電晶體1202具有在與場效電晶體1204的通道區域1234中的奈米線相同晶面中的半導體材料形成的通道區域1232，而通道區域1232具有由通道區域1234相應的結晶方向旋轉偏移角度的結晶方向(例如，<110>結晶方向)。結晶方向可以與鰭片縱向方向對齊。偏移角可以是約45度。
參考第14H-2圖，在一些替代實施方式中，例 如對於具有交替設置的半導體層疊層的接合半導體基板204(例如，如第14C-2圖所示的結構200")，在方法100繼續至完成鰭片802及鰭片804上的場效電晶體之後，區域370可以包含在氧化矽層1402上交替的半導體層218疊層(或奈米線218的疊層)，並且區域380可以包含交替的半導體層214疊層(或奈米線214的疊層)。因此，在一實施方式中，場效電晶體1202具有通道區域1232，通道區域1232是由交替半導體層的疊層形成，或是由與半導體基板204相同之具有頂表面在(110)晶面中的晶格的晶體半導體材料的奈米線疊層形成，而另一個場效電晶體1204具有通道區域1234，通道區域1234是由交替的半導體層的疊層形成，或是由與半導體基板202相同之具有頂表面在(100)晶面中的晶格的結晶半導體材料的奈米線疊層形成。場效電晶體1202及1204的閘極疊層填充相應通道區域中的開口並環繞每個暴露的半導體層或奈米線。在又一實施方式中，接合的半導體基板204與半導體基板202具有相同的晶面，但具有偏移的結晶方向(例如，第14B圖)，場效電晶體1202具有與場效電晶體1204中的奈米線214相同晶面的奈米線218，而奈米線218的半導體材料具有從奈米線214的半導體材料相應的結晶方向旋轉一偏移角度的晶體方向。(例如，<110>結晶方向)。結晶方向可以與奈米線長度方向對準。偏移角度可以為約45度。
在方法100的另一實施方式中，在如第14D圖示例性的結構200"所示的操作108和110中沉積和/或蝕刻 介電層之後，在基板的一些區域中生長單個半導體材料，而不是如上述區塊112提供的磊晶生長。參考第14I圖和結構200'''的示例，可以從暴露的半導體基板202的頂表面生長塊體半導體材料212，從而呈現與基板202相同的結晶方向。半導體材料212可以具有與半導體基板202相同或不同的組成。半導體材料212可以包含矽、矽鍺或其他合適的元素半導體材料或化合物半導體材料。在一些實施方式中，半導體材料212的底表面在氧化矽層1402之下。介電材料層502在磊晶生長期間提供區域370和區域380之間的隔離。示例性的第14J圖示出半導體結構200'''的圖案化以形成兩個鰭片802及804，然而鰭片可以是任意數量。鰭片802及鰭片804都在通道區域中具有連續的半導體材料。鰭片802具有與半導體基板204相同晶面和方向的通道區域，例如在(110)晶面中增加p型場效電晶體中的電洞遷移率；鰭片804具有與半導體基板202相同晶面和方向的通道區域，例如在(100)晶面中增加n型場效電晶體中的電子遷移率。
儘管不旨在限制，本揭露的一或多個實施方式為半導體裝置及其製程提供了許多益處。例如，本揭露的一些實施方式用於形成堆疊式水平環繞式閘極(S-HGAA)裝置的鰭片特徵。鰭片特徵可以形成為具有狹窄的間隔以符合緊密的鰭片到鰭片的間隔。這有利地增加了堆疊式水平環繞式閘極裝置的集成度。此外，本揭露的實施方式可以用於形成具有多個晶面和/或結晶方向的通道區域的堆疊式水平環繞式閘極裝置，提供極大的靈活性和性能提升。此外，本揭 露的實施方式可以整合到現有的互補式金屬氧化物半導體(CMOS)製造流程中，提供改進的製程窗口。
本揭露之一態樣為一種形成半導體裝置的方法。此方法包含提供一半導體結構，半導體結構包含從第一區域延伸至第二區域的第一半導體材料；移除在第二區域中的一部分第一半導體材料以形成凹部，凹部暴露出設置於第一區域中的第一半導體材料的側壁；以及形成介電材料覆蓋側壁。此方法還包含當介電材料覆蓋側壁時，在與介電材料相鄰的第二區域中磊晶生長第二半導體材料。此方法更包含形成第一鰭片及第二鰭片，其中第一鰭片包含第一半導體材料，第二鰭片包含第二半導體材料。
本揭露之另一態樣為一種形成半導體裝置的方法。此方法包含提供一基板，基板具有複數個第一半導體層及複數個第二半導體層設置在基板之上，第一半導體層具有與第二半導體層不同的材料組成，且上述第一半導體層與上述第二半導體層在垂直方向上彼此交替地設置；形成圖案化遮罩於基板的第一區域上；當圖案化遮罩在基板的第一區域上時，移除在基板第二區域中的上述第一半導體層及上述第二半導體層，使得在第一區域中的上述第一半導體層及上述第二半導體層的側壁被暴露出。此方法還包含共形地沉積介電材料層在包含側壁的基板之上；當介電材料層設置於側壁時，磊晶生長複數個第三半導體層及複數個第四半導體層在第二區域中，上述第三半導體層及上述第四半導體層具有不同的材料組成，且上述第三半導體層及上述第四半導體層在 垂直方向上彼此交替地設置；以及圖案化上述第一半導體層、上述第二半導體層、上述第三半導體層及上述第四半導體層，以在第一區域中形成第一鰭片，且在第二區域中形成第二鰭片。
本揭露之又一態樣為一種半導體結構。此半導體結構包含半導體基板，此半導體基板具有第一區域及第二區域；第一半導體結構設置在第一區域中的半導體基板上；以及第二半導體結構設置在第二區域的半導體基板上，其中在第一半導體結構與第二半導體結構相交的平面中，第一半導體結構具有(110)晶面且第二半導體結構具有(100)晶面，平面與半導體基板的頂表面平行。
前面已概述數個實施方式的特徵，因此所屬領域中熟習此技藝者可更了解本揭露之態樣。所屬領域中熟習此技藝者應了解到，其可輕易地利用本揭露做為基礎，來設計或潤飾其他製程與結構，以實現與在此所介紹之實施方式相同之目的及/或達到相同的功效。所屬領域中熟習此技藝者也應了解到，這類對等架構並未脫離本揭露之精神和範圍，且熟悉此技藝者可在不脫離本揭露之精神和範圍下，進行各種之更動、取代與潤飾。

Claims (20)

  1. 一種形成半導體裝置的方法，包含：提供一半導體結構，該半導體結構包含從一第一區域延伸至一第二區域的一第一半導體材料；移除在該第二區域中的一部分該第一半導體材料以形成一凹部，該凹部暴露出設置於該第一區域中的該第一半導體材料的一側壁；形成一介電材料覆蓋該側壁；當該介電材料覆蓋該側壁時，在與該介電材料相鄰的該第二區域中磊晶生長一第二半導體材料；以及形成一第一鰭片及一第二鰭片，其中該第一鰭片包含第一半導體材料，該第二鰭片包含該第二半導體材料。
  2. 如請求項1所述之方法，其中：該第一半導體材料包含插置在複數個第二半導體層中的複數個第一半導體層，該些第一半導體層和該些第二半導體層具有不同的材料組成；以及該第二半導體材料包含插置在複數個第四半導體層中的複數個第三半導體層，該些第三半導體層和該些第四半導體層具有不同的材料組成。
  3. 如請求項2所述之方法，其中該第一、該第二、該第三及該第四半導體層各自在一晶體結構中從具有相同米勒指數(Miller indices)的一晶面生長。
  4. 如請求項3所述之方法，其中該晶面具有(100)米勒指數。
  5. 如請求項2所述之方法，其中： 該複數個第一及該複數個第三半導體層包含相同的材料組成，其中包含矽；以及該複數個第二及該複數個第四半導體層包含具有不同鍺濃度的矽鍺。
  6. 如請求項1所述之方法，其中：該第一半導體材料是在一第一晶體結構中，該第一晶體結構具有在一(110)晶面上的一頂表面；以及該第二半導體材料是在一第二晶體結構中，該第二晶體結構具有在一(110)晶面上的一頂表面。
  7. 如請求項6所述之方法，其中該第二半導體材料還包含與複數個第四半導體層交錯的複數個第三半導體層，其中該第三半導體層包含矽，該第四半導體層包含矽鍺。
  8. 如請求項1所述之方法，其中形成該介電材料覆蓋該側壁包含：沉積該介電材料覆蓋該半導體結構；以及從該半導體結構的一頂表面移除一部分該介電材料，其中覆蓋該側壁的另一部分之該介電材料被保留。
  9. 如請求項1所述之方法，其中移除該部分該第一半導體材料包含：形成一硬遮罩覆蓋在該第一區域中的該第一半導體材料；以及蝕刻在該第二區域中的該第一半導體材料以形成該凹部。
  10. 如請求項9所述之方法，其中該硬遮罩 及該介電材料具有不同的蝕刻選擇性。
  11. 一種形成半導體裝置的方法，包含：提供一基板，該基板具有複數個第一半導體層及複數個第二半導體層設置在該基板之上，該第一半導體層具有與該第二半導體層不同的材料組成，且該等第一半導體層與該等第二半導體層在垂直方向上彼此交替地設置；形成一圖案化遮罩於該基板的一第一區域上；當該圖案化遮罩在該基板的該第一區域上時，移除在該基板一第二區域中的該等第一半導體層及該等第二半導體層，使得在該第一區域中的該等第一半導體層及該等第二半導體層的一側壁被暴露出；共形地沉積一介電材料層在包含該側壁的該基板之上；當該介電材料層設置於該側壁時，磊晶生長複數個第三半導體層及複數個第四半導體層在該第二區域中，該等第三半導體層及該等第四半導體層具有不同的材料組成，且該等第三半導體層及該等第四半導體層在垂直方向上彼此交替地設置；以及圖案化該等第一半導體層、該等第二半導體層、該等第三半導體層及該等第四半導體層，以在該第一區域中形成一第一鰭片，且在該第二區域中形成一第二鰭片。
  12. 如請求項11所述之方法，還包含執行一非等向性蝕刻，以從該基板的一頂表面移除一部分該介電材料層，其中另一部分設置於該側壁上的該介電材料層被保留。
  13. 如請求項11所述之方法，其中：磊晶生長該複數個第三半導體層及該複數個第四半導體層包含磊晶生長矽鍺。
  14. 如請求項13所述之方法，其中：該複數個第一半導體層及該複數個第三半導體層包含相同的材料組成，其中包含矽；該複數個第二半導體層包含Si 1-xGe x，其中x小於0.5；以及該複數個第四半導體層包含Si 1-yGe y，其中y大於0.5。
  15. 如請求項11所述之方法，其中該等第一半導體層、該等第二半導體層、該等第三半導體層及該等第四半導體層中的每一個從具有相同米勒指數的一晶面生長。
  16. 如請求項11所述之方法，還包含：移除在該第一鰭片中該等第二半導體層的一部分，使得該等第一半導體層的一部分懸置在一第一空間中；形成一第一閘極疊層在該第一鰭片之上，其中一部分該第一閘極疊層圍繞該部分該等第一半導體層；移除在該第二鰭片中的一部分該等第三半導體層，使得該等第四半導體層的一部分懸置在一第二空間中；以及形成一第二閘極堆疊在該第二鰭片之上，其中該第二閘極疊層的一部分圍繞該等第四半導體層的該部分。
  17. 一種半導體結構，包含：一半導體基板，該半導體基板具有一第一區域及一第 二區域；一第一半導體結構，設置在該第一區域中的該半導體基板上；以及一第二半導體結構，設置在該第二區域的該半導體基板上，其中在該第一半導體結構與該第二半導體結構相交的一平面中，該第一半導體結構具有一(110)晶面且該第二半導體結構具有一(100)晶面，該平面與該半導體基板的一頂表面平行。
  18. 如請求項17所述之半導體結構，其中：該第一半導體結構包含彼此堆疊的第一複數個奈米線；以及該第二半導體結構包含彼此堆疊的第二複數個奈米線。
  19. 如請求項17所述之半導體結構，其中：該第一半導體結構包含一鰭片結構；以及該第二半導體結構包含彼此堆疊的複數個奈米線。
  20. 如請求項17所述之半導體結構，還包含：一二氧化矽層設置在該第一區域中的該半導體基板之上，其中該二氧化矽層直接位於該第一半導體結構的下方。
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