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TW201839819A - 半導體元件以及其製造方法 - Google Patents

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TW201839819A
TW201839819A TW106141952A TW106141952A TW201839819A TW 201839819 A TW201839819 A TW 201839819A TW 106141952 A TW106141952 A TW 106141952A TW 106141952 A TW106141952 A TW 106141952A TW 201839819 A TW201839819 A TW 201839819A
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黃思維
江宏禮
吳政憲
葉致鍇
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台灣積體電路製造股份有限公司
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Abstract

一種半導體元件包括設置在基板上方之通道層、設置在基板上方之源極/汲極區域、設置在通道層之各者上並且纏繞通道層之各者的閘極介電層、以及設置在閘極介電層上並且纏繞通道層之各者的閘極電極層。通道層之各者包括由核心區域、以及一或多個殼體區域製成之半導體接線。核心區域具有近似方形形狀之橫截面並且一或多個殼體之第一殼體圍繞核心區域形成近似菱形形狀之橫截面的第一殼體區域並且連接至對應於鄰近半導體接線的附近之第一殼體區域。

Description

半導體元件以及其製造方法
本揭示係關於一種半導體積體電路，並且更特定言之，關於一種具有包括形狀設計之核心/殼體通道之閘極全包圍結構的半導體元件以及其製造製程。
隨著半導體工業已經發展到奈米技術製程節點以實現較高元件密度、較高效能及較低成本，來自製造及設計問題之挑戰已經導致三維設計(諸如包括鰭式場效電晶體(Fin field effect transistor,FinFET)及環繞閘極場效電晶體(gate-all-around field effect transistor,GAA FET)的多閘極場效電晶體)之發展。在Fin FET中，閘極電極在通道區域之三個側表面附近，其中閘極介電層插入其間。因為閘極結構圍繞(纏繞)三個表面上之鰭，電晶體基本上具有控制經過鰭或通道區域之電流的三個閘極。然而，通道之第四側面(例如，底部部分)遠離閘極電極並且因此不在嚴密閘極控制下。相比之下，在GAA FET中，通道區域之全部側表面由閘極電極圍繞，歸因於較陡峭之低於閾值電流搖擺以及較小之汲極誘發之 阻障降低，這允許通道區域中之更完全耗盡並且導致較少短通道效應。
隨著電晶體尺寸持續縮小至低於10~15nm技術節點，需要GAA FET之進一步改良。
根據本揭露之一面向，有關一種半導體元件製造方法，包含：沿著第一方向形成交替堆疊的第一半導體層以及第二半導體層之多層結構於基板上方。圖案化多層結構為鰭結構。形成犧牲閘極結構於鰭結構上方，犧牲閘極結構覆蓋鰭結構之第一部分並且暴露出鰭結構之第二部分，鰭結構之第一部分包括通道區域並且鰭結構之第二部分包括源極/汲極區域。形成磊晶源極/汲極結構於源極/汲極區域中之鰭結構上。移除犧牲閘極結構以暴露出通道區域。移除在通道區域中之第二半導體層，由此暴露出在通道區域中之第一半導體層以在通道區域中形成間隔開之核心層。形成一或多個半導體殼體層於通道區域中以至少部分圍繞核心層以形成多層半導體接線，多層半導體接線之各者包含至少部分由一或多個半導體殼體層纏繞在周圍的核心層。形成閘極介電層及閘極電極層於通道區域中圍繞多層半導體接線。
根據本揭露之另一面向，有關一種半導體元件製造方法，包含：沿著第一方向形成多層結構於基板上方，多層結構包括在彼此上方交替堆疊之第一半導體層及第二半導體層。圖案化多層結構為鰭結構。形成犧牲閘極結構於鰭結構上方，犧牲閘極結構覆蓋鰭結構之第一部分，而暴露出鰭結構之 第二部分，鰭結構之第二部分包括鰭結構之源極/汲極區域，並且鰭結構之第一部分係鰭結構之通道區域。移除犧牲閘極結構以暴露出鰭結構之通道區域。移除在鰭結構之通道區域中的第二半導體層，由此暴露出在鰭結構之通道區域中的第一半導體層以在鰭結構之通道區域中形成間隔開之核心層。圓滑化在通道區域中的間隔開之核心層。形成一或多個半導體殼體層於通道區域中以至少部分圍繞圓滑化之核心層以形成多層半導體接線，多層半導體接線之各者包含至少部分由一或多個半導體殼體層纏繞在周圍的核心層。形成閘極介電層及閘極電極層於鰭結構之通道區域中圍繞多層半導體接線，其中一或多個半導體殼體層之第一殼體層連接至對應於鄰近多層半導體接線的附近第一殼體層。
本揭露之又一面向有關於一種半導體元件，包含：通道層、源極/汲極區域、閘極介電層以及閘極電極層。通道層設置在基板上方。源極/汲極區域設置在基板上方。閘極介電層設置在通道層之各者上並且纏繞通道層之各者。閘極電極層設置在閘極介電層上並且纏繞通道層之各者。通道層之各者包括由核心區域以及一或多個殼體區域製成之半導體接線。核心區域具有近似方形形狀之剖面，並且一或多個殼體之第一殼體圍繞核心區域形成近似菱形形狀之剖面的第一殼體區域，且連接至對應於鄰近半導體接線的附近第一殼體區域。
10‧‧‧基板
15‧‧‧底層
20、20N、20P‧‧‧第一半導體層
21P‧‧‧殼體層
22P、27N‧‧‧額外殼體層
25、25N、25P‧‧‧第二半導體層
26N‧‧‧第一殼體層
30‧‧‧遮罩層
31‧‧‧層間介電層
32‧‧‧第一遮罩層
33‧‧‧金屬閘極電極
33N‧‧‧接線結構
34‧‧‧第二遮罩層
36‧‧‧第三遮罩層
37‧‧‧層間介電層
38‧‧‧開口
39‧‧‧接觸金屬
40C‧‧‧圓形形狀
40RS‧‧‧圓方形形狀
40SQ‧‧‧方形形狀
41C、41S‧‧‧第一殼體層
42‧‧‧第一襯墊層
42C、42S‧‧‧第二殼體層
44‧‧‧第二襯墊層
45‧‧‧刻面磊晶形狀
46a、46b、46c、46d‧‧‧X-Z剖面圖
46e‧‧‧條形圖
47‧‧‧刻面磊晶形狀
50‧‧‧絕緣層
57‧‧‧保護層
70‧‧‧犧牲閘極電極層
71、74‧‧‧遮罩層
72‧‧‧墊SiN層
76‧‧‧側壁間隔件
77‧‧‧毯覆層
80N、80P‧‧‧S/D磊晶層
81‧‧‧核心區域
82‧‧‧第一殼體層
90‧‧‧層間介電層
92‧‧‧氧化矽層
94‧‧‧SiN層
95‧‧‧表
95-1、95-2、95-3、95-4、95-5‧‧‧列
C1、C2‧‧‧核心區域
G1、G2、G3、G4、G5‧‧‧犧牲閘極結構
sh11、sh12‧‧‧第一殼體層
sh21、sh22‧‧‧第二殼體層
當結合隨附圖式閱讀時，自以下詳細描述將很好地理解本揭示。應強調，根據工業中的標準實務，各個特徵並 非按比例繪製並且僅出於說明目的而使用。事實上，出於論述清晰之目的，可任意增加或減小各個特徵之尺寸。
第1圖繪示了根據本揭示之一些實施方式的GAA FET元件之多層結構的連續製造製程之各個階段之一。
第2圖繪示了根據本揭示之一個實施方式的GAA FET元件之多層結構的連續製造製程之各個階段之一。
第3圖繪示了根據本揭示之一個實施方式的GAA FET元件之鰭結構的連續製造製程之各個階段之一。
第4圖繪示了根據本揭示之一個實施方式的GAA FET元件之隔離絕緣層的連續製造製程之各個階段之一。
第5圖繪示了根據本揭示之一個實施方式的GAA FET元件之隔離絕緣層的連續圖案化製程之各個階段之一。
第6圖繪示了根據本揭示之一個實施方式的用於形成GAA FET元件之犧牲閘極結構的連續製造製程之各個階段之一。
第7圖繪示了根據本揭示之一個實施方式的用於圖案化GAA FET元件之犧牲閘極結構的連續製造製程之各個階段之一。
第8圖繪示了根據本揭示之一個實施方式的在GAA FET元件之圖案化之犧牲閘極結構上方之毯覆層的連續製造製程之各個階段之一。
第9圖繪示了根據本揭示之一個實施方式的GAA FET元件之側壁間隔件的連續製造製程之各個階段之一。
第10圖繪示了根據本揭示之一個實施方式的在GAA FET元件之源極/汲極(S/D)區域中之磊晶層的連續製造製程之各個階段之一。
第11圖繪示了根據本揭示之實施方式的利用絕緣層覆蓋GAA FET元件的連續製造製程之各個階段之一。
第12圖繪示了根據本揭示之一個實施方式的繪示在GAA FET元件之S/D區域中之鰭結構的各個X-Z剖面圖之一。
第13圖繪示了根據本揭示之一個實施方式的用於移除GAA FET元件之犧牲閘極結構的連續製造製程之各個階段之一。
第14圖繪示了對應於第14圖之線X2-X2的剖面圖。
第15圖繪示了根據本揭示之一個實施方式的在GAA FET元件之p型區域上方之保護層的連續製造製程之各個階段之一。
第16A圖、第16B圖及第16C圖繪示了根據本揭示之一個實施方式的在用於GAA FET元件之n型FET區域中形成多層半導體接線之前的各個結構之一些。
第17A圖、第17B圖及第17C圖繪示了根據本揭示之一個實施方式的在用於GAA FET元件之n型FET區域中形成多層半導體接線的連續製造製程之各個階段之一些。
第18A圖及第18B圖繪示了根據本揭示之一個實施方式的在GAA FET元件之n型區域中的多層半導體接線通道之各個剖面圖之一。
第19A圖及第19B圖繪示了根據本揭示之一個實施方式的在形成核心層之後在GAA FET元件之n型區域中的多層半導體接線通道之各個剖面圖之一。
第20A圖及第20B圖繪示了根據本揭示之一個實施方式的在圓滑化核心層之後在GAA FET元件之n型區域中的多層半導體接線通道之各個剖面圖之一些。
第21A圖及第21B圖繪示了根據本揭示之一個實施方式的在形成核心層及殼體層之後在GAA FET元件之n型區域中的多層半導體接線通道之各個剖面圖之一。
第22圖繪示了根據本揭示之一個實施方式的在GAA FET元件之通道區域中移除第一半導體層20N及第二半導體層25P之後的各個X-Z剖面圖之一。
第23圖繪示了根據本揭示之一個實施方式的殼體層之各個製造製程之一些。
第24圖繪示了根據本揭示之一個實施方式的穿過閘極結構之各個X-Z剖面圖之一。
第25圖繪示了根據本揭示之一個實施方式的閘極結構之各個製造製程之一。
第26圖繪示了根據本揭示之一個實施方式的MESL層及層間介電(ILD)層之各個製造製程之一。
第27圖繪示了根據本揭示之一個實施方式的用於接觸金屬之開口的各個製造製程之一。
第28圖繪示了根據本揭示之一個實施方式的穿過S/D區域之各個X-Z剖面圖之一。
第29圖繪示了根據本揭示之一個實施方式的接觸金屬之各個製造製程之一。
第30A圖、第30B圖、第30C圖、第30D圖、第30E圖及第30F圖繪示了根據本揭示之一個實施方式的GAA FET元件之多層半導體接線之核心及殼體層的各個剖面圖之一些。
第31A圖、第31B圖、第31C圖及第31D圖繪示了根據本揭示之一個實施方式的GAA FET元件之多層半導體接線的各個剖面圖及對應能帶圖之一些。
第32A圖、第32B圖、第32C圖、第32D圖及第32E圖繪示了根據本揭示之一個實施方式的各個核心蝕刻及在經蝕刻核心上方磊晶生長之對應第一殼體的一些。
第33圖係根據本揭示之一個實施方式的顯示GAA FET元件之多層半導體接線之各個性質之一些的表。
應理解以下揭示提供眾多不同實施方式或實例，用以實施本揭露之不同特徵。下文描述組件及排列之特定實施方式或實例以簡化本揭示。當然，此些實例僅為示例且並不意欲為限制性。例如，元件之尺寸不限於所揭示之範圍或值，但可取決於製程條件及/或元件之期望性質。此外，以下描述中在第二特徵上方或第二特徵上形成第一特徵可包括以直接接觸形成第一特徵及第二特徵的實施方式，且亦可包括可插入第一特徵與第二特徵之間而形成額外特徵以使得第一特徵及第 二特徵可不處於直接接觸的實施方式。各個特徵可出於簡明性及清晰目的以不同比例任意繪製。
進一步地，為了便於描述，本文可使用空間相對性術語(諸如「之下」、「下方」、「下部」、「上方」、「上部」及類似者)來描述諸圖中所繪示之一個元件或特徵與另一元件(或多個元件)或特徵(或多個特徵)之關係。除了諸圖所描繪之定向外，空間相對性術語意欲包含使用或操作中元件之不同定向。元件可經其他方式定向(旋轉90度或處於其他定向)且由此可類似解讀本文所使用之空間相對性描述詞。此外，術語「由…製成」可意謂「包含」或「由…組成」。
第1圖繪示了根據本揭示之實施方式的環繞閘極場效電晶體(gate-all-around Fin effect transistor,GAA FET)元件之多層結構的連續製造製程之各個階段之一。應理解，在連續製造製程中，一或多個額外操作可在圖中所示之階段之前、期間及之後提供，並且下文所述之一些操作可針對本方法之額外實施方式替代或消除。操作/製程之順序可互換。
如第1圖所示，堆疊之半導體層在基板10上方形成。堆疊之半導體層包括第一半導體層20及第二半導體層25。
在一個實施方式中，基板10在至少其表面部分上包括單晶半導體層。基板10可包含單晶半導體材料，諸如但不限於Si、Ge、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb及InP。在此實施方式中，基板10由Si製成。
基板10可在其表面區域中包括一或多個緩衝層(未繪示)。緩衝層可用以將晶格常數從基板10之晶格常數逐漸改變至源極/汲極區域之晶格常數。在本揭示中，源極與汲極可互換使用並且實質上不存在結構差異。術語「源極/汲極」(source/drain,S/D)指源極及汲極之一。緩衝層可由磊晶生長之單晶半導體材料(諸如但不限於Si、Ge、GeSn、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb、GaN、GaP及InP)形成。在特定實施方式中，基板10包含在矽基板10上磊晶生長之鍺矽(SiGe)緩衝層。SiGe緩衝層之鍺濃度可從用於最底部緩衝層之30原子%(atomic%)鍺增加至用於最頂部緩衝層之70原子%鍺。
第一半導體層20及第二半導體層25係由具有不同晶格常數之材料製成，並且可包括一或多層Si、Ge、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb及InP。
在一些實施方式中，第一半導體層20及第二半導體層25係由Si、Si化合物、SiGe、Ge或Ge化合物製成。在一個實施方式中，第一半導體層20係Si1-xGex(其中x大於約0.3)或Ge(x=1.0)並且第二半導體層25係Si或Si1-yGey(其中y小於約0.4)，且x>y。在本揭示中，「M化合物」或「M基化合物」意謂化合物之大部分係M。
在另一實施方式中，第二半導體層25係Si1-yGey(其中y大於約0.3)或Ge，並且第一半導體層20係Si或Si1-xGex(其中x小於約0.4)，且x<y。在又一些其他實施方 式中，第一半導體層20係由Si1-xGex(其中x係在從約0.3至約0.8之範圍中)製成，並且第二半導體層25係由Si1-xGex(其中x係在從約0.1至約0.4之範圍中)製成。在本揭示之一個實施方式中，第一半導體層20係由Si1-xGex製成，其中0.1<x<0.9(後文稱為SiGe)，並且第二半導體層25係由Si製成。
在第1圖中，設置六層第一半導體層20及六層第二半導體層25。然而，層之數量不限於六個，並且可小至1(各層)。在一些實施方式中，形成第一半導體層20及第二半導體層25之各者之2~10層。藉由調節堆疊之層的數量，可調節GAA FET元件之驅動電流。
第一半導體層20及第二半導體層25在基板10上方磊晶形成。第一半導體層20之厚度可等於或大於第二半導體層25之厚度，並且在一些實施方式中係在從約5nm至約50nm之範圍中，並且在其他實施方式中係在從約10nm至約30nm之範圍中。第二半導體層25之厚度在一些實施方式中係在從約5nm至約30nm之範圍中，並且在其他實施方式中係在從約10nm至約20nm之範圍中。第一半導體層20之各者之厚度可相同，或可不同。
在一些實施方式中，底部第一半導體層20(最靠近基板10之層)與剩餘第一半導體層20相比較厚。底部第一半導體層20之厚度在一些實施方式中係在從約10nm至約50nm之範圍中，並且在其他實施方式中係在從20nm至40nm之範圍中。
第2圖繪示了根據本揭示之一個實施方式的GAA FET元件之多層結構的連續製造製成之各個階段之一。如第2圖所示，遮罩層30在堆疊之層上方形成。在一些實施方式中，遮罩層30包括第一遮罩層32、第二遮罩層34及第三遮罩層36。第一遮罩層32係由氧化矽製成之墊氧化層，其可藉由熱氧化形成。第二遮罩層34係由氮化矽(SiN)製成並且第三遮罩層36係由氧化矽製成，此二者均藉由包括低壓化學氣相沉積(low pressure chemical vapor deposition,LPCVD)及電漿增強化學氣相沉積(plasma enhanced CVD,PECVD)的化學氣相沉積製程；物理氣相沉積(physical vapor deposition,PVD)；原子層沉積(atomic layer deposition,ALD)；或其他適宜製程形成。藉由使用包括光微影(photo-lithography)及蝕刻之圖案化作業將遮罩層30圖案化為遮罩圖案。
第3圖繪示了根據本揭示之一個實施方式的GAA FET元件之鰭結構的連續製造製程之各個階段之一。如第3圖所示，第一半導體層20及第二半導體層25的堆疊之層藉由使用圖案化之遮罩層30來圖案化，由此將堆疊之層形成為往Y方向延伸的鰭結構Fn及Fp。在隨後之製造作業中，鰭結構Fn係用以形成n型FET，並且鰭結構Fp係用以形成p型FET。鰭結構之各者包括底層15，此底層15係蝕刻之基板10的部分。
鰭結構可藉由任何適宜方法圖案化。例如，鰭結構可使用包括雙圖案化或多圖案化製程的一或多個光微影製程來圖案化。一般而言，雙圖案化或多圖案化製程結合光微影與自對準製程，進而允許產生具有例如小於可使用單個直接光 微影製程獲得之節距的節距的圖案。例如，在一個實施方式中，犧牲層在基板10上方形成並且使用光微影製程圖案化。間隔件使用自對準之製程沿著圖案化之犧牲層的側面形成。隨後移除犧牲層，並且剩餘間隔件或芯軸可隨後用以圖案化鰭結構。
鰭結構沿著X方向之寬度W1在一些實施方式中係在從約5nm至約40nm之範圍中，並且在其他實施方式中係在從約6nm至約15nm之範圍中。鰭結構沿著Z方向之高度H1係在從約30nm至約200nm之範圍中。
第4圖繪示了根據本揭示之一個實施方式的GAA FET元件之隔離絕緣層50的連續製造製程之各個階段之一。在形成鰭結構之後，如第4圖所示，包括一或多層絕緣材料之隔離絕緣層50在基板10上方形成以使得鰭結構完全嵌入絕緣層50中。用於絕緣層50之絕緣材料可包括氧化矽、氮化矽、氮氧化矽(SiON)、SiOCN、氟摻雜之矽酸鹽玻璃(fluorine-doped silicate glass,FSG)、或藉由LPCVD、PECVD或可流動CVD形成的低K值介電材料。退火操作可在形成絕緣層50之後進行。隨後，進行平坦化作業，諸如化學機械研磨(chemical mechanical polishing,CMP)方法及/或回蝕方法以使得如第4圖所示第一遮罩層32之上表面從絕緣層50暴露出。在一些實施方式中，暴露出鰭結構之上表面。
在一些實施方式中，如第4圖所示，第一襯墊層42在第3圖之結構上方形成並且第二襯墊層44在第一襯墊層42上方進一步形成。第一襯墊層42係由氧化矽或基於氧化矽之材 料製成並且第二襯墊層44係由SiN或基於氮化矽之材料製成。在一些實施方式中，第二襯墊層44係由氧化矽或基於氧化矽之材料製成並且第一襯墊層42係由SiN或基於氮化矽之材料製成。
第5圖繪示了根據本揭示之一個實施方式的GAA FET元件之隔離絕緣層50的連續圖案化製程之各個階段之一。如第5圖所示，凹陷絕緣層50以部分暴露出鰭結構之一部分。暴露之鰭結構Fp及Fn均包括第一半導體層20P與20N以及第二半導體層25P與25N的堆疊之結構。如第5圖所示，最底部之第一半導體層20P與20N從隔離絕緣層50完全暴露出。在其他實施方式中，最底部之第一半導體層20P與20N部分嵌入隔離絕緣層50中。
第6圖繪示了根據本揭示之一個實施方式的用於形成GAA FET元件之犧牲閘極結構的連續製造製程之各個階段之一。如第6圖所示，在暴露出鰭結構Fp及Fn之上部(堆疊之層部分)之後，犧牲閘極結構在暴露之鰭結構上方形成。
犧牲閘極結構藉由首先在鰭結構上方毯覆式沉積犧牲閘極介電層來形成。犧牲閘極介電層包括一或多層氧化矽、氮化矽或氮氧化矽。在一些實施方式中，犧牲閘極介電層之厚度係在從約1nm至約5nm之範圍中。犧牲閘極電極層70隨後在犧牲閘極介電層上且在鰭結構上方毯覆式沉積，使得鰭結構完全嵌入犧牲閘極電極層70中。犧牲閘極電極層包括矽，諸如多晶矽或非晶矽。在一些實施方式中，犧牲閘極電極層之厚度係在從約100nm至約200nm之範圍中。在一些實施方式 中，犧牲閘極電極層經歷平坦化作業。犧牲閘極介電層及犧牲閘極電極層使用包括LPCVD及PECVD之CVD、PVD、ALD、或其他適宜製程沉積。
隨後，如第6圖所示，遮罩層71在犧牲閘極電極層70上方形成。在一些實施方式中，遮罩層71包括墊SiN層72及氧化矽遮罩層74。
第7圖繪示了根據本揭示之一個實施方式的用於圖案化GAA FET元件之犧牲閘極結構的連續製造製程之各個階段之一。如第7圖所示，圖案化作業在遮罩層71上進行並且將犧牲閘極電極層70圖案化為犧牲閘極結構G1~G5，如第7圖所示。第7繪示出了在暴露之鰭結構上方形成犧牲閘極結構G1~G5之後的結構。犧牲閘極結構G1~G5在用作為通道區域的鰭結構之一部分上方形成。犧牲閘極結構定義GAA FET之通道區域。進一步地，藉由圖案化犧牲閘極結構，第一半導體層20N、20P及第二半導體層25N、25P的堆疊之層在犧牲閘極結構G1~G5之相對側面上部分暴露出，作為源極/汲極(S/D)區域。在本揭示中，源極與汲極可互換使用並且其結構實質上係相同的。
在第7圖所示之一個實施方式中，犧牲閘極結構G1在鰭結構Fp及Fn上方形成，而犧牲閘極結構G2及G3僅在鰭結構Fp上方形成並且犧牲閘極結構G4及G5僅在鰭結構Fn上方形成。犧牲閘極結構之構造不限於第7圖之構造。在一些實施方式中，犧牲閘極電極層70之寬度係在從約5nm至約25nm之範圍中。
第8圖繪示了根據本揭示之一個實施方式的在GAA FET元件之圖案化之犧牲閘極結構上方的毯覆層77之連續製造製程之各個階段之一。如第8圖所示，在形成犧牲閘極結構之後，用於側壁間隔件之絕緣材料的毯覆層77藉由使用CVD或其他適宜方法保形地形成。第8圖係對應於第7圖之線X1-X1(在犧牲閘極結構G1與G3、G5之間)的剖視圖。毯覆層77以保形方式沉積，使得形成在垂直表面(諸如犧牲閘極結構之側壁、水平表面及頂部)上具有實質上相等厚度的毯覆層77。在一些實施方式中，沉積毯覆層77至在從約2nm至約10nm之範圍中的厚度。在一個實施方式中，毯覆層77之絕緣材料係基於氮化矽之材料，諸如SiN、SiON、SiOCN或SiCN及其組合。
第9圖繪示了根據本揭示之一個實施方式的GAwFET元件之側壁間隔件76的連續製造製程之各個階段之一。如第9圖所示，側壁間隔件76在犧牲閘極結構之相對側壁上形成。在形成毯覆層77之後，使用例如反應性離子蝕刻(RIE)在毯覆層77上進行各向異性蝕刻。在各向異性蝕刻製程期間，從水平表面移除大部分絕緣材料，進而將介電間隔層餘留在垂直表面(諸如犧牲閘極結構G1~G5的側壁及暴露之鰭結構的側壁)上。遮罩層74可從側壁間隔件76暴露出。在一些實施方式中，如第9圖所示，隨後進行各向同性蝕刻以從暴露之鰭結構Fn及Fp的側壁移除絕緣材料。在其他實施方式中，部分移除在鰭結構之側壁上的絕緣材料。在一些實施方式中，各向同性蝕刻係濕式蝕刻製程。在形成側壁間隔件76之後，在一些實 施方式中，在犧牲閘極結構G1與G2之間、犧牲閘極結構G2或G1與G4、G5之間的空間係在從約5nm至約25nm之範圍中。
第10圖繪示了根據本揭示之一個實施方式的在GAA FET元件之源極/汲極(S/D)區域中之磊晶層的連續製造製程之各個階段之一。如第10圖所示，S/D磊晶層80P及80N纏繞在S/D區域中之鰭結構Fp及Fn周圍。磊晶層80P及80N包括SiGe及Ge之一或多個。在一或多個實施方式中，S/D磊晶層包括藉由使用磊晶生長製程形成的SiC、SiP及SiCP之一或多個。藉由磊晶生長方法使用CVD、ALD或分子束磊晶(molecular beam epitaxy,MBE)形成S/D磊晶層80P及80N。
第11圖繪示了根據本揭示之實施方式的利用絕緣層覆蓋GAA FET元件的連續製造製程之各個階段之一。在一些實施方式中，絕緣層係層間介電(interlayer dielectric,ILD)層90。用於層間介電層90之材料可包括包含Si、O、C及/或H的化合物，諸如SiCOH及SiOC。有機材料(諸如聚合物)可用於層間介電層90。進一步地，在一些實施方式中，在形成層間介電層90之前，氧化矽層92在GAA FET元件上方形成，並且進一步地，SiN層94可在氧化層上方形成。SiN層亦可在層間介電層90上方形成以在隨後蝕刻犧牲閘極介電層期間保護層間介電層不被蝕刻。
第12圖繪示了各個X-Z剖面圖之一，此X-Z剖面圖根據本揭示之一個實施方式繪示了在GAA FET元件之S/D區域中之鰭結構。在S/D區域中之鰭結構Fp及Fn係由對應第一及第二半導體層20P、25P、20N及25N形成。在通道區域中之 鰭結構Fp及Fn由犧牲閘極電極層70圍繞，此犧牲閘極電極層70在下一製程階段中移除。
第13圖繪示了根據本揭示之一個實施方式的用於移除GAA FET元件之犧牲閘極結構的連續製造製程之各個階段之一。如第13圖所示，移除犧牲閘極電極70及犧牲閘極介電層75，由此暴露出鰭結構Fp及Fn，此鰭結構隨後變為GAA FET之通道層。層間介電層90在移除犧牲閘極結構期間保護S/D結構80P及80N。可在形成層間介電層90之前形成氧化矽層92及SiN層94。可使用電漿乾式蝕刻及/或濕式蝕刻移除犧牲閘極結構。當犧牲閘極電極70係多晶矽並且層間介電層90係氧化矽時，諸如四甲基氫氧化銨(tetramethylammonium hydroxide,TMAH)溶液之濕式蝕刻劑可用以選擇性移除犧牲閘極電極70。隨後使用電漿乾式蝕刻及/或濕式蝕刻移除犧牲閘極介電層75。
在移除犧牲閘極結構之後，形成用於通道層之多層半導體接線。在本揭示之一些實施方式中，單獨地形成用於n通道層(n型FET)之接線結構及用於p通道層(p型FET)之接線結構。
第14圖係對應於第14圖之線X2-X2的剖視圖。在第14圖所示之剖視圖中，繪示了在形成用於n通道層及p通道層的接線結構之前的通道區域中暴露的鰭結構Fp及Fn。
第15圖繪示了根據本揭示之一個實施方式的在GAA FET元件之p型區域上方的保護層57之連續製造製程之各個階段之一。如第15圖所示，p型區域藉由保護層57覆蓋。 進一步地，移除第一半導體層20N以使得形成第二半導體層25N之接線結構。
第16A圖至第16C圖繪示了根據本揭示之一個實施方式的在用於GAA FET元件之n型FET區域中形成接線結構之前的各個結構之一些。第16A圖所示之結構係在移除第一半導體層20N之前。第16A圖繪示了沿著Y方向之剖面圖，第16B圖繪示了沿著X方向之通道區域之剖面圖，並且第16C圖繪示了沿著X方向之S/D區域之剖面圖。
如第16A圖至第16C圖所示，於第一層間介電層90及側壁間隔件76之下的n型FET之S/D區域處形成S/D磊晶層80N。
第17A圖至第17C圖繪示了根據本揭示之一個實施方式的在用於GAA FET元件之n型FET區域中的接線結構之連續製造製程之各個階段之一些。第17A圖繪示了沿著Y方向之剖面圖，第17B圖繪示了沿著X方向之通道區域之剖面圖，並且第17C圖繪示了繪示S/D磊晶層80N的沿著X方向之S/D區域之剖面圖。如第17A圖至第17B圖所示，藉由使用濕式蝕刻作業從通道區域移除第一半導體層20N。
當第一半導體層20N係Ge或SiGe並且第二半導體層25N係Si時，可使用濕式蝕刻劑(諸如，但不限於氫氧化銨(NH4OH)、TMAH、乙二胺鄰苯二酚(ethylenediamine pyrocatechol,EDP)、氫氧化鉀(KOH)溶液、氫氯酸(HCl)溶液、或熱氨溶液)選擇性移除第一半導體層20N。亦可使用電漿乾式蝕刻或化學氣相蝕刻。
在本揭示之一個實施方式中，S/D磊晶層80N係由SiP、SiC或SiCP形成，而第一半導體層20N係由SiGe形成。由此，第一半導體層20N之蝕刻於S/D磊晶層80N處終止。此結構可防止閘極電極接觸S/D磊晶層。在一些實施方式中，藉由從通道區域選擇性移除第一半導體層20N由第二半導體層25N形成接線結構之核心區域。在其他實施方式中，藉由從通道區域選擇性移除第一半導體層20N由第二半導體層25N形成接線結構之核心區域。
第18A圖至第18B圖繪示了根據本揭示之一個實施方式的在GAA FET元件上之n型區域中的多層半導體接線通道之各個剖面圖之一些。第18A圖及第18B圖所描繪之結構係在暴露出鰭結構Fn之通道區域之後。第18A圖繪示了沿著X方向之通道區域之剖面圖，並且第18B圖繪示了沿著Y方向之鰭結構之剖面圖。第18A圖亦繪示了隔離絕緣層50、以及第一襯墊層42與第二襯墊層44。第18B圖亦繪示了犧牲閘極介電層75、側壁間隔件76及層間介電層90。
第19A圖至第19B圖繪示了根據本揭示之一個實施方式的在GAA FET元件之n型區域中的多層半導體接線通道之各個剖面圖之一些。第19A圖及第19B圖所示之結構係在鰭結構Fn之通道區域處移除第一半導體層20N之後。於第19A圖及第19B圖之階段，第二半導體層25N之末端部分位於包括側壁間隔件76之側面的平面處。第19A圖繪示了沿著X方向之通道區域之剖面圖，並且第19B圖繪示了沿著Y方向之鰭結構之剖面圖。第19A圖亦繪示了隔離絕緣層50、以及第一襯墊層 42與第二襯墊層44。第19B圖亦繪示了側壁間隔件76及層間介電層90。
第20A圖至第20B圖繪示了根據本揭示之一個實施方式的在圓滑化核心層之後在GAA FET元件之n型區域中的多層半導體接線通道之各個剖面圖之一。在一些實施方式中，多層半導體接線通道之核心層係第二半導體層25N，使用熱退火製程(例如，於在500~700℃之範圍內的溫度並且在N2、H2或HCl環境中)圓滑化此第二半導體層25N。在一些實施方式中，可於在約20℃~150℃之範圍內的溫度由TMAH及氨溶液藉由濕式蝕刻製程圓滑化多層半導體接線通道之核心層，但亦可使用其他溶液及溫度。濕式蝕刻製程可導致一些體積損失，此體積損失可藉由磊晶製程再次生長。在一些實施方式中，剩餘第二半導體層25P之量W2’係在從約1nm至約10nm之範圍中。在一實施方式中，剩餘第二半導體層25P係約1nm至約3nm並且形成本揭露技術之多層半導體接線(後文「接線結構」)之核心區域。
第21A圖至第21B圖繪示了根據本揭示之一個實施方式的在形成核心層及殼體層之後在GAA FET元件之n型區域中的通道接線結構之各個剖面圖之一些。第21A圖及第21B圖所示之結構係在鰭結構Fn之通道區域處的核心層(第二半導體層25N)上方形成第一殼體層26N以產生接線結構33N之後。在一些實施方式中，接線結構33N包括一個以上殼體層(出於簡明性原因未繪示)，例如，第二殼體層。在一些實施方式中，第一殼體層26N係由Ge(或Si)製成並且具有在約1~4 nm之範圍中的厚度。在一實施方式中，第一殼體層26P具有約1nm之厚度。在一些實施方式中，第一殼體層26N在核心區域25N上方磊晶生長並且當核心區域25N具有方形形狀之橫截面時具有菱形形狀之橫截面。在一些實施方式中，第二殼體層係由Si(或Ge)形成並且具有在約1~4nm之範圍內的厚度。例如，當第一殼體層26N係由Ge製成時，第二殼體層由Si形成並且反之亦然。在一些實施方式中，接線結構33N可部分延伸至S/D區域中。
第21A圖繪示了沿著X方向之通道區域之剖面圖，並且第21B圖繪示了沿著Y方向之鰭結構之剖面圖。第21A圖亦繪示了隔離絕緣層50、以及第一襯墊層42與第二襯墊層44。第21B圖亦繪示了犧牲閘極介電層75、側壁間隔件76及層間介電層90。
第22圖繪示了根據本揭示之一個實施方式的在GAA FET元件之通道區域中移除第一半導體層20N及第二半導體層25P之後的各個X-Z剖面圖之一。在核心層20P及25N上方形成接線結構之殼體層。
第23圖繪示了根據本揭示之一個實施方式的殼體層之各個製造製程之一。例如，藉由磊晶生長製程分別在PFET及NFET區域之核心區域20P及25N上產生殼體層21P及26N。在一些實施方式中，如上文關於第21A圖所論述，額外殼體層(例如，額外殼體層22P及27N)在殼體層21P及26N上形成。在一些實施方式中，例如，首先藉由退火製程(諸如 上文所論述之熱退火)退火核心區域以在形成殼體層之前收縮核心區域。
第24圖繪示了根據本揭示之一個實施方式的穿過閘極結構之各個X-Z剖面圖之一。閘極結構包括在通道區域中之接線結構上形成的層間介電層31、高k(HK)介電層32及金屬閘極電極33。在一些實施方式中，層間介電層31包括氧化矽層。在某些實施方式中，高k介電層32包括一或多層介電材料，諸如，氮化矽、或高k介電材料、其他適宜介電材料及/或其組合。高k介電材料之實例包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化鋯、氧化鋁、氧化鈦、二氧化鉿-氧化鋁(HfO2-Al2O3)合金、其他適宜高k介電材料及/或其組合。
高k介電層32可由CVD、ALD或任何適宜方法形成。在一個實施方式中，使用高度保形之沉積製程(諸如ALD)形成閘極介電層以確保形成圍繞各個通道層具有均勻厚度的閘極介電層。在一個實施方式中，閘極介電層之厚度係在從約1nm至約6nm之範圍中。
在閘極介電層上形成閘極電極層33以圍繞各個通道層。閘極包括一或多層導電材料，諸如多晶矽、鋁、銅、鈦、鉭、鎢、鈷、鉬、氮化鉭、矽化鎳、矽化鈷、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金屬合金、其他適宜材料及/或其組合。
閘極電極層33可由CVD、ALD、電鍍、或其他適宜方法形成。亦在層間介電層90之上表面上方沉積閘極電極 層。閘極介電層及在層間介電層90上方形成的閘極電極層隨後藉由使用(例如)CMP平坦化，直至顯露出層間介電層90之頂表面或覆蓋其之SiN層(若存在)。
在本揭示之某些實施方式中，一或多個功函數調節層(未繪示)插入高k介電層與閘極電極之間。功函數調節層係由導電材料(諸如單層TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi或TiAlC，或二或多種此等材料之多層)製成。針對n通道FET，TaN、TaAlC、TiN、TiC、Co、TiAl、HfTi、TiSi及TaSi的一或多個用作功函數調節層，並且針對p通道FET，TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC及Co的一或多個用作功函數調節層。功函數調節層可藉由ALD、PVD、CVD、電子束蒸發、或其他適宜製程形成。進一步地，可針對可使用不同金屬層之n通道FET及p通道FET獨立地形成功函數調節層。
第25圖繪示了根據本揭示之一個實施方式的用於形成閘極結構的各個製造製程之一。針對閘極G1、G2及G4(參看第13圖)形成關於第24圖之X-Z剖面圖所描述的閘極結構。第25圖繪示了犧牲閘極結構G2及G4之X-Z剖面圖。
第26圖繪示了根據本揭示之一個實施方式的MESL層及層間介電(ILD)層的各個製造製程之一。在針對犧牲閘極結構G1、G2及G4形成閘極結構之後，在整個結構上方形成蝕刻終止層36及第一層間介電層37。
第27圖繪示了根據本揭示之一個實施方式的用於接觸金屬之開口的各個製造製程之一。藉由光微影及蝕刻製程形成開口38以允許接觸金屬到達閘極金屬及S/D磊晶層。
第28圖繪示了根據本揭示之一個實施方式的穿過S/D區域之X-Z剖面圖。第28圖繪示了在S/D區域上方之部分，其中繪示了在形成層間介電層90之前形成的SiN層94。
第29圖繪示了根據本揭示之一個實施方式的接觸金屬之各個製造製程之一。經由在第27圖之製程階段中形成的開口填充用於閘極及S/D之接觸金屬39。
第30A圖至第30F圖繪示了根據本揭示之各個實施方式的GAA FET元件之接線結構之核心及殼體層的各個剖面圖之一些。本揭露技術之接線結構之核心可採取不同形狀，例如，第30A圖之方形形狀40SQ、圓方形形狀40RS、或圓形形狀40C。關於第30A圖所述之形狀係X-Z剖面圖，例如，具有第15圖所示之參考坐標。接線結構之核心形狀不限於第30A圖所示之形狀並且在一些實施方式中可包括其他形狀(諸如橢圓體)。與圓形形狀相比，用於核心之方形形狀可具有較低水平之界面陷阱而粗糙度較高。圓形形狀具有較高水平之界面陷阱，但具有較佳粗糙度。在一些實施方式中，方形形狀40SQ包括具有不同定向的近乎方形(例如，矩形)之形狀。在一些實施方式中，矩形形狀核心在第一定向中可具有在約2~15nm之範圍內的寬度(Wc)及在約2~8nm之範圍內的高度(Hc)；並且在第二定向(例如，垂直於第一定向)中可具有在約2~8nm之範圍內的Wc及在約2~15nm之範圍內的Hc。在兩種定向情 況中，殼體厚度可在約1~5nm之範圍內。例如，較長側面可在Z方向或X方向中(例如，如針對第19A圖中之25N所示)。進一步地，在一些實施方式中，圓方形形狀40RS可包括具有圓形拐角的近乎方形(例如，矩形)之形狀，此形狀具有不同定向。例如，較長側面可在Z方向或X方向中(例如，如針對第20A圖中之25N所示)。在一些實施方式中，圓方形形狀40RS之一或多個側面可係凹面或凸面。接線結構之核心區域之尺寸可在約2~5nm之範圍內，在一些實施方式中，並且在約1~4nm之範圍內。
在一些實施方式中，如第30A圖所示，針對方形形狀40SQ及圓方形形狀40RS，第一殼體層41S及第二殼體層42S可符合核心區域40SQ之形狀。在一些實施方式中，第一殼體層41S及第二殼體層42S之形狀可採取核心區域40SQ之形狀，但有一些偏差，例如，具有一或多個平面拐角，如第30A圖所示。在一些實施方式中，針對圓形核心40C，第一殼體層41C及第二殼體層42C係近似圓形，但可期望小的偏差。
對於具有方形形狀(例如，40SQ)及圓形形狀(例如，40C)之核心區域，磊晶生長之第一殼體可係如第30A圖之群組45及47中所示的刻面選擇性磊晶(刻面磊晶)。刻面磊晶形狀45包括菱形(rhombus)(例如，鑽石(diamond))形狀，諸如第一殼體之長菱形形狀(例如，具有在約68-73°之範圍內的較小角度，諸如近似70°)，此第一殼體(例如)在Z方向中可與核心區域同心或其中心從核心區域中心偏移。刻面磊晶形狀47可係圓角矩形，其中較長側面沿著X或Z方向。
第30B圖繪示了接線結構之X-Z剖面圖46a、46b、46c及46d。在條形圖46e中繪示跨過剖面圖46c之不同剖面(剖面-1及剖面-2)及剖面圖46d之不同剖面(剖面-3及剖面-4)的尺寸參數a、b、c及d之相對值。如在條形圖46e中繪示，在剖面-1或剖面-3中，a大於c，c大於b。在一些實施方式中，b可等於或大於c。對於剖面-2，a與剖面-1相同，但在一些實施方式中，b’及c’可分別大於b及c。對於剖面-4，a及c與剖面-1中的a及c相同，但在一些實施方式中，b”可小於b。在其他實施方式中，在剖面-2與剖面-1之參數之間的關係可與上文所述者不同。
第30C圖至第30F圖繪示了在N型場效電晶體(NFET)及P型FET(PFET)之通道區域中的接線結構之XZ剖面圖。核心區域及圍繞核心區域之殼體可係具有不同橫截面形狀之柱體。例如，核心區域C1之形狀係近乎圓形，而核心區域C2係近乎方形。在一些實施方式中，對於具有核心區域C1之接線結構，第一及第二殼體層Sh11及Sh21係近乎圓形，而對於具有核心C2之接線結構，在一些實施方式中，第一及第二殼體層Sh12及Sh22近乎菱形(rhombus)(菱形(diamond))形狀。在第30C圖之實施方式中，接線結構彼此分離，而在第30D圖之實施方式中，接線結構經由殼體層之一(例如，第一殼體層、第二殼體層等等)彼此連接。在一些實施方式中，如第30E圖及第30F圖所示，接線結構係多殼體接線結構，其中殼體之數量大於二個，例如三或多個。在一些實施方式中，殼體Sh1、Sh2、Sh3...之厚度可不同或相同。在一些實施方式中， 殼體Sh1、Sh2、Sh3...之材料可在Si與Ge之間交替。例如，在一些實施方式中，殼體Sh1、Sh2、Sh3...可由Ge、Si、Ge、Si...製成。在其他實施方式中，殼體Sh1、Sh2、Sh3...可由Si、Ge、Si、Ge...製成。在一些實施方式中，核心可由Si1-x-Gex製成，其中x係在約0.1~0.6或0.25~0.45之範圍內。在一些實施方式中，第一殼體Sh11或Sh12可由Si1-y-Gey製成，其中y係在約0.6~1.0或0.8~1.0之範圍內。在一些實施方式中，第二殼體Sh21或Sh22係由Si1-z-Gez製成，其中z係在約0~0.4或0~0.2之範圍內。在一些實施方式中，第三殼體可由Si1-w-Gew製成，其中w係在約0~1.0之範圍內並且與下一殼體之w不同。在一些實施方式中，用於第三殼體之材料不限於SiGe並且可包括任何Ⅲ-V化合物，諸如InP、InAs、InSb、GaAs、GaSb、InGaAs及GaAsSb。第三殼體之厚度在一些實施方式中可在約0~1nm之範圍內，或在其他實施方式中在約0.5~6nm之範圍內。
第31A圖至第31D圖繪示了根據本揭示之一個實施方式的GAA FET元件之多層半導體接線及對應能帶圖的各個剖面圖之一些。第31A圖中之接線結構具有由Si1-x-Gex(其中x係在約0.1~0.6或0.25~0.45之範圍內)製成之核心，並且係鬆弛的或經歷第一殼體產生之拉伸應力。第一殼體Sh11由Si1-y-Gey(其中y係在約0.6~1.0或0.8~1.0之範圍內)製成，具有壓縮應力。第二殼體sh21係由Si1-z-Gez(其中z係在約0~0.4或0~0.2之範圍內)製成，具有拉伸應力。第31B圖中之接線結構具有與第31A圖之接線結構之核心相似的核心。第 31B圖之第一及第二殼體Sh12及Sh22分別類似於第31A圖之殼體Sh21及Sh11。在一實施方式中，殼體sh11及sh22可由Ge製成並且殼體Sh21及Sh12可由Si製成。核心、第一殼體Sh11及第二殼體Sh21之尺寸之示例值係如第31C圖及第31D圖所示。在一些實施方式中，核心之寬度可在約2~5nm之範圍內。在一些實施方式中，第一殼體Sh11之厚度可在約1~3nm之範圍內。在一些實施方式中，第二殼體Sh21之厚度可在約0.1~1.5nm之範圍內，在一些實施方式中。
亦已經理論上展示並實驗上證實了在FET元件之通道區域中的機械應力會顯著的增加或減小載流子遷移率，其取決於應力的正負值(例如，拉伸或壓縮)及載流子類型(例如，電子或電洞)。例如，在形成電晶體通道的摻雜之半導體晶格中，拉伸應力增加電子遷移率並減小電洞遷移率，而壓縮應力增加電洞遷移率同時減小電子遷移率。
第31C圖繪示了對應於第31A圖之接線結構的能帶結構。第31C圖中之第一殼體sh11(例如，Ge)係在壓縮應力之下並且具有與第二殼體sh21相比較高之價帶邊緣能(EV1)，並且第二殼體sh21(例如，Si)係在拉伸應力之下並且具有與第一殼體sh11相比較低之導帶邊緣能(EC2)。例如，在第一殼體sh1之EV1與第二殼體sh21之之EV2之間的差異△EV(△EV=EV1-EV2)大於約630meV並且在第二殼體sh21之EC2與第一殼體sh1之EC1之間的差異△EC(△EC=EC1-EC2)係約170meV。Ge殼體(sh21)之較高EV1導致電洞在Ge殼體中累積。然而，Si殼體(sh2)之較低EC導致電子在Si殼體中累積。 在一些實施方式中，核心亦可具有壓縮或拉伸應力以及針對電洞的較高EV或針對電子的較低EC。
第31D圖繪示了對應於第31B圖之接線結構的能帶結構。第31C圖中之第一殼體sh12(例如，Si)係在拉伸應力之下並且具有與第二殼體Sh22相比較低之導帶邊緣能(EC1)，並且第二殼體Sh22(例如，Ge)具有壓縮應力並且具有與第一殼體sh12相比較高之價帶邊緣能(EV2)。例如，在第一殼體Sh12之EC1與第二殼體sh22之EC2之間的差異△EC(△EC=EC2-EC1)係約170meV並且在第二殼體Sh22之EV2與第一殼體Sh12之EV1之間的差異△EV(△EV=EV2-EV1)大於約630meV。Ge殼體(Sh22)之較高EV2導致電洞在Ge殼體中累積。然而，Si殼體(Sh12)之較低EC導致電子在Si殼體中累積。在一些實施方式中，核心亦可具有壓縮或拉伸應力以及針對電洞之較高EV及或針對電子之較低EC。
應理解，GAA FET經歷進一步CMOS製程以形成各個特徵諸如接觸/通孔、互連金屬層、介電層、鈍化層、等等。
本文所述之各個實施方式或實例提供了優於現有技術之若干優點。例如，在本揭示中，S/D磊晶層可在通道蝕刻作業中用作蝕刻終止層，由此防止金屬閘極電極接觸S/D區域。因此，GAA FET包含堆疊之奈米線(Si及/或SiGe)，其中製造製程(於閘極及源極/汲極區域的選擇性蝕刻)在相同製程步驟中進行。在GAA FET中，在蝕刻之Si或SiGe堆疊層上全部或部分磊晶生長源極/汲極層，這增強了用於接觸著陸 之表面積。進一步地，利用以上構造，可生長更多具有摻雜劑之S/D磊晶層，這降低了在S/D磊晶層與加在S/D磊晶層上之接觸之間的接觸電阻。
第32A圖、第32B圖、第32C圖、第32D圖及第32E圖繪示了根據本揭示之一個實施方式的圓滑化之核心及在圓滑化核心上方磊晶生長之對應第一殼體的範圍。第32A圖所示之結構描繪了由在核心區域81上磊晶形成之第一殼體層82(例如，由Ge形成)覆蓋的核心區域81(例如，由Si形成)。在第32A圖之結構中，在生長第一殼體層82之前不蝕刻核心區域，並且核心區域具有其全部體積。在第32B圖、第32C圖及第32D圖所示之結構中，增加核心區域81的蝕刻量以在生長第一殼體層82之前收縮核心區域81之體積。應理解，可行的第一殼體層82之厚度取決於核心區域81之收縮量。例如，如第32B圖、第32C圖及第32D圖所示之結構所示，隨著藉由蝕刻核心區域81之體積導致的收縮增加，可行第一殼體層82之厚度增加。在一些實施方式中，核心區域81之體積收縮可在約0%~90%之範圍內。在一些實施方式中，核心區域81之體積收縮可在約20%~70%之範圍內。
歸因於(111)菱形表面形成，第一殼體層82磊晶生長製程係自限制製程。除了核心區域之大小外，在附近接線的生長之菱形狀第一殼體層82的連接開始時，接線具有最大有效寬度(Weff)並且殼體層具有完全(111)表面。殼體生長之最佳位置係圍繞此開始點。如第32E圖所示，進一步過度生長變為鰭結構並且損失奈米線特性。由於需要考慮通道及界面層/ 高介電常數層/金屬閘極(IL/HK/MG)的厚度，有意地調整殼體生長以形成圓形覆蓋之形狀具有更多限制。具有IL/HK厚度之核心~殼體半徑必須小於接線之一半間距。
第33圖係根據本揭示之一個實施方式的顯示GAA FET元件之多層半導體接線之各個性質之一些的表95。表95係具有核心及一或多個殼體(此殼體具有不同結構)之接線結構的技術計算機輔助設計(technology computer aided design,TCAD)模擬結果，進而顯示了以吉帕斯卡(giga pascal,GPa)計的各個應力值Sxx、Syy及Szz。x及z方向係橫向方向並且y係沿著接線結構之長度的方向(例如，參看第30B圖中之x-z軸)。例如，列95-1描述了具有核心及內部(第一)殼體與外部(第二)殼體的多層半導體接線。核心係Si1-xGex(其中x=0.5)，內部殼體係Ge並且外部殼體係Si。用於內部殼體之應力Sxx、Syy及Szz的值分別係-3.2、-1.6及-1.6Gpa(PFET為壓縮應力)，而對於外部殼體，相同應力的值分別係4.8、2.7及2.7(NFET為拉伸應力)。列95-2係針對具有由Si1-xGex(其中x=0.3)製成之核心的兩個殼體接線，內部殼體係60% Ge並且外部殼體係Si。針對此列(95-2)，對於內部殼體之應力Sxx、Syy及Szz的值分別係-2.1、-1.0及-1.0Gpa，而對於外部殼體，相同應力的值分別係2.9、1.6及1.7。可相似地從表95讀到列95-3之描述。列95-4顯示了對照p通道最後(p-channel last,PCL)元件的應力值，其中歸因於雙軸類型之應力(其非此元件的適宜類型之應力)，電洞遷移率係低的。列95-5顯示了NFET及PFET之遷移率較佳應力。例如，對於 NFET，拉伸Sxx與Syy以及壓縮Szz較佳，而對於PFET，壓縮Sxx以及拉伸Syy與Szz較佳。進一步地，針對NFET及PFET元件之通道，單軸為較佳類型之應力。
應理解，本文不一定論述全部優點，無特定有點對全部實施方式或實例為必需的，並且其他實施方式或實例可提供不同的優點。
根據本揭示之一個態樣，在製造半導體元件之方法中，交替堆疊的第一半導體層及第二半導體層之多層結構在第一方向中在基板上方形成。將多層結構圖案化為鰭結構。犧牲閘極結構在鰭結構上方形成。犧牲閘極結構覆蓋鰭結構之第一部分並且暴露出鰭結構之第二部分。鰭結構之第一部分包括通道區域並且鰭結構之第二部分包括源極/汲極區域。磊晶源極/汲極結構在源極/汲極區域中之鰭結構上形成。移除犧牲閘極結構以暴露出通道區域。移除在通道區域中之第二半導體層，由此暴露出在通道區域中之第一半導體層以在通道區域中形成間隔開之核心層。一或多個半導體殼體層在通道區域中至少部分圍繞核心層形成以形成多層半導體接線。多層半導體接線之各者包括至少部分由一或多個半導體殼體層纏繞在周圍的核心層。閘極介電層及閘極電極層在通道區域中圍繞多層半導體接線而形成。
在一些實施方式中，第一半導體層包括Si或基於Si之化合物，並且第二半導體層包括具有與第一半導體層不同之組成的SiGe。在一些實施方式中，核心層包括Si1-xGex半導體並且多層半導體接線之各者包括由覆蓋核心層的Ge磊晶層 製成之第一殼體以及由覆蓋第一殼體的Si磊晶層製成之第二殼體。在一些實施方式中，磊晶源極/汲極結構包括SiP、SiCP及SiC之至少一個。在一些實施方式中，核心層包括Si1-xGex半導體並且多層半導體接線之各者包括由覆蓋核心層的Si磊晶層製成之第一殼體以及由覆蓋第一殼體的Ge磊晶層製成之第二殼體，並且磊晶源極/汲極結構包括SiP、SiCP及SiC之至少一個。
在一些實施方式中，核心層包括具有實質上圓形橫截面的柱體，第一及第二殼體包括具有實質上圓形橫截面的柱狀殼體，並且磊晶源極/汲極結構包括SiGe或Ge。在一些實施方式中，核心層包括具有實質上矩形橫截面的柱體，並且第一及第二殼體包括形成實質上菱形形狀橫截面的柱狀殼體。在一些實施方式中，核心層之厚度係在約2-8nm之範圍內，並且第一或第二殼體之厚度係在約1-5nm之範圍內。在一些實施方式中，第一殼體或第二殼體之一具有拉伸應力及較低導帶邊緣能(EC)，並且第一殼體或第二殼體之另一個具有壓縮應力及較高價帶邊緣能(EV)。
根據本揭示之另一態樣，在製造半導體元件之方法中，多層結構在第一方向中在基板上方形成。多層結構包括在彼此上方交替堆疊的第一半導體層及第二半導體層。將多層結構圖案化為複數個鰭結構。犧牲閘極結構在複數個鰭結構上方形成。犧牲閘極結構覆蓋複數個鰭結構之第一部分，而暴露出複數個鰭結構之第二部分。複數個鰭結構之第二部分包括複數個鰭結構之源極/汲極區域，並且複數個鰭結構之第一部分 係複數個鰭結構之通道區域。移除犧牲閘極結構以暴露出複數個鰭結構之通道區域。移除在複數個鰭結構之通道區域中的第二半導體層，由此暴露出在複數個鰭結構之通道區域中的第一半導體層以在複數個鰭結構之通道區域中形成間隔開之核心層。圓滑化在通道區域中的間隔開之核心層。在通道區域中至少部分圍繞圓滑化之核心層形成一或多個半導體殼體層以形成多層半導體接線。多層半導體接線之各者包括至少部分由一或多個半導體殼體層纏繞在周圍的核心層。閘極介電層及閘極電極層在複數個鰭結構之通道區域中圍繞多層半導體接線而形成。一或多個半導體殼體層之第一殼體層連接至對應於鄰近多層半導體接線的附近之第一殼體層。
在一些實施方式中，磊晶源極/汲極結構亦在複數個鰭結構之源極/汲極區域中的第一及第二半導體層上方。在一些實施方式中，核心層包括Si1-xGex半導體並且一或多個半導體殼體包括由覆蓋第一核心層的Ge磊晶層製成之第一殼體及由覆蓋第一殼體的Si磊晶層製成之第二殼體。在一些實施方式中，磊晶源極/汲極結構包括SiP、SiCP及SiC之至少一個。在一些實施方式中，核心層包括具有實質上圓形橫截面的柱體核心，並且第一及第二殼體包括具有實質上圓形橫截面的柱狀殼體，並且磊晶源極/汲極結構包括SiGe或Ge。在一些實施方式中，核心層包括具有實質上矩形橫截面的柱體核心，並且第一及第二殼體包括形成實質上菱形形狀橫截面的柱狀殼體。
在一些實施方式中，核心層之厚度係在約2-4nm之範圍內，並且第一或第二殼體之厚度係在約1-2nm之範圍 內。在一些實施方式中，第一殼體或第二殼體之一具有拉伸應力及較低導帶邊緣能(EC)，並且第一殼體或第二殼體之另一個具有壓縮應力及較高價帶邊緣能(EV)。在一些實施方式中，第一半導體層包含Si或基於Si之化合物，並且其中第二半導體層包含SiGe。
根據本揭示之另一態樣，一種半導體元件包括設置在基板上方之通道層、設置在基板上方之源極/汲極區域、設置在通道層之各者上並且纏繞通道層之各者的閘極介電層、以及設置在閘極介電層上並且纏繞通道層之各者的閘極電極層。通道層之各者包括由核心區域以及一或多個殼體區域製成之半導體接線。核心區域具有近似方形形狀之橫截面並且一或多個殼體之第一殼體圍繞核心區域形成近似菱形形狀橫截面之第一殼體區域且連接至對應於鄰近之半導體接線的附近第一殼體區域。
在一些實施方式中，半導體接線延伸至源極/汲極區域中，一或多個殼體區域包括第一殼體及第二殼體，並且核心區域包括第一半導體材料。在一些實施方式中，第一殼體包括第二半導體材料，並且第二殼體包括第三半導體材料。在一些實施方式中，核心區域包括SixGey材料並且第二半導體材料或第三半導體材料之一具有較低導帶邊緣能(EC)且在拉伸應力之下。
上文概述若干實施方式或實例之特徵，使得熟習此項技術者可更好地理解本揭示之態樣。熟習此項技術者應瞭解，可輕易使用本揭示作為設計或修改其他製程及結構的基 礎，以便實施本文所介紹之實施方式或實例的相同目的及/或實現相同優點。熟習此項技術者亦應認識到，此類等效結構並未脫離本揭示之精神及範疇，且可在不脫離本揭示之精神及範疇的情況下產生本文的各種變化、替代及更改。

Claims (10)

  1. 一種半導體元件製造方法，包含：沿著一第一方向形成交替堆疊的複數個第一半導體層以及複數個第二半導體層之一多層結構於一基板上方；圖案化該多層結構為一鰭結構；形成一犧牲閘極結構於該鰭結構上方，該犧牲閘極結構覆蓋該鰭結構之一第一部分並且暴露出該鰭結構之一第二部分，該鰭結構之該第一部分包括一通道區域並且該鰭結構之該第二部分包括複數個源極/汲極區域；形成複數個磊晶源極/汲極結構於該鰭結構上之該源極/汲極區域中；移除該犧牲閘極結構以暴露出該通道區域；移除在該通道區域中之該等第二半導體層，由此暴露出在該通道區域中之該等第一半導體層以在該通道區域中形成間隔開之複數個核心層；形成一或多個半導體殼體層於該通道區域中以至少部分圍繞該等核心層以形成複數個多層半導體接線，該等多層半導體接線之各者包含至少部分由該一或多個半導體殼體層纏繞在周圍的一核心層；以及形成一閘極介電層及一閘極電極層於該通道區域中圍繞該等多層半導體接線。
  2. 如請求項1所述之半導體元件製造方法，其中該核心層包含一Si 1-xGe x半導體並且該等多層半導體接線 之各者包含由覆蓋該核心層的一Ge磊晶層製成之一第一殼體以及由覆蓋該第一殼體的一Si磊晶層製成之一第二殼體。
  3. 如請求項1所述之半導體元件製造方法，其中該核心層包含一Si 1-xGe x半導體並且該等多層半導體接線之各者包含由覆蓋該核心層的一Si磊晶層製成之一第一殼體以及由覆蓋該第一殼體的一Ge磊晶層製成之一第二殼體，並且其中該等磊晶源極/汲極結構包括SiP、SiCP及SiC之至少一個。
  4. 如請求項3所述之半導體元件製造方法，其中該核心層包含具有一實質上圓形剖面之一柱體，並且該第一殼體及該第二殼體包含具有實質上圓形剖面之複數個柱狀殼體，並且其中該等磊晶源極/汲極結構包括SiGe或Ge。
  5. 如請求項3所述之半導體元件製造方法，其中該核心層包含具有一實質上矩形剖面之一柱體，並且該第一殼體及該第二殼體包含形成實質上菱形形狀之剖面的複數個柱狀殼體。
  6. 如請求項3所述之半導體元件製造方法，其中該第一殼體以及該第二殼體之一者具有一拉伸應力及一較低之導帶邊緣能，並且該第一殼體以及該第二殼體之另一者具有一壓縮應力及一較高之價帶邊緣能。
  7. 一種半導體元件製造方法，包含：沿著一第一方向形成一多層結構於一基板上方，該多層結構包括在彼此上方交替堆疊之複數個第一半導體層及複數個第二半導體層；圖案化該多層結構為複數個鰭結構；形成一犧牲閘極結構於該等鰭結構上方，該犧牲閘極結構覆蓋該等鰭結構之一第一部分，而暴露出該等鰭結構之複數個第二部分，該等鰭結構之該等第二部分包括該等鰭結構之複數個源極/汲極區域，並且該等鰭結構之該第一部分係該等鰭結構之複數個通道區域；移除該犧牲閘極結構以暴露出該等鰭結構之該等通道區域；移除在該等鰭結構之該等通道區域中的該等第二半導體層，由此暴露出在該等鰭結構之該等通道區域中的該等第一半導體層以在該等鰭結構之該等通道區域中形成間隔開之複數個核心層；圓滑化在該等通道區域中的間隔開之該等核心層；形成一或多個半導體殼體層於該等通道區域中以至少部分圍繞圓滑化之該等核心層以形成複數個多層半導體接線，該等多層半導體接線之各者包含至少部分由該一或多個半導體殼體層纏繞在周圍的一核心層；以及形成一閘極介電層及一閘極電極層於該等鰭結構之該等通道區域中圍繞該等多層半導體接線，其中該一或多個半導體殼體層之一第一殼體層連接至對應於一鄰近多層半導體接線的一附近第一殼體層。
  8. 如請求項7所述之半導體元件製造方法，其中該核心層包含一Si 1-xGe x半導體，並且該一或多個半導體殼體包含由覆蓋該第一核心層的一Ge磊晶層製成之一第一殼體以及由覆蓋該第一殼體的一Si磊晶層製成之一第二殼體。
  9. 一種半導體元件，包含：複數個通道層，設置在一基板上方；一源極/汲極區域，設置在該基板上方；一閘極介電層，設置在該等通道層之各者上並且纏繞該等通道層之各者；以及一閘極電極層，設置在該閘極介電層上並且纏繞該等通道層之各者，其中：該等通道層之各者包括由一核心區域製成之一半導體接線以及一或多個殼體區域，該核心區域具有一近似方形形狀之剖面，並且該一或多個殼體之一第一殼體圍繞該核心區域形成一近似菱形形狀之剖面的一第一殼體區域且連接至對應於一鄰近半導體接線的一附近第一殼體區域。
  10. 如請求項9所述之半導體元件，其中該半導體接線延伸進該源極/汲極區域，其中該一或多個殼體區域包含一第一殼體以及一第二殼體，其中該核心區域包含一第一半導體材料，該第一殼體包含一第二半導體材料，且該第二 殼體包含一第三半導體材料，其中該核心區域包含一Si xGe y材料，且該第二半導體材料以及該第三半導體材料中之一者具有一較低導帶邊緣能並且受到拉伸應力。
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