TW201836065A

TW201836065A - 半導體裝置及其製造方法

Info

Publication number: TW201836065A
Application number: TW106122309A
Authority: TW
Inventors: 久米一平; 中村一彥; 野田有輝
Original assignee: 東芝記憶體股份有限公司
Priority date: 2017-03-17
Filing date: 2017-07-04
Publication date: 2018-10-01
Also published as: CN113782507A; TWI685062B; CN108630647B; US20180269133A1; CN113782507B; US10468334B2; JP2018157110A; CN108630647A

Abstract

本發明之實施形態提供一種能夠減小貫通電極與半導體元件之間之接觸電阻之半導體裝置及其製造方法。本實施形態之半導體裝置具備半導體基板，上述半導體基板具有第1面及第2面，上述第1面具有半導體元件，上述第2面位於該第1面之相反側。第1絕緣膜設置於半導體基板之第1面上。導電體設置於第1絕緣膜上。金屬電極設置於第1面與第2面之間，貫通半導體基板，且與導電體接觸。第2絕緣膜設置於金屬電極與半導體基板之間。第1絕緣膜與第2絕緣膜之邊界面位於較半導體基板之第1面更靠導電體側，且以隨著向金屬電極之中心部靠近而向導電體接近之方式傾斜。

Description

半導體裝置及其製造方法

本發明之實施形態係關於一種半導體裝置及其製造方法。

半導體記憶體等半導體晶片有自高功能化或高積體化等觀點考慮進行積層之情形。為了將所積層之多個半導體晶片間之元件電性連接，而使用被稱為TSV(Through-Silicon Via，矽穿孔)之貫通電極。TSV貫通基板而將該基板之元件與其他基板之元件電性連接。為了不對元件之特性造成影響，期望TSV之寄生電阻及寄生容量較小。然而，TSV本身由金屬形成，雖然為低電阻，但形成於基板上之TSV用之接觸孔之縱橫比較高。因此，存在接觸孔底部上之TSV與配線之接觸面積變小，TSV與配線之接觸電阻變高之問題。

本發明之實施形態提供一種能夠減小貫通電極與半導體元件之間之接觸電阻之半導體裝置及其製造方法。本實施形態之半導體裝置具備半導體基板，上述半導體基板具有第1面及第2面，上述第1面具有半導體元件，上述第2面位於該第1面之相反側。第1絕緣膜設置於半導體基板之第1面上。導電體設置於第1絕緣膜上。金屬電極設置於第1面與第2面之間，貫通半導體基板，且與導電體接觸。第2絕緣膜設置於金屬電極與半導體基板之間。第1絕緣膜與第2絕緣膜之邊界面位於較半導體基板之第1面更靠導電體側，且以隨著向金屬電極之中心部靠近向導電體接近之方式傾斜。

以下，參照圖式對本發明之實施形態進行說明。本實施形態並不限定本發明。於以下實施形態中，半導體基板之上下方向表示以設置有半導體元件之面或其相反側之面為上表面時之相對方向，有與依據重力加速度之上下方向不同之情形。 (第1實施形態) 圖1係表示第1實施形態之半導體晶片之構成例之剖面圖。半導體晶片1可為具有例如NAND(與非)型EEPROM(Electrically Erasable and Programmable Read-Only Memory，電可擦除可編程設計唯讀記憶體)等之半導體晶片。於圖1中表示半導體晶片1之TSV及其周邊部。半導體晶片1具備半導體基板10、STI(Shallow Trench Isolation，淺溝槽隔離)20、焊墊(凸塊)30、TSV40、間隔膜50及凸塊60。半導體基板10例如為矽基板，薄膜化為例如約30 μm以下。半導體基板10具有第1面F1及位於第1面F1之相反側之第2面F2。半導體基板10之第1面F1具有形成半導體元件之主動區域、及將主動區域間電分離之STI(Shallow Trench Isolation)20。於主動區域形成有記憶胞陣列、電晶體、電阻元件、電容元件等半導體元件(未圖示)。於STI20使用例如氧化矽膜等絕緣膜。於STI20上未設置半導體元件，但設置有將半導體元件與TSV40電性連接之焊墊30及配線構造35。以下，亦將焊墊30與配線構造35統稱為導電體30、35。於半導體基板10之第2面F2上未設置半導體元件及配線，但設置有與TSV40電性連接之凸塊60等。作為第1絕緣膜之STI20設置於半導體基板10之第1面F1上。如上所述，於STI20使用例如氧化矽膜等絕緣膜。導電體30、35設置於STI20上，與設置於半導體基板10之第1面F1上之半導體元件(例如電晶體)電性連接。焊墊30使用例如鎢或鈦等低電阻金屬。於配線構造35使用例如多晶矽、上述低電阻金屬等。作為金屬電極之TSV40及阻障金屬BM設置於半導體基板10之第1面F1與第2面F2之間，貫通半導體基板10。進而，TSV40及阻障金屬BM貫通STI20而與導電體30、35電性連接。由此，TSV40及阻障金屬BM將與位於第1面F1側之導電體30、35之電性連接延長至第2面F2側為止。TSV40使用例如鎳等低電阻金屬。阻障金屬BM設置於間隔膜50之側面。阻障金屬BM使用例如Ti、Ta、Ru或其積層膜。以下，亦將TSV40及阻障金屬BM統稱為金屬電極40、BM。再者，只要能夠將TSV40良好地埋入於接觸孔CH內，則並不一定必需設置阻障金屬BM。作為第2絕緣膜之間隔膜50設置於金屬電極40、BM與半導體基板10之間，將金屬電極40、BM與半導體基板10電分離。此外，間隔膜50亦設置於半導體基板10之第2面F2上。間隔膜50使用例如氧化矽膜等絕緣膜。凸塊60於半導體基板10之第2面F2側設置於TSV40上。凸塊60使用例如錫、銅等金屬。圖2係更詳細地表示較配線構造35更靠第2面F2側之構造之剖面圖。於圖2中，為了容易理解，模式性地強調表示TSV40及阻障金屬BM與導電體30、35之連接部分。此處，STI20及間隔膜50之邊界面Fb1較半導體基板10之第1面F1更靠導電體30、35側，且以隨著靠近TSV40之中心部而接近導電體30、35之方式傾斜。即，邊界面Fb1較半導體基板10之第1面F1更靠近導電體30、35，且朝向TSV40之中心部而向遠離半導體基板10之方向傾斜。進而換言之，邊界面Fb1位於半導體基板10與TSV40之間，朝向設置有TSV40之接觸孔CH之中心部(TSV40之中心部)而逐漸向導電體30、35靠近。因此，於具有接觸孔CH之區域，STI20之厚度隨著向TSV40之中心部靠近而變薄。此外，伴隨邊界面Fb1之傾斜，TSV40或阻障金屬BM與間隔膜50或STI20之間之邊界面Fb2亦沿著邊介面Fb1傾斜。例如，邊界面Fb2於半導體基板10之第1面F1之附近(TSV40之上部)具有略倒錐形，或者成為與第1面F1大致垂直之面。邊界面Fb2於半導體基板10之第2面F2之附近之邊界面Fb1之正上方，向TSV40之中心部靠近，且以隨著向TSV40之中心部靠近而向導電體30、35接近之方式傾斜。進而，邊界面Fb2向與第1面F1垂直之方向靠近而到達至導電體30、35。如此，根據本實施形態，半導體基板10與金屬電極40、BM之間之間隔膜50之內側面幾乎沒有與第1面F1大致平行之面，而於與第1面F1大致垂直之方向上延伸或者平滑地傾斜。圖3係表示邊界面Fb1未傾斜之構造之剖面圖。若如圖3般邊界面Fbl未傾斜，而與半導體基板10之第1面F1或第2面F2大致平行(例如，與第2面F2為大致同一平面)之情形時，邊界面Fb2亦與半導體基板10之第1面F1或第2面F2大致平行。於此情形時，間隔膜50正下方之STI20之厚度與半導體基板10之下之STI20之厚度大致相同。因此，接觸孔CH之底面積變小，TSV40及阻障金屬BM與導電體30、35之間之接觸電阻變高。此外，於邊界面Fbl未傾斜而與第2面F2為大致同一平面之情形時，如圖3般，間隔膜50之內側面具有階差ST。若於間隔膜50之內側面有階差ST，則設置於間隔膜50之內側面之阻障金屬之覆蓋變差，難以填充TSV40之金屬材料。相對於此，根據本實施形態，如圖2般，半導體基板10與金屬電極40、BM之間之間隔膜50之內側面幾乎沒有與第1面F1大致平行之面，而於與第1面F1大致垂直之方向上延伸或者平滑地傾斜。由此，於接觸孔CH下方之區域，STI20之厚度隨著向金屬電極40、BM之中心部靠近而變薄。於此情形時，間隔膜50與STI20之膜厚之和隨著向接觸孔CH之中心部接近而變薄。由此，當對接觸孔CH之底部進行蝕刻時，接觸孔CH變得容易貫通間隔膜50及STI20。因此，即便是短時間之過蝕刻，形成於間隔膜50及STI20上之接觸孔CH之徑仍會變大。由此，接觸孔CH之底面積相對變大，金屬電極40、BM與導電體30、35之間之接觸電阻變低。此外，於對接觸孔CH之底部進行蝕刻時，可縮短過蝕刻之時間，因此，能夠抑制接觸孔CH穿通配線構造35。進而，半導體基板10與金屬電極40、BM之間之間隔膜50之內側面於與第1面F1大致垂直之方向上延伸或者平滑地傾斜。由此，於間隔膜50之內側面無階差ST，阻障金屬BM之覆蓋變得良好。因此，亦容易填充TSV40之金屬材料。其次，對本實施形態之半導體晶片1之製造方法進行說明。圖4～圖7係表示第1實施形態之半導體晶片之製造方法之一例之剖面圖。為了容易理解TSV40或阻障金屬BM與導電體30、35之連接部分之形成方法，圖5～圖7與圖2相同地表示模式性之剖面圖。以下，主要說明於半導體晶片1上形成TSV40之方法。首先，於半導體基板10之第1面F1上形成STI20而決定主動區域。半導體基板10例如為矽基板。STI20例如為氧化矽膜。其次，於主動區域形成半導體元件(未圖示)。半導體元件可為例如記憶胞陣列、電晶體、電阻元件、電容元件等。於形成半導體元件時，於STI20上形成例如配線構造35。半導體元件及配線構造35由絕緣膜37、38被覆。其次，焊墊30以與配線構造35連接之方式形成。因此，於STI20上形成導電體30、35。其次，使用微影技術及RIE(Reactive Ion Etching，反應性離子蝕刻)法，自位於與第1面F1為相反側之半導體基板10之第2面F2對半導體基板10進行蝕刻。即，將光阻80用作掩膜，自與形成有半導體元件之第1面F1為相反側之第2面F2(背面)形成接觸孔CH。由此，形成自第2面F2到達至第1面F1之接觸孔CH。為了使TSV40與導電體30、35連接，接觸孔CH形成於STI20之區域中存在導電體30、35之區域上。藉由形成接觸孔CH而使STI20露出。其次，如圖5般，使用RIE法對位於接觸孔CH之底面之ST120之一部分進行蝕刻。此時，STI20之材料(例如，氧化矽膜)之蝕刻氣體與半導體基板10之材料(例如，矽)之蝕刻氣體不同。例如，矽之蝕刻氣體為SF₆ 、SiF₄ 、CF₄ 、C₄ F₈ 、Ar、HBr、O₂ 氣體或其等之混合氣體等。氧化矽膜之蝕刻氣體為CF₄ 、CHF₃ 、Ar、O₂ 氣體或其等之混合氣體等。因此，STI20之蝕刻步驟與半導體基板10之蝕刻步驟不同。例如，可於半導體基板10之蝕刻後，使用與進行半導體基板10之蝕刻之裝置不同的裝置執行STI20之蝕刻。或者亦可於與半導體基板10之蝕刻為同一裝置內執行STI20之蝕刻，但需要更換蝕刻氣體。相較於接觸孔CH之底部之中心部，蝕刻氣體之離子更難以到達其端部，因此，如圖5般，於接觸孔CH之底部，STI20之中心部之膜厚T20c相較於其端部之膜厚T20e變薄。由此，接觸孔CH之底面呈碗型凹陷。即，接觸孔CH之底面較半導體基板10之第1面F1更向導電體30、35側凹陷，且以隨著向接觸孔CH之中心部靠近而向導電體30、35接近之方式傾斜。因此，STI20之厚度隨著向接觸孔CH之中心部靠近而變薄。去除光阻層80後，如圖6般，使用CVD(Chemical Vapor Deposition，化學氣相沈積)法或ALD(Atomic Layer Deposition，原子層沈積)法，於接觸孔CH之內側面、底面及半導體襯底10之第2面F2上形成間隔膜50。間隔膜50沿接觸孔CH之內表面形成，因此，形成於接觸孔CH之底面上之間隔膜50沿接觸孔CH之碗型以良好之覆蓋形成於半導體基板10及STI20上。此外，間隔膜50與接觸孔CH之底面大致相同地呈碗型凹陷。即，接觸孔CH之底面之間隔膜50隨著向接觸孔CH之中心部靠近而以接近導電體30、35之方式傾斜。伴隨於此，STI20及間隔膜50之邊界面Fb1亦較半導體基板10之第1面F1更靠導電體30、35側，且以隨著向接觸孔CH之中心部靠近而向導電體30、35接近之方式傾斜。即，邊界面Fbl較半導體基板10之第1面F1更靠近導電體30、35，且朝向填充TSV40之接觸孔CH之中心部而向遠離半導體基板10之方向傾斜。此外，實際上，接觸孔CH之縱橫比相對較高，因此，形成於接觸孔CH之開口部之間隔膜50相較於形成於接觸孔CH之內部之間隔膜50變厚。因此，如圖6般，間隔膜50於接觸孔CH之開口端於與第1面F1大致平行之方向上突出。以下，亦將間隔膜50於接觸孔CH之開口端突出之部分稱為懸突部分OH。這種間隔膜50之懸突部分OH使接觸孔CH之開口徑較接觸孔CH之中間部分之徑稍窄。如圖6般，如果將間隔膜50之懸突部分OH之接觸孔CH之開口徑設為1，將接觸孔CH之中間部分之徑設為2，那麼1＜2。其次，如圖7般，將位於接觸孔CH之內側面及半導體基板10之第2面F2上之間隔膜50用作掩膜，利用RIE法對接觸孔CH之底部之間隔膜50及STI20進行蝕刻。由此，接觸孔CH貫通間隔膜50及STI20並到達至位於STI20之下之導電體30、35。即，接觸孔CH延長至STI20之下之導電體30、35。此時，如上所述，藉由間隔膜50之懸突部分OH，接觸孔CH之開口徑1相較於接觸孔CH之中間部分之徑2變窄。將間隔膜50之懸突部分OH作為掩膜而對接觸孔CH之底部之間隔膜50及STI20進行蝕刻。因此，形成於間隔膜50及STI20上之下部之接觸孔CH之徑大致成為1。另一方面，接觸孔CH之底面呈碗型凹陷，STI20及間隔膜50之中心部之膜厚之和Ttlc相較於其等之端部之膜厚之和Ttle變薄。因此，間隔膜50及STI20變得容易貫通，即便為短時間之過蝕刻，亦能夠相對增大形成於間隔膜50及STI20上之接觸孔CH之徑c。由此，接下來形成之TSV40與導電體30、35之間之接觸電阻變低。此外，能夠使過蝕刻進行之時間短，因此，能夠抑制接觸孔CH穿通配線構造35。進而，由於接觸孔CH之底面呈碗型凹陷，故而接觸孔CH之內側面幾乎沒有與第1面F1大致平行之面，而於與第1面F1大致垂直之方向上延伸或者平滑地傾斜。即，接觸孔CH之內側面成為幾乎無階差之平滑之傾斜面。因此，以下說明之阻障金屬BM及TSV40之覆蓋變得良好。其次，如圖2所示般，於接觸孔CH內形成阻障金屬BM，沈積TSV40之金屬材料。由此，於接觸孔CH內形成金屬電極40、BM。阻障金屬BM使用例如Ti、Ta、Ru或其積層膜。TSV40使用例如鎳等金屬材料。由此，能夠使金屬電極40、BM與導電體30、35連接，且能夠向第2面F2側引出。此時，如上所述，接觸孔CH之內側面成為幾乎無階差之平滑之傾斜面。由此，阻障金屬BM及TSV40之金屬材料之覆蓋變得良好。其次，使用微影技術及RIE法，對TSV40及阻障金屬BM進行加工。由此，去除位於第2面F2(場)上之TSV40及阻障金屬BM之材料。其次，如圖2般，使用鍍覆法等，於TSV40上形成凸塊60。凸塊60使用例如錫等。由此，完成本實施形態之半導體晶片1。再者，其後，可將半導體晶片1與其他半導體晶片積層，經由TSV40及凸塊60等而與其他半導體晶片電性連接。如此，根據本實施形態，於對半導體基板10進行蝕刻之後且形成間隔膜50之前，對接觸孔CH底部之STI20之上部進行蝕刻。由此，接觸孔CH之底部呈碗型凹陷，間隔膜50之覆蓋變得良好。進而，間隔膜50亦與接觸孔CH之底面大致相同地呈碗型凹陷。由此，STI20及間隔膜50之厚度隨著向接觸孔CH或TSV40之中心部靠近而變薄，因此，於對接觸孔CH之底部進行蝕刻時，接觸孔CH變得容易貫通間隔膜50及STI20。因此，形成於間隔膜50及STI20之接觸孔CH之徑相對變大，金屬電極40、BM與導電體30、35之間之接觸電阻變低。再者，可縮短過蝕刻，因此能夠抑制接觸孔CH穿通配線構造35。進而，於間隔膜50之內側面無階差ST，因此，阻障金屬BM或TSV40之金屬材料之覆蓋變得良好。 (第2實施形態) 圖8係表示第2實施形態之半導體晶片之構成例之剖面圖。第2實施形態之半導體晶片1於TSV40或間隔膜50等之形狀方面與第1實施形態不同。第2實施形態之其他構成與第1實施形態之對應之構成相同即可。再者，圖8亦與圖2相同地，為了容易理解，而模式性地強調表示TSV40或阻障金屬BM與導電體30、35之連接部分。於第2實施形態之半導體晶片1中，於與半導體基板10之第1面F1及第2面F2大致垂直之方向之剖面，將位於金屬電極40、BM之兩側之金屬電極40、BM與STI20之間之邊界面設為第1邊界面Fb11及第2邊界面Fb12，將位於金屬電極40、BM之兩側之間隔膜50與半導體基板10之邊界面設為第3邊界面Fb13及第4邊界面Fb14。此時，第1邊界面Fb11與第2邊界面Fb12之間之中心C11_12係自第3邊界面Fb13與第4邊界面Fb14之間之中心C13_14向第1方向D1偏移。此外，位於半導體基板10之第2面F2側之金屬電極40、BM與間隔膜50之間之邊界面中位於第1方向D1上之邊界面，於第2面F2側之端部E21彎曲(帶弧度)。即，間隔膜50之上表面F50t1與側面F50s1之間之端部E21以倒角之方式切削，相對於該上表面F50t1及側面F50s1兩者傾斜。另一方面，金屬電極40、BM與間隔膜50之間之邊界面中位於與第1方向D1為反方向之方向上之邊界面，不於第2面F2側之端部E22彎曲。即，間隔膜50之上表面F50t2與側面F50s2之間之端部E22未被倒角，與該上表面F50t2或側面F50s2之任一者成為大致同一平面。如此，自TSV40之中心觀察，第1邊界面Fb11與第2邊界面Fb12之間之中心C11_12之偏離方向D1，與設置有彎曲之邊界面Fb21之方向成為大致同一方向。這種構造可藉由如下之半導體晶片1之製造方法形成。圖9～圖11係表示第2實施形態之半導體晶片之製造方法之一例之剖面圖。以下，主要說明於半導體晶片1上形成TSV40之方法。至形成接觸孔CH為止之步驟可與第1實施形態相同。再者，於第2實施形態中，於該階段不執行位於接觸孔CH之底面之STI20之蝕刻。因此，接觸孔CH之底面為與第1或第2面F1、F2大致平行之狀態。其次，如圖9般，使用CVD法或ALD法，於接觸孔CH之內側面、該接觸孔CH之底面及半導體基板10之第2面F2形成間隔膜50。此時，接觸孔CH之縱橫比相對較高，因此，間隔膜50於接觸孔CH之開口端具有懸突部分OH。再者，如下上述，於第2面F2上之間隔膜50上形成抗蝕膜70。由此，第2面F2上之間隔膜50之膜厚增厚抗蝕膜70之厚度之量，包含間隔膜50及抗蝕膜70之掩膜材之膜厚充分變厚。由此，間隔膜50不需要考慮作為掩膜材之功能而形成得過厚，相對較薄即可。藉由使間隔膜50之膜厚較薄，間隔膜50之懸突部分OH變小。由此，能夠使接觸孔CH之開口徑Φ1相對變大。由此，結果係金屬電極40、BM與導電體30、35之接觸面積變大，接觸電阻變小。其次，如圖10般，使用微影技術，於位於半導體基板10之第2面F2上之間隔膜50上形成抗蝕膜70作為掩膜材之一部分。當將抗蝕膜70塗佈於半導體基板10之第2面F2上時，抗蝕膜70可進入至接觸孔CH內，亦可不進入至接觸孔CH內。藉由抗蝕膜70之曝光與顯影而去除位於接觸孔CH上之抗蝕膜70，殘留其他抗蝕膜70。由此，如圖10般，抗蝕膜70之開口部OP70以與接觸孔CH之開口部OPch大致對應之方式形成。然而，抗蝕膜70之開口部OP70之中心C70不與接觸孔CH之開口部之中心Cch1一致。因此，如圖10般，自第2面F2之上方觀察時，間隔膜50之一端部E22被抗蝕膜70遮掩，另一端部E21自抗蝕膜70露出。例如，抗蝕膜70之D1方向之端部E70_1相較於間隔膜50之D1方向之端部E21更向D1方向引退。另一方面，抗蝕膜70之與D1方向為相反方向之端部E70_2相較於間隔膜50之與D1方向為相反方向之端部E22向D1方向突出。端部E21或抗蝕膜70之端部E70_2之突出量例如為約1 μm。自第2面F2之上方觀察時，抗蝕膜70之端部E70_1較佳為位於間隔膜50之端部E21與半導體基板10之端部E11之間。由此，能夠抑制間隔膜50之端部E21被過度蝕刻，從而能夠抑制半導體基板10與金屬電極40、BM電性短路。進而較佳為端部E70_1較間隔膜50之端部E21與半導體基板10之端部E11之間之中間位置更靠近端部E21。由此，能夠更確實地抑制半導體基板10與金屬電極40、BM之電性短路。此外，如上所述，當於第2面F2上之間隔膜50之上形成抗蝕膜70時，能夠使間隔膜50之膜厚較薄。由此，能夠縮小間隔膜50之懸突部分OH。這有助於金屬電極40、BM與導電體30、35之接觸面積之擴大。其次，如圖11般，將抗蝕膜70及間隔膜50用作掩膜，利用RIE法對位於接觸孔CH之底部之間隔膜50及STI20進行蝕刻。此時，間隔膜50之端部E22被抗蝕膜70遮掩，因此，未被蝕刻。因此，端部E22保持90度或者較此為銳角之狀態。另一方面，間隔膜50之端部E21自抗蝕膜70露出，因此，被蝕刻。由此，間隔膜50之端部E21以倒角地方式切削而帶弧度。間隔膜50之端部E21相對於該上表面F50t1及側面F50s1兩者傾斜。此外，於接觸孔CH之底部，間隔膜50及STI20將向D1方向偏移之抗蝕膜70或間隔膜50作為掩膜進行蝕刻。因此，形成於間隔膜50及STI20上之下部之接觸孔CH之中心Cch2，自形成於半導體基板10上之上部之接觸孔CH之中心Cch1向D1方向偏移。該偏移量與抗蝕膜70之開口部之中心C70相對於接觸孔CH之開口部之中心Cch1之偏移量大致相同。如此，第1邊界面Fb11與第2邊界面Fb12之間之中心，自第3邊界面Fb13與第4邊界面Fb14之間之中心向第1方向D1偏移。其次，以第1實施形態所說明之方式形成阻障金屬BM、TSV40及凸塊60。由此，完成圖8所示之第2實施形態之半導體晶片1。根據第2實施形態之製造方法，於形成間隔膜50之後，於第2面F2上形成抗蝕膜70。由此，包含間隔膜50與抗蝕膜70之掩膜材之膜厚於第2面F2上充分變厚，能夠使間隔膜50之膜厚較薄。藉由使間隔膜50之膜厚較薄而縮小懸突部分OH，接觸孔CH之開口徑1變大。由此，金屬電極40、BM與導電體30、35之接觸面積變大，可減小其等之接觸電阻。此外，藉由縮小懸突部分OH而緩和間隔膜50之倒錐形狀，因此，阻障金屬BM或TSV40之金屬材料之覆蓋變得良好。第2實施形態亦可與第1實施形態組合。由此，金屬電極40、BM與導電體30、35之接觸面積進一步增大，且阻障金屬BM或TSV40之金屬材料之覆蓋變得更好。對本發明之幾個實施形態進行了說明，但該等實施形態係作為例而提示者，並不意欲限定發明之範圍。該等實施形態可藉由其他各種形態實施，可於不脫離發明之主旨之範圍內，進行各種省略、替換、變更。該等實施形態或其變化與包含於發明之範圍或主旨內同樣地包含於請求項中所記載之發明及其均等之範圍內。 [相關申請案] 本申請案享有以日本專利申請案2017-53588號(申請日：2017年3月17日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。

1‧‧‧半導體晶片

10‧‧‧半導體基板

20‧‧‧STI

30‧‧‧焊墊

35‧‧‧配線構造

37‧‧‧絕緣膜

38‧‧‧絕緣膜

40‧‧‧TSV

50‧‧‧間隔膜

60‧‧‧凸塊

70‧‧‧抗蝕膜

80‧‧‧光阻

BM‧‧‧阻障金屬

CH‧‧‧接觸孔

C11_12‧‧‧中心

C13_14‧‧‧中心

C70‧‧‧中心

Cch1‧‧‧中心

Cch2‧‧‧中心

E11‧‧‧端部

E21‧‧‧端部

E22‧‧‧端部

E70_1‧‧‧端部

E70_2‧‧‧端部

D1‧‧‧第1方向

F1‧‧‧第1面

F2‧‧‧第2面

F50t1‧‧‧上表面

T50t2‧‧‧上表面

F50s‧‧‧側面

F50s1‧‧‧側面

F50s2‧‧‧側面

Fb1‧‧‧邊界面

Fb2‧‧‧邊界面

Fb11‧‧‧第1邊界面

Fb12‧‧‧第2邊界面

Fb13‧‧‧第3邊界面

Fb14‧‧‧第4邊界面

T20c‧‧‧膜厚

T20e‧‧‧膜厚

Ttle‧‧‧端部之膜厚之和

Ttlc‧‧‧中心部之膜厚之和

OH‧‧‧懸突部分

ST‧‧‧階差

Φ1‧‧‧徑

Φ2‧‧‧徑

Φc‧‧‧徑

圖1係表示第1實施形態之半導體晶片之構成例之剖面圖。圖2係更詳細地表示較配線構造更靠第2面側之構造之剖面圖。圖3係表示邊界面未傾斜之構造之剖面圖。圖4係表示第1實施形態之半導體晶片之製造方法之一例之剖面圖。圖5係繼圖4之後表示半導體晶片之製造方法之剖面圖。圖6係繼圖5之後表示半導體晶片之製造方法之剖面圖。圖7係繼圖6之後表示半導體晶片之製造方法之剖面圖。圖8係表示第2實施形態之半導體晶片之構成例之剖面圖。圖9係表示第2實施形態之半導體晶片之製造方法之一例之剖面圖。圖10係繼圖9之後表示半導體晶片之製造方法之一例之剖面圖。圖11係繼圖10之後表示半導體晶片之製造方法之一例之剖面圖。

Claims

一種半導體裝置，其具備：半導體基板，其具有第1面及第2面，上述第1面具有半導體元件，上述第2面位於該第1面之相反側；第1絕緣膜，其設置於上述半導體基板之上述第1面上；導電體，其設置於上述第1絕緣膜上；金屬電極，其設置於上述第1面與上述第2面之間，貫通上述半導體基板，且與上述導電體接觸；及第2絕緣膜，其設置於上述金屬電極與上述半導體基板之間；且上述第1絕緣膜與上述第2絕緣膜之邊界面較上述半導體基板之上述第1面更靠上述導電體側，且以隨著向上述金屬電極之中心部靠近而向上述導電體接近之方式傾斜。
如請求項1之半導體裝置，其中上述邊界面位於上述半導體基板與上述金屬電極之間。
一種半導體裝置之製造方法，其具備以下步驟：對具有第1面及第2面之半導體基板自上述第2面進行蝕刻而形成自上述第2面到達至上述第1面之接觸孔，上述第1面具有第1絕緣膜及導電體，上述第2面位於該第1面之相反側；自上述接觸孔之底面對上述第1絕緣膜之一部分進行蝕刻；於上述接觸孔之內側面、該接觸孔之底面及上述半導體基板之上述第2面形成第2絕緣膜；使用位於上述接觸孔之內側面及上述半導體基板之上述第2面上之上述第2絕緣膜作為掩膜，對位於上述接觸孔之底面之上述第2絕緣膜及上述第1絕緣膜進行蝕刻；及藉由於上述接觸孔內形成金屬電極，而使該金屬電極與上述導電體接觸。
一種半導體裝置之製造方法，其具備以下步驟：對具有第1面及第2面之半導體基板自上述第2面進行蝕刻而形成自上述第2面到達至上述第1面之接觸孔，上述第1面具有第1絕緣膜及導電體，上述第2面位於該第1面之相反側；於上述接觸孔之內側面、該接觸孔之底面及上述半導體基板之上述第2面形成第2絕緣膜；於位於上述第2面上之上述第2絕緣膜上形成掩膜材；使用上述掩膜材及上述第2絕緣膜作為掩膜，對位於上述接觸孔之底部之上述第2絕緣膜及上述第1絕緣膜進行蝕刻；藉由於上述接觸孔內形成金屬電極，而使該金屬電極與上述導電體接觸。
一種半導體裝置，其具備：半導體基板，其具有第1面及第2面，上述第1面具有半導體元件，上述第2面位於該第1面之相反側；第1絕緣膜，其設置於上述半導體基板之上述第1面上；導電體，其設置於上述第1絕緣膜上；金屬電極，其設置於上述第1面與上述第2面之間，貫通上述半導體基板，且與上述導電體接觸；及第2絕緣膜，其設置於上述金屬電極與上述半導體基板之間；且於與上述第1面及上述第2面垂直之方向之剖面中，將位於上述金屬電極之兩側之上述金屬電極與上述第1絕緣膜之間之邊界面作為第1及第2邊界面，將位於上述金屬電極之兩側之上述第2絕緣膜與上述半導體基板之邊界面作為第3及第4邊界面時，上述第1邊界面與上述第2邊界面之間之中心係自上述第3邊界面與上述第4邊界面之間之中心向第1方向偏移，於上述剖面中，上述金屬電極與上述第2絕緣膜之間之邊界面中位於上述第1方向側之邊界面係於上述第2面側之端部彎曲。