TW201820157A - 積體電路匯流排仲裁控制系統 - Google Patents

Abstract

積體電路匯流排仲裁控制系統包含第一主機電路、第二主機電路、類比開關電路、起始判斷電路及選擇控制電路。當第一主機電路之第一資料線由高電位變為低電位，且第一主機電路之第一時脈線維持在高電位時，起始判斷電路產生第一起始脈衝訊號。當第二主機電路之第二資料線由高電位變為低電位，且第二主機電路之第二時脈線維持在高電位時，起始判斷電路產生第二起始脈衝訊號。當第一起始脈衝訊號領先第二起始脈衝訊號時，選擇控制電路產生第一控制訊號，以使類比開關電路導通第一主機電路與外部時脈線及外部資料線之間的電性連接。

Description

積體電路匯流排仲裁控制系統

本發明係有關於一種積體電路匯流排仲裁控制系統，特別是一種能夠避免不同主機同時占用相同積體電路匯流排的積體電路匯流排仲裁控制系統。

積體電路匯流排(INTER-INTEGRATED CIRCUIT，I2C)是透過一條資料線和一條時脈線來傳送積體電路之間的訊息，例如主機端可以透過時脈線及資料線傳送時脈訊號及資料訊號，從屬端可依據時脈訊號的頻率判讀資料訊號的內容，進一步完成主機端所下達的指令，如讀取或寫入…等等。由於實作容易且接線單純，因此在積體電路設計上被大量的運用。

在實作上，不同的主機端可能會需要控制相同的從屬端，舉例來說，在感測系統中，不同的處理器可能會需要存取相同感測器所感測到的數值來做不同的分析及處理。一般而言，為了簡化接線，從屬端可能僅具有單一組積體電路匯流排，因此不同的主機端都會耦接至相同的積體電路匯流排。此時為了避免不同的主機端同時向從屬端發出控制指令，而導致從屬端無法辨識指令，在先前技術中，有些主機端可能會內建偵測機制，並在對從屬端發出指令之前，先偵測積體電路匯流排是否為其他主機所佔用。然而在實作上，並不能確保所有耦接至相同之積體電路匯流排的主機端都具有內建的偵測機制，因此僅仰賴主機端的內建機制，並無法有效避免各個主機端在使用積體電路匯流排以控制從屬端時發生衝突。

本發明之一實施例提供一種積體電路匯流排(Inter-integrated Circuit，I2C)仲裁控制系統，積體電路匯流排仲裁控制系統包含第一主機電路、第二主機電路、類比開關電路、起始判斷電路及選擇控制電路。

第一主機電路具有第一時脈線及第一資料線，第一主機電路根據待傳輸資料控制第一時脈線及第一資料線的電位。第二主機電路具有第二時脈線及第二資料線，第二主機電路根據待傳輸資料控制第二時脈線及第二資料線的電位。

類比開關電路耦接於第一主機電路、第二主機電路、外部時脈線及外部資料線，當類比開關電路接收到第一控制訊號時，類比開關電路導通第一時脈線與外部時脈線的電性連接及第一資料線及外部資料線的電性連接。當類比開關電路接收到第二控制訊號時，類比開關電路導通第二時脈線與外部時脈線的電性連接及第二資料線及外部資料線的電性連接。

起始判斷電路耦接於第一主機電路及第二主機電路，當第一資料線之電位由高電位變為低電位，且第一時脈線之電位維持在高電位時，起始判斷電路產生第一起始脈衝訊號。當第二資料線之電位由高電位變為低電位，且第二時脈線之電位維持在高電位時，起始判斷電路產生第二起始脈衝訊號。

選擇控制電路耦接於起始判斷電路，當第一起始脈衝訊號領先第二起始脈衝訊號時，選擇控制電路產生第一控制訊號。當第一起始脈衝訊號落後第二起始脈衝訊號時，選擇控制電路產生第二控制訊號。

第1圖為本發明一實施例之積體電路匯流排(Inter-integrated Circuit，I2C)仲裁控制系統100的示意圖。積體電路匯流排仲裁控制系統100包含第一主機電路M1、第二主機電路M2、類比開關電路110、起始判斷電路120、結束判斷電路130及選擇控制電路140。

第一主機電路M1具有第一時脈線SCL1及第一資料線SDA1，第一主機電路M1可透過控制第一時脈線SCL1及第一資料線SDA1的電位來傳輸資料，亦即第一主機電路M1可透過第一時脈線SCL1傳送時脈訊號，並透過第一資料線SDA1傳送資料訊息。相似地，第二主機電路M2具有第二時脈線SCL2及第二資料線SDA2，第二主機電路M2可透過控制第二時脈線SCL2及第二資料線SDA2的電位來傳輸資料。

類比開關電路110耦接於第一主機電路M1、第二主機電路M2、外部時脈線SCL及外部資料線SDA，外部時脈線SCL及外部資料線SDA可耦接至外部的從屬端裝置。當類比開關電路110接收到第一控制訊號VCC1時，類比開關電路110可導通第一時脈線SCL1與外部時脈線SCL的電性連接及第一資料線SDA1及外部資料線SDA的電性連接，此時第一主機電路M1就能夠主控外部時脈線SCL及外部資料線SDA，並對外部時脈線SCL及外部資料線SDA所耦接的從屬端裝置進行操作。而當類比開關電路110接收到第二控制訊號VCC2時，類比開關電路110可導通第二時脈線SCL2與外部時脈線SCL的電性連接及第二資料線SDA2及外部資料線SDA的電性連接。此時第二主機電路M2就能夠主控外部時脈線SCL及外部資料線SDA，並對外部時脈線SCL及外部資料線SDA所耦接的從屬端裝置進行操作。

起始判斷電路120耦接於第一主機電路M1及第二主機電路M2。根據積體電路匯流排的傳輸協定，當第一主機電路M1欲主控積體電路匯流排以對從屬端裝置進行操作時，第一主機電路M1會將第一資料線SDA1之電位由高電位變為低電位，並將第一時脈線SCL1之電位維持在高電位，以表示即將對於積體電路匯流排進行主控。因此當起始判斷電路120偵測到第一資料線SDA1之電位由高電位變為低電位，且第一時脈線SCL1之電位維持在高電位時，起始判斷電路120會產生第一起始脈衝訊號ST1，以表示第一主機電路M1欲對積體電路匯流排進行主控。相似地，當起始判斷電路120偵測到第二資料線SDA2之電位由高電位變為低電位，且第二時脈線SCL2之電位維持在高電位時，起始判斷電路120會產生第二起始脈衝訊號ST2以表示第二主機電路M2欲對積體電路匯流排進行主控。

選擇控制電路140耦接於起始判斷電路120。當選擇控制電路140偵測到第一起始脈衝訊號ST1領先第二起始脈衝訊號ST2時，亦即第二起始脈衝訊號ST2係在第一起始脈衝訊號ST1產生之後才產生，或甚至是在第一起始脈衝訊號ST1產生之後，並未產生第二起始脈衝訊號ST2時，選擇控制電路140會產生第一控制訊號VCC1，此時類比開關電路110會導通第一時脈線SCL1與外部時脈線SCL的電性連接及第一資料線SDA1及外部資料線SDA的電性連接，因此第一主機電路M1就能夠主控外部時脈線SCL及外部資料線SDA。

反之，當第一起始脈衝訊號ST1落後第二起始脈衝訊號ST2時，選擇控制電路140會產生第二控制訊號VCC2，此時類比開關電路110會導通第二時脈線SCL2與外部時脈線SCL的電性連接及第二資料線SDA2及外部資料線SDA的電性連接，因此第二主機電路M2就能夠主控外部時脈線SCL及外部資料線SDA。

第2圖為本發明一實施例之起始判斷電路120的示意圖。起始判斷電路120包含第一D型正反器FF1、第二D型正反器FF2、第一互斥或閘(exclusive or gate，XOR gate)XOR1、第一脈衝產生器122、第三D型正反器FF3、第四D型正反器FF4、第二互斥或閘XOR2、第二脈衝產生器124。

第一D型正反器FF1具有資料端D、負緣時脈端CLK’及輸出端Q，第一D型正反器D1之資料端D耦接於第一時脈線SCL1，而負緣時脈端CLK’耦接於第一資料線SDA1。第二D型正反器FF2具有資料端D、負緣時脈端CLK’及輸出端Q，第二D型正反器FF2之資料端D耦接於第一D型正反器FF1之輸出端Q，第二D型正反器FF2之負緣時脈端CLK’耦接於第一資料線SDA1。第一互斥或閘XOR1具有第一輸入端、第二輸入端及輸出端，第一互斥或閘XOR1之第一輸入端耦接於第一D型正反器FF1之輸出端Q，而第一互斥或閘XOR1之第二輸入端耦接於第二D型正反器FF2之輸出端Q。第一脈衝產生器122可根據第一互斥或閘XOR1之輸出端的電位產生第一起始脈衝訊號ST1。

第一脈衝產生器122包含第一電阻R1、第一電容C1、第三互斥或閘XOR3。第一電阻R1具有第一端及第二端，第一電阻R1之第一端耦接於第一互斥或閘XOR1之輸出端。第一電容C1具有第一端及第二端，第一電容C1之第一端耦接於第一電阻R1之第二端，而第一電容C1之第二端耦接於地端GND。第三互斥或閘XOR3具有第一輸入端、第二輸入端及輸出端，第三互斥或閘XOR3之第一輸入端耦接於第一互斥或閘XOR1之輸出端，第三互斥或閘XOR3之第二輸入端耦接於第一電阻R1之第二端，而第三互斥或閘XOR3之輸出端可輸出第一起始脈衝訊號ST1。

在第2圖中，當初始狀態下，第一D型正反器FF1的輸出端Q及第二D型正反器FF2的輸出端Q都是低電位(或邏輯0)，此時第一互斥或閘XOR1及第二互斥或閘XOR2的輸出端亦皆為低電位(或邏輯0)。

當第一主機端M1將第一資料線SDA1的電位由高電位拉低至低電位，並將第一時脈線的電位維持在高電位時，第一資料線SDA1的電位變化會觸發第一D型正反器FF1的負緣時脈端CLK’及第二D型正反器FF2的負緣時脈端CLK’，因此第一D型正反器FF1的輸出端Q會輸出第一時脈線SCL1的高電位，而第二D型正反器FF2的輸出端Q則會輸出原先第一D型正反器FF1之輸出端Q的低電位。因此第一互斥或閘XOR1會輸出高電位(或邏輯1)，並對第一電容C1開始充電，隨著第一電容C1的電位被充電至臨界值時，第三互斥或閘XOR3之輸出端的電位就會由高電位(邏輯1)變為低電位(邏輯0)。也就是說，在接收到第一互斥或閘XOR1所輸出高電位後，第一脈衝產生器122會隨著產生第一起始脈衝訊號ST1。在本發明的部分實施例中，透過選擇第一電容C1的電容值及第一電阻R1的電阻值，就能夠調整對第一電容C1的充電速度，進而改變第一起始脈衝訊號ST1的脈衝長度。

相同地，第二脈衝產生器124包含第二電阻R2、第二電容C2及第四互斥或閘XOR4，第二電阻R2、第二電容C2及第四互斥或閘XOR4的操作原理及連接架構會與第一電阻R1、第一電容C1及第三互斥或閘XOR3的操作原理及連接架構相同。第三D型正反器FF3、第四D型正反器FF4、第二互斥或閘XOR2及第二脈衝產生器124的連接方式與操作原理也與第一D型正反器FF1、第二D型正反器FF2、第一互斥或閘XOR1及第一脈衝產生器122相同，因此在第二主機端M2將第二資料線SDA2的電位由高電位拉低至低電位，並將第二時脈線SCL2的電位維持在高電位時，起始判斷電路120也會對應產生第二起始脈衝訊號ST2。

在本發明的部分實施例中，為了讓主控積體電路匯流排的主機電路在結束對從屬端裝置的操作之後，能夠將積體電路匯流排的主控權讓給其他主機電路，積體電路匯流排仲裁控制系統100可利用結束判斷電路130來偵測主機電路是否結束操作，並進一步產生結束脈衝訊號來重置起始判斷電路120中的D型正反器。第3圖為本發明一實施例之結束判斷電路130的示意圖。

結束判斷電路130耦接於第一主機電路M1及第二主機電路M2。根據積體電路匯流排的通訊協定，當第一資料線SDA1之電位由低電位變為高電位，且第一時脈線SCL1之電位維持在高電位時，表示第一主機電路M1即將結束對從屬端裝置的操作，此時結束判斷電路130會產生第一結束脈衝訊號CLR1。在第2圖的實施中，第一D型正反器FF1還包含重置端RST，第一D型正反器FF1的重置端RST可接收並根據第一結束脈衝訊號CLR1以重置第一D型正反器FF1，使得第一D型正反器FF1的輸出端Q的電位變為低電位(邏輯0)。此外，第二D型正反器FF2也包含重置端RST，第二D型正反器FF2的重置端RST可接收並根據第一結束脈衝訊號CLR1以重置第二D型正反器FF2。

相似地，當第二資料線SDA2之電位由低電位變為高電位，且第二時脈線SCL2之電位維持在高電位時，表示第二主機電路M2即將結束對從屬端裝置的操作，此時結束判斷電路130會產生第二結束脈衝訊號CLR2。在第2圖的實施中，第三D型正反器FF3還包含重置端RST，第三D型正反器FF3的重置端RST可接收並根據第二結束脈衝訊號CLR2以重置第三D型正反器FF3，使得第三D型正反器FF3的輸出端Q的電位變為低電位(邏輯0)。此外，第四D型正反器FF4也包含重置端RST，第四D型正反器FF4的重置端RST可接收並根據第二結束脈衝訊號CLR2以重置第四D型正反器FF4。

在第3圖的實施例中，結束判斷電路130包含第五D型正反器FF5、第六D型正反器FF6、第五互斥或閘XOR5、第三脈衝產生器132、第七D型正反器FF7、第八D型正反器FF8、第六互斥或閘XOR6及第四脈衝產生器134。

第五D型正反器FF5具有資料端D、正緣時脈端CLK及輸出端Q，第五D型正反器FF5的資料端D耦接於第一時脈線SCL1，第五D型正反器FF5的正緣時脈端CLK耦接於第一資料線SDA1。第六D型正反器FF6具有資料端D、正緣時脈端CLK及輸出端Q，第六D型正反器FF6的資料端D耦接於第五D型正反器FF5之輸出端Q，第六D型正反器FF6的正緣時脈端CLK耦接於第一資料線SDA1。第五互斥或閘XOR5具有第一輸入端、第二輸入端及輸出端，第五互斥或閘XOR5的第一輸入端耦接於第五D型正反器FF5之輸出端Q，第五互斥或閘XOR5的第二輸入端耦接於第六D型正反器FF6之輸出端Q。第三脈衝產生器132可根據第五互斥或閘XOR5之輸出端的電位產生第一結束脈衝訊號CLR1。

換言之，第五D型正反器FF5、第六D型正反器FF6、第五互斥或閘XOR5、第三脈衝產生器132的操作原理及連接架構與第一D型正反器FF1、第二D型正反器FF2、第一互斥或閘XOR1及第一脈衝產生器122相似，主要的差別在於，為了配合積體電路匯流排的通訊起始及結束條件，第五D型正反器FF5及第六D型正反器FF6的時脈端CLK為正緣觸發，而第一D型正反器FF1及第二D型正反器FF2的時脈端CLK’為負緣觸發。如此一來，結束判斷電路130就能夠在第一資料線SDA1之電位由低電位變為高電位，且第一時脈線SCL1之電位維持在高電位時，產生第一結束脈衝訊號CLR1。

相同地，第七D型正反器FF7、第八D型正反器FF8、第六互斥或閘XOR6及第四脈衝產生器134的操作原理及連接架構與第五D型正反器FF5、第六D型正反器FF6、第五互斥或閘XOR5、第三脈衝產生器132相同，因此結束判斷電路130能夠在第二資料線SDA2之電位由低電位變為高電位，且第二時脈線SCL2之電位維持在高電位時，產生第二結束脈衝訊號CLR2。

此外，在第3圖的實施例中，第三脈衝產生器132包含第三電阻R3、第三電容C3、第七互斥或閘XOR7及第一及閘(AND gate)AND1。第三電阻R3具有第一端及第二端，第三電阻R3的第一端耦接於第五互斥或閘XOR5之輸出端。第三電容C3具有第一端及第二端，第三電容C3之第一端耦接於第三電阻R3之第二端，而第三電容C3之第二端耦接於地端GND。第七互斥或閘XOR7具有第一輸入端、第二輸入端及輸出端，第七互斥或閘XOR7之第一輸入端耦接於第五互斥或閘XOR5之輸出端，第七互斥或閘XOR7之第二輸入端耦接於第三電阻R3之第二端。第一及閘AND1具有第一輸入端、第二輸入端及輸出端，第一及閘AND1之第一輸入端耦接於第七互斥或閘XOR7之輸出端，第一及閘AND1之第二輸入端用以接收系統重置訊號SRST，而第一及閘AND1之輸出端則可輸出第一結束脈衝訊號CLR1。

也就是說，第三脈衝產生器132在接收到第五互斥或閘XOR5輸出的高電位之後，第七互斥或閘XOR7的兩個輸入端會處於相異的電位，因此第七互斥或閘XOR7的輸出會先變為高電位，直到第三電容C3被充電至高電位，第七互斥或閘XOR7的輸出就會再變回低電位，因此能夠產生第一結束脈衝訊號CLR1。此外，在第3圖的實施例中，第一結束脈衝訊號CLR1會透過第一極閘AND1與重置訊號SRST進行邏輯運算之後再行輸出，也就是說，結束判斷電路130是在重置訊號SRST為高電位(邏輯1)的情況下，也就是在系統並未被重置的操作下，才會輸出第一結束脈衝訊號CLR1。倘若在重置訊號SRST為低電位(邏輯0)的情況下，表示積體電路匯流排仲裁控制系統100需要進行重置，此時結束判斷電路130中的第五D型正反器FF5、第六D型正反器FF6、第七D型正反器FF7、第八D型正反器FF8的重置端RST都會接收到重置訊號SRST，使得第五D型正反器FF5、第六D型正反器FF6、第七D型正反器FF7、第八D型正反器FF8對應地進行重置。

相同地，在第3圖的實施例中，第四脈衝產生器134包含第四電阻R4、第四電容C4、第八互斥或閘XOR8及第二及閘AND2，而第四脈衝產生器134與第三脈衝產生器132的內部連接方式與操作原理亦相同，因此能夠在第二資料線SDA2之電位由低電位變為高電位，且第二時脈線SCL2之電位維持在高電位時，產生第二結束脈衝訊號CLR2。

第4圖為本發明一實施例之選擇控制電路140的示意圖。選擇控制電路140包含第一反相器INV1、第二反相器INV2、第三及閘AND3、第九D型正反器FF9、第四及閘AND4及第十D型正反器FF10。第一反相器INV1具有輸入端及輸出端，第二反相器INV2具有輸入端及輸出端。第三及閘AND3具有第一輸入端、第二輸入端及輸出端，第三及閘AND3之第一輸入端可接收第一起始脈衝訊號ST1，第三及閘AND3之第二輸入端耦接於第一反相器INV1之輸出端。第九D型正反器FF9具有預置端PRST及輸出端Q，第九D型正反器FF9之預置端PRST耦接於第三及閘AND3之輸出端，第九D型正反器FF9之輸出端Q耦接於第二反相器INV2之輸入端，並可輸出第一控制訊號VCC1。第四及閘AND4具有第一輸入端、第二輸入端及輸出端，第四及閘AND4之第一輸入端可接收第二起始脈衝訊號ST2，而第四及閘AND4之第二輸入端耦接於第二反相器INV2之輸出端。第十D型正反器FF10具有預置端PRST及輸出端Q，第十D型正反器FF10之預置端PRST耦接於第四及閘AND4之輸出端，第十D型正反器FF10之輸出端耦接於第一反相器INV1之輸入端，並可輸出第二控制訊號VCC2。

由於在初始狀態下，第一控制訊號VCC1及第二控制訊號VCC2皆為低電位(邏輯0)，因此第三及閘AND3的第二輸入端為高電位。當選擇控制電路140接收到第一起始脈衝訊號ST1時，第三及閘AND3的第一輸入端會變為高電位，因此第三及閘AND3的輸出端會變為高電位(邏輯1)，同時第九D型正反器FF9會被預置而輸出高電位，因此選擇控制電路140能夠輸出第一控制訊號VCC1。此時，第四及閘AND4的第二輸入端會經由第二反相器INV2被固定在低電位，因此之後即便選擇控制電路140再接收到第二起始脈衝訊號ST2，也不會產生第二控制訊號VCC2。

反之，倘若選擇控制電路140先接收到第二起始脈衝訊號ST2，則第三及閘AND3的第二輸入端會被固定在低電位，因此之後即便選擇控制電路140再接收到第一起始脈衝訊號ST1，也不會產生第一控制訊號VCC1。

如此一來，積體電路匯流排仲裁控制系統100就能夠有效且迅速地將積體電路匯流排分配給先提出主控需求的主機電路，而不會造成不同主機電路間的衝突。

此外，在第4圖的實施例中，第九D型正反器FF9及第十D型正反器FF10還可包含重置端RST，第九D型正反器FF9的重置端RST可接收第一結束脈衝訊號CLR1，而第十D型正反器FF10的重置端RST則可接收第二結束脈衝訊號CLR2。如此一來，當結束判斷電路130偵測到第一主機電路M1或第二主機電路M2即將停止對從屬端裝置的操作時，也可以透過第一結束脈衝訊號CLR1或第二結束脈衝訊號CLR2來重置第九D型正反器FF9及第十D型正反器FF10，以使選擇控制電路140能夠回到初始狀態，並對下一次的操作進行判斷。

在本發明的部分實施例中，積體電路匯流排仲裁控制系統100還可支援兩個以上的主機電路。舉例來說，起始判斷電路120可以利用如第2圖所示的結構判斷每一個主機電路的操作以對應地產生起始脈衝訊號及結束脈衝訊號，而在選擇控制電路140中，則可根據所支援之主機電路的數量來調整及閘的輸入端數量，例如具有4個輸入端。如此一來，只要4個主機電路中，有任一個主機電路先對積體電路匯流排提出主控要求，選擇控制電路140就會優先產生對應的控制訊號，而根據第4圖所示的結構，這個控制訊號就能夠抑止選擇控制電路140繼續產生其他的控制訊號，如此一來，就能夠避免其他3個主機電路也同時取得積體電路匯流排的主控權。

綜上所述，本發明之實施例所提出的積體電路匯流排仲裁控制系統能夠有效的在各個主機電路間作出仲裁，使得最先提出欲使用積體電路匯流排之要求的主機電路能夠取得積體電路匯流排的主控權，同時避免之後才提出使用要求的主機電路占用積體電路匯流排而導致彼此衝突。且本發明之實施例所提出的積體電路匯流排仲裁控制系統所需的元件單純，而無須複雜的軟體控制，因此能夠簡化整體系統的設計，且不會過度增加硬體負擔。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

100‧‧‧積體電路匯流排仲裁控制系統
110‧‧‧類比開關電路
120‧‧‧起始判斷電路
130‧‧‧結束判斷電路
140‧‧‧選擇控制電路
M1、M2‧‧‧主機電路
SDA1、SDA2、SDA‧‧‧資料線
SCL1、SCL2、SCL‧‧‧時脈線
ST1、ST2‧‧‧起始脈衝訊號
CLR1、CLR2‧‧‧結束脈衝訊號
VCC1、VCC2‧‧‧控制訊號
122、124、132、134‧‧‧脈衝產生器
FF1、FF2、FF3、FF4、FF5、FF6、FF7、FF8、FF9、FF10‧‧‧D型正反器
XOR1、XOR2、XOR3、XOR4、XOR5、XOR6、XOR7、XOR8‧‧‧互斥或閘
R1、R2、R3、R4‧‧‧電阻
C1、C2、C3、C4‧‧‧電容
D‧‧‧資料端
Q‧‧‧輸出端
RST‧‧‧重置端
CLK’‧‧‧負緣時脈端
AND1、AND2、AND3、AND4‧‧‧及閘
SRST‧‧‧重置訊號
CLK‧‧‧正緣時脈端
INV1、INV2‧‧‧反相器
PRST‧‧‧預置端

第1圖為本發明一實施例之積體電路匯流排仲裁控制系統的示意圖。 第2圖為本發明一實施例之起始判斷電路的示意圖。 第3圖為本發明一實施例之結束判斷電路的示意圖。 第4圖為本發明一實施例之選擇控制電路的示意圖。

Claims (10)

1. 一種積體電路匯流排(Inter-integrated Circuit，I2C)仲裁控制系統，包含： 一第一主機電路，具有一第一時脈線及一第一資料線，用以根據一待傳輸資料控制該第一時脈線及該第一資料線的電位； 一第二主機電路，具有一第二時脈線及一第二資料線，用以根據該待傳輸資料控制該第二時脈線及該第二資料線的電位； 一類比開關電路，耦接於該第一主機電路、該第二主機電路、一外部時脈線及一外部資料線，用以當接收到一第一控制訊號時，導通該第一時脈線與該外部時脈線的電性連接及該第一資料線及該外部資料線的電性連接，及當接收到一第二控制訊號時，導通該第二時脈線與該外部時脈線的電性連接及該第二資料線及該外部資料線的電性連接； 一起始判斷電路，耦接於該第一主機電路及該第二主機電路，用以當該第一資料線之電位由一高電位變為一低電位，且該第一時脈線之電位維持在該高電位時，產生一第一起始脈衝訊號，及當該第二資料線之電位由該高電位變為該低電位，且該第二時脈線之電位維持在該高電位時，產生一第二起始脈衝訊號；及 一選擇控制電路，耦接於該起始判斷電路，用以當該第一起始脈衝訊號領先該第二起始脈衝訊號時，產生該第一控制訊號，及當該第一起始脈衝訊號落後該第二起始脈衝訊號時，產生該第二控制訊號。
2. 如請求項1所述之積體電路匯流排仲裁控制系統，該起始判斷電路包含： 一第一D型正反器，具有一資料端耦接於該第一時脈線，一負緣時脈端耦接於該第一資料線，及一輸出端； 一第二D型正反器，具有一資料端耦接於該第一D型正反器之該輸出端，一負緣時脈端耦接於該第一資料線，及一輸出端； 一第一互斥或閘(exclusive or gate，XOR gate)，具有一第一輸入端耦接於該第一D型正反器之該輸出端，一第二輸入端耦接於該第二D型正反器之該輸出端，及一輸出端； 一第一脈衝產生器，用以根據該第一互斥或閘之該輸出端的電位產生該第一起始脈衝訊號； 一第三D型正反器，具有一資料端耦接於該第二時脈線，一負緣時脈端耦接於該第二資料線，及一輸出端； 一第四D型正反器，具有一資料端耦接於該第三D型正反器之該輸出端，一負緣時脈端耦接於該第二資料線，及一輸出端； 一第二互斥或閘，具有一第一輸入端耦接於該第三D型正反器之該輸出端，一第二輸入端耦接於該第四D型正反器之該輸出端，及一輸出端；及 一第二脈衝產生器，用以根據該第二互斥或閘之該輸出端的電位產生該第二起始脈衝訊號。
3. 如請求項2所述之積體電路匯流排仲裁控制系統，其中： 該第一脈衝產生器包含： 一第一電阻，具有一第一端耦接於該第一互斥或閘之該輸出端，及一第二端； 一第一電容，具有一第一端耦接於該第一電阻之該第二端，及一第二端耦接於地端；及 一第三互斥或閘，具有一第一輸入端耦接於該第一互斥或閘之該輸出端，一第二輸入端耦接於該第一電阻之該第二端，及一輸出端用以輸出該第一起始脈衝訊號；及 該第二脈衝產生器包含： 一第二電阻，具有一第一端耦接於該第二互斥或閘之該輸出端，及一第二端； 一第二電容，具有一第一端耦接於該第二電阻之該第二端，及一第二端耦接於地端；及 一第四互斥或閘，具有一第一輸入端耦接於該第二互斥或閘之該輸出端，一第二輸入端耦接於該第二電阻之該第二端，及一輸出端用以輸出該第二起始脈衝訊號。
4. 如請求項1至3任一項所述之積體電路匯流排仲裁控制系統，另包含一結束判斷電路，耦接於該第一主機電路及該第二主機電路，用以當該第一資料線之電位由該低電位變為該高電位，且該第一時脈線之電位維持在該高電位時，產生一第一結束脈衝訊號，及當該第二資料線之電位由該低電位變為該高電位，且該第二時脈線之電位維持在該高電位時，產生一第二結束脈衝訊號，其中： 該第一D型正反器另包含一重置端，用以接收並根據該第一結束脈衝訊號重置該第一D型正反器； 該第二D型正反器另包含一重置端，用以接收並根據該第一結束脈衝訊號重置該第二D型正反器； 該第三D型正反器另包含一重置端，用以接收並根據該第二結束脈衝訊號重置該第三D型正反器；及 該第四D型正反器另包含一重置端，用以接收並根據該第二結束脈衝訊號重置該第四D型正反器。
5. 如請求項4所述之積體電路匯流排仲裁控制系統，該結束判斷電路包含： 一第五D型正反器，具有一資料端耦接於該第一時脈線，一正緣時脈端耦接於該第一資料線，及一輸出端； 一第六D型正反器，具有一資料端耦接於該第五D型正反器之該輸出端，一正緣時脈端耦接於該第一資料線，及一輸出端； 一第五互斥或閘，具有一第一輸入端耦接於該第五D型正反器之該輸出端，一第二輸入端耦接於該第六D型正反器之該輸出端，及一輸出端；及 一第三脈衝產生器，用以根據該第五互斥或閘之該輸出端的電位產生該第一結束脈衝訊號； 一第七D型正反器，具有一資料端耦接於該第二時脈線，一正緣時脈端耦接於該第二資料線，及一輸出端； 一第八D型正反器，具有一資料端耦接於該第七D型正反器之該輸出端，一正緣時脈端耦接於該第二資料線，及一輸出端； 一第六互斥或閘，具有一第一輸入端耦接於該第七D型正反器之該輸出端，一第二輸入端耦接於該第八D型正反器之該輸出端，及一輸出端；及 一第四脈衝產生器，用以根據該第六互斥或閘之該輸出端的電位產生該第二結束脈衝訊號。
6. 如請求項5所述之積體電路匯流排仲裁控制系統，其中： 該第三脈衝產生器包含： 一第三電阻，具有一第一端耦接於該第五互斥或閘之該輸出端，及一第二端； 一第三電容，具有一第一端耦接於該第三電阻之該第二端，及一第二端耦接於地端；及 一第七互斥或閘，具有一第一輸入端耦接於該第五互斥或閘之該輸出端，一第二輸入端耦接於該第三電阻之該第二端，及一輸出端；及 該第四脈衝產生器包含： 一第四電阻，具有一第一端耦接於該第六互斥或閘之該輸出端，及一第二端； 一第四電容，具有一第一端耦接於該第四電阻之該第二端，及一第二端耦接於地端；及 一第八互斥或閘，具有一第一輸入端耦接於該第六互斥或閘之該輸出端，一第二輸入端耦接於該第四電阻之該第二端，及一輸出端。
7. 如請求項6所述之積體電路匯流排仲裁控制系統，其中： 該第三脈衝產生器另包含一第一及閘(AND gate)，具有一第一輸入端耦接於該第七互斥或閘之該輸出端，一第二輸入端用以接收一系統重置訊號，及一輸出端用以輸出該第一結束脈衝訊號； 該第四脈衝產生器另包含一第二及閘，具有一第一輸入端耦接於該第八互斥或閘之該輸出端，一第二輸入端用以接收該系統重置訊號，及一輸出端用以輸出該第二結束脈衝訊號； 該第五D型正反器另包含一重置端，用以接收並根據該系統重置訊號重置該第五D型正反器； 該第六D型正反器另包含一重置端，用以接收並根據該系統重置訊號重置該第六D型正反器； 該第七D型正反器另包含一重置端，用以接收並根據該系統重置訊號重置該第七D型正反器；及 該第八D型正反器另包含一重置端，用以接收並根據該系統重置訊號重置該第八D型正反器。
8. 如請求項1至3任一項所述之積體電路匯流排仲裁控制系統，該選擇控制電路包含： 一第一反相器，具有一輸入端及一輸出端； 一第二反相器，具有一輸入端及一輸出端； 一第三及閘，具有一第一輸入端用以接收該第一起始脈衝訊號，一第二輸入端耦接於該第一反相器之該輸出端，及一輸出端； 一第九D型正反器，具有一預置端耦接於該第三及閘之該輸出端，一輸出端耦接於該第二反相器之該輸入端，並用以輸出該第一控制訊號； 一第四及閘，具有一第一輸入端用以接收該第二起始脈衝訊號，一第二輸入端耦接於該第二反相器之該輸出端，及一輸出端；及 一第十D型正反器，具有一預置端耦接於該第四及閘之該輸出端，一輸出端耦接於該第一反相器之該輸入端，並用以輸出該第二控制訊號。
9. 如請求項8所述之積體電路匯流排仲裁控制系統，另包含一結束判斷電路，耦接於該第一主機電路及該第二主機電路，用以當該第一資料線之電位由該低電位變為該高電位，且該第一時脈線之電位維持在該高電位時，產生一第一結束脈衝訊號，及當該第二資料線之電位由該低電位變為該高電位，且該第二時脈線之電位維持在該高電位時，產生一第二結束脈衝訊號，其中： 該第一D型正反器另包含一重置端，用以接收並根據該第一結束脈衝訊號重置該第一D型正反器； 該第二D型正反器另包含一重置端，用以接收並根據該第一結束脈衝訊號重置該第二D型正反器； 該第三D型正反器另包含一重置端，用以接收並根據該第二結束脈衝訊號重置該第三D型正反器；及 該第四D型正反器另包含一重置端，用以接收並根據該第二結束脈衝訊號重置該第四D型正反器。
10. 如請求項9所述之積體電路匯流排仲裁控制系統，該結束判斷電路包含： 一第五D型正反器，具有一資料端耦接於該第一時脈線，一正緣時脈端耦接於該第一資料線，及一輸出端； 一第六D型正反器，具有一資料端耦接於該第五D型正反器之該輸出端，一正緣時脈端耦接於該第一資料線，及一輸出端； 一第五互斥或閘，具有一第一輸入端耦接於該第五D型正反器之該輸出端，一第二輸入端耦接於該第六D型正反器之該輸出端，及一輸出端；及 一第三脈衝產生器，用以根據該第五互斥或閘之該輸出端的電位產生該第一結束脈衝訊號； 一第七D型正反器，具有一資料端耦接於該第二時脈線，一正緣時脈端耦接於該第二資料線，及一輸出端； 一第八D型正反器，具有一資料端耦接於該第七D型正反器之該輸出端，一正緣時脈端耦接於該第二資料線，及一輸出端； 一第六互斥或閘(exclusive or gate，XOR gate)，具有一第一輸入端耦接於該第七D型正反器之該輸出端，一第二輸入端耦接於該第八D型正反器之該輸出端，及一輸出端；及 一第四脈衝產生器，用以根據該第六互斥或閘之該輸出端的電位產生該第二結束脈衝訊號。