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TW201810612A - 氮化鎵及自對齊薄體第iv族電晶體之共整合技術 - Google Patents

氮化鎵及自對齊薄體第iv族電晶體之共整合技術 Download PDF

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TW201810612A
TW201810612A TW106116514A TW106116514A TW201810612A TW 201810612 A TW201810612 A TW 201810612A TW 106116514 A TW106116514 A TW 106116514A TW 106116514 A TW106116514 A TW 106116514A TW 201810612 A TW201810612 A TW 201810612A
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英特爾公司
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Abstract

本案揭示形成使用共整合第III族-N電晶體及第IV族電晶體來組配之積體電路的技術。不同電晶體可在共同基板上以相鄰方式或以其他方式彼此鄰近地形成。基板係絕緣體上半導體組態。根據一實施例，使用相鄰III-N電晶體之結構特徵來界定介入第IV族電晶體之結構特徵。因此，舉例而言，在一些情況下，III-N電晶體結構之特徵最初用作圖案化介入第IV族電晶體結構之遮罩，繼而稍後用作III-N電晶體結構之部分。在其他情況下，III-N電晶體結構在性質上係耗蝕性的，因為其在形成第IV族電晶體特徵之後予以移除。自對齊共置技術可用於顯著減少形成混合電晶體技術(例如，在GaN電晶體之間的含矽電晶體)所需要的整合處理。

Description

氮化鎵及自對齊薄體第IV族電晶體之共整合技術
本揭示係有關於氮化鎵及自對齊薄體第IV族電晶體之共整合技術。
發明背景 在無線通訊及功率管理之領域中，各種部件可使用諸如電晶體之半導體裝置來實行。舉例而言，在射頻(RF)通訊中，RF前端可包括多個基於電晶體之部件，諸如開關及功率放大器，該RF前端係天線與數位基頻系統之間之電路的通用術語。部分地歸因於其較大帶隙及高遷移率，氮化鎵(GaN)及其他第III族-N半導體材料適合於用於諸如高頻及高功率之應用的積體電路。相比之下，矽及其他第IV族半導體材料適合於用於諸如低功率之應用的積體電路。
於本揭示的一個態樣中，係特地提出一種積體電路，其包含：一絕緣體上半導體基板，該基板包括夾在第IV族材料之上部與下部半導體層之間的一包埋絕緣體層；及在兩個相鄰第二電晶體之間之一第一電晶體，其中該第一電晶體具有包括在該上部半導體層中之一通道區域，並且該等第二電晶體包含一第III族-N半導體結構，該半導體結構係以下情況中之一者：在該上部半導體層上，或穿過該上部半導體層及該包埋絕緣體層並且在該下部半導體層上。
較佳實施例之詳細說明 揭示用於形成使用共整合第III-V族電晶體及第IV族電晶體來組配之積體電路的技術。不同電晶體可在共同基板上以相鄰方式或以其他方式彼此鄰近地形成。基板係絕緣體上半導體組態(例如，絕緣體上矽)。根據一實施例，在製造過程期間使用相鄰III-V電晶體之結構特徵來界定介入第IV族電晶體之結構特徵。因此，在一些實施例中，III-V電晶體結構之特徵最初用作圖案化介入第IV族電晶體結構之遮罩，隨後稍後用作III-V電晶體結構之部分。在其他實施例中，最初用作圖案化介入第IV族電晶體結構之遮罩之III-V電晶體結構在性質上係耗蝕性的，因為其在形成第IV族電晶體特徵之後的某個時間予以移除。應瞭解，共置自對齊技術可用於顯著減少在共同基板上形成混合電晶體技術所需要的整合處理。一般概述
當前，GaN PMOS具有低效能。因此，矽PMOS係結合GaN NMOS來實行CMOS操作的更合適選擇。然而，歸因於GaN及矽之不同性質，基於III-N材料之裝置(諸如GaN NMOS電晶體)與矽基板之共整合係顯著難題。例如，GaN具有與矽之較大晶格錯配。具體而言，沿著＜111＞結晶定向的GaN材料與矽晶圓之間之晶格錯配為約17%。此較大晶格錯配通常在矽上生長之III-N材料中導致較高缺陷密度。另外，亦存在較大熱膨脹係數錯配。舉例而言，GaN與矽之間之熱膨脹係數之錯配為約116%，並且此通常在矽上生長之III-N材料上導致表面裂縫。此等缺陷顯著減少III-N材料中之載流子(例如，電子、電洞或兩者)之遷移率並且亦可導致不佳產率及可靠性問題。為此目的，現有技術不提供第III族-N電晶體與第IV族電晶體在CMOS電路中之共整合的有效途徑。在一些情況下，共整合藉由使用兩個不同基板及獨立執行之形成過程來處理，然後後續結合過程將單獨形成之基板連接。因此，對於諸如RF前端、電壓調節器電路之應用，及具有不同材料系統整合之需要的其他應用，需要使得第III族-N及第IV族部件能夠在共同基板上共整合的整合方案。
揭示用於形成使用共整合第III-V族電晶體及第IV族電晶體來組配之積體電路的技術。不同電晶體可在共同基板上以相鄰方式或以其他方式彼此鄰近地形成。根據一些實施例，基板係絕緣體上半導體組態。基板可為例如包埋氧化物上之相對薄矽層，該包埋氧化物進而在矽處理晶圓或其他合適矽平臺上提供。絕緣體上之頂部半導體層或下伏半導體層(例如，處理晶圓)可用於形成第III-V族及第IV族電晶體中之任一者。因此，例如，兩種電晶體類型可使用頂部半導體層來形成，或III-V電晶體可使用底部半導體層來形成並且IV電晶體可使用頂部半導體層來形成。根據一實施例來組配之示例性積體電路具有針對高功率及/或高頻率(例如，RF放大器、RF開關、RF濾波器)來組配之第III族-N電晶體及針對相對較低功率應用(例如，記憶體元件、邏輯)來組配之第IV族電晶體，但是應瞭解，許多應用可受益於該等技術。第III族-N電晶體可為例如n型金屬氧化物半導體(NMOS)並且第IV族電晶體可為p型金屬氧化物半導體(PMOS)，從而提供互補金屬氧化物半導體(CMOS)積體電路。
根據一實施例，在製造過程期間使用相鄰III-N(或III-V)電晶體之結構特徵來界定介入第IV族電晶體之結構特徵。在一個此類示例性情況中，GaN橫向磊晶生長技術用於提供GaN島，GaN電晶體通道可在該等島中形成。此等島具有較好控制之尺寸，取決於所使用之生長過程以及其他因素諸如GaN在其上生長之下伏晶體表面之定向。在任何情況下，相鄰GaN島之間之間隔可嚴密地控制(例如，在100 nm或更小，甚至直至10 nm或更小之範圍內)。因此，兩個相鄰GaN島可根據界定例如將要在其之間形成之第IV族電晶體之閘極長度的需要來彼此間隔開。然後，以此方式間隔開之島事實上用作蝕刻第IV族電晶體閘極渠溝之遮罩。注意渠溝自比齊至相鄰GaN島而無需任何進一步遮罩或對齊過程。因此，在一些實施例中，GaN島最初用作圖案化介入第IV族電晶體結構之遮罩，隨後稍後用作III-N電晶體結構之部分。在其他實施例中，GaN島在性質上係耗蝕性的，因為其在形成第IV族電晶體特徵之後的某個時間予以移除。許多其他示例性實施例係顯而易知的。
如鑒於本揭示案進一步瞭解，如本文提供之自對齊共置技術可用於顯著減少在共同基板上形成混合電晶體技術所需要的整合處理。又，在一些實施例中，第IV族電晶體結構，尤其閘極長度之尺寸可變得極小(例如，10 nm或更小)，以致於很難使用當前過程及技術在給定基板上一致地產生。相比之下，形成島之GaN生長係高度可預測的及可控制的。因此，圖案化步驟得以減少，遮罩及額外對齊及平坦化步驟之需要亦得以減少，從而極大地簡化全部過程，減少成本及處理時間。
如本文使用，第IV族半導體材料包括例如矽、鍺、碳、錫、鉛及其合金諸如矽鍺(SiGe)、碳化矽(SiC)及鍺-錫(Ge-Sn)，僅舉幾個例子。另外，第III族-N半導體材料(或III-N材料或簡稱為III-N)包括一或多種第III族元素(例如，鋁、鎵、銦、硼、鉈)與氮之化合物。因此，如本文使用之III-N材料包括但不限於氮化鎵(GaN)、氮化銦(InN)、氮化鋁(AlN)、氮化鋁銦(AlInN)、氮化鋁鎵(AlGaN)、氮化銦鎵(InGaN)及氮化鋁銦鎵(AlInGaN)，僅舉III-N材料之幾個例子。在更包括性方式中，注意如本文使用之第III-V族材料包括至少一種第III族元素(例如，鋁、鎵、銦、硼、鉈)及至少一種第V族元素(例如，氮、磷、砷、銻、鉍)，諸如氮化鎵(GaN)、砷化鎵(GaAs)、銦氮化鎵(InGaN)及銦砷化鎵(InGaAs)，僅舉一些例子。許多第IV及III-V族材料系統可用在本揭示案之各種實施例中。
本文提供之技術及結構之使用可在積體電路之橫截面中使用諸如掃描電子顯微術(SEM)或透射電子顯微術(TEM)之工具來偵測，該等工具可示出裝置之各個層及結構。其他方法，諸如組成測繪、x射線結晶學或繞射(XRD)、次級離子質譜法(SIMS)、飛行時間SIMS(ToF-SIMS)、原子探針成像、局部電極原子探針(LEAP)技術、3D斷層攝影術、高解析度物理或化學分析，僅舉一些合適示例性分析工具。在一些實施例中，例如，SEM可在橫截面中指示相鄰第IV族結構及III-V結構(例如矽PMOS及GaN NMOS)，其中每個第IV族結構具有兩個相鄰第III-V族結構，以使得第IV族結構及III-V結構交替，並且進一步，每個第IV族結構具有包括相鄰閘極間隔物之薄金屬閘極，其中金屬閘極及間隔物均定位在閘極介電質層上。閘極長度可為例如50 nm或更小，或40 nm或更小，或30 nm或更小，或20 nm或更小，或15 nm或更小，或10 nm或更小，或8.5 nm或更小，或7 nm或更小。鑒於本揭示案，許多組態及變化係顯而易知的。架構及方法
圖1係根據本揭示案之一實施例的使用共同基板上之共整合第III-V族NMOS電晶體及第IV族PMOS電晶體來組配之積體電路結構之橫截面視圖。注意該結構在沿著垂直於閘極方向來截取之橫截面視圖中示出，圖2–10示出之對應結構同樣如此。如示出，積體電路100包含絕緣體上半導體(SOI)基板，其具有在其上形成的多個第IV族電晶體(101A，101B)及多個III-N電晶體(102A，102B)。如可進一步發現，電晶體101A在電晶體102A與102B之間，並且電晶體101B在電晶體102B與102C之間。雖然示出四個電晶體，但是應瞭解許多電晶體可以許多交替模式來使用。此外，應注意亦可使用虛設電晶體主體(例如，一或多個虛設第III-V族電晶體之特徵可用於形成介入第IV族電晶體)。為此目的，本文提供之技術可使用功能性及虛設(非功能性)電晶體組態來實行。
在圖1示出之特定示例性實施例中，電晶體101A係矽(Si)電晶體(例如，PMOS)，其定位在GaN電晶體102A與102B(例如，NMOS)之間。同樣地，電晶體101B係Si電晶體(例如，PMOS)，其定位在GaN電晶體102B與102C(例如，NMOS)之間。如進一步示出，GaN電晶體102B亦在Si電晶體101A與101B之間。雖然在某些實施例中，GaN電晶體與Si電晶體交替，但是亦可實行其他組態，如鑒於本揭示案所瞭解。舉例而言，在其他實施例中，積體電路結構100可包含在相鄰第二電晶體之間之第一電晶體的多個分組，諸如與SiGe電晶體交替的InGaN電晶體，或與Ge電晶體交替的AlGaN電晶體，僅舉幾個其他示例性組態。
基板可具有許多絕緣體上半導體(SOI)組態，並且可例如使用預製SOI基板或具有在其上形成之絕緣體及半導體層的整體基板來實行。在此示例性情況中，SOI基板包括絕緣體(例如，二氧化矽或其他矽相容絕緣體)上之薄層Si，該絕緣體進而在Si處理基板(例如，整體矽基板)上提供。在其他實施例中，基板可以不同方式來組配。例如，SOI基板可具有在整體矽晶圓或基板上之二氧化矽層上的薄SiGe半導體層，其中SiGe層之Ge濃度可從約例如5%變化至40%。在具有Ge之更高濃度(40%至90%)的其他此等實施例中，基板可在絕緣體層與頂部SiGe層之間包括分級緩衝層，該緩衝層將Ge濃度從與絕緣體層相容之水準逐漸地增加至目標Ge水準。在其他情況中，注意Ge之目標水準可為100%以便提供Ge/分級Ge-Si緩衝物/Si-相容絕緣體/Si基板之SOI基板組態。在其他情況中，SOI基板組態可為Ge/Ge-相容絕緣體/Ge基板。在更一般意義下，SOI基板可包含諸如Si、Ge、SiGe或SiC之第IV族材料之任何組合。如鑒於本揭示案進一步瞭解，基板可具有特定表面晶體定向，該晶體定向可藉由密勒指數來描述。舉例而言，基板可具有＜100＞、＜110＞或＜111＞晶體定向，取決於所使用之具體材料。
總體上，在圖1所示之具體實施例中，第III族-N電晶體102A-C各自包括源極S、汲極D及閘極G，與GaN通道層及用於誘導通道中之二維電子氣(2DEG)之極化層P。此外應注意在此示例性情況中，GaN通道層直接在下伏矽基板上生長。源極S、汲極D及閘極G中之每一者可包括多層結構，該多層結構包括源極/汲極區域材料、功函數調節材料、電阻減少材料及金屬觸點材料。另外，提供閘極間隔物以將閘極G與源極S及汲極D分離。第IV族電晶體101A-B亦各自包括源極S、汲極D及閘極G。提供源極及汲極觸點C，該等觸點可包括多層結構，該多層結構包括功函數調節材料、電阻減少材料及金屬觸點材料。在源極S與汲極D之間以及在閘極G下方提供矽(Si)通道區域。在下伏Si通道與閘極G之間提供閘極介電質GD。此外注意在此示例性實施例中，在閘極G及對應相鄰閘極間隔物下方提供閘極介電質GD。因此，在一些實施例中，揭示包含諸如第IV族電晶體之第一電晶體，及諸如III-N電晶體(或其他III-V電晶體)之第二電晶體的積體電路，並且第一電晶體包含閘極及相鄰閘極間隔物，每一者定位在閘極介電質層上方，並且在一些實施例中定位在閘極介電質層上。
如進一步瞭解，閘極電晶體101可以自對齊方式在相鄰電晶體102之間中心定位，如在圖1中進一步示出。在一些此類實施例中，兩個相鄰第IV族電晶體102之間之距離可設定為X之標稱距離(例如，在50 nm至500 nm範圍內)。在給出在形成電晶體102期間所使用的III-N材料之受控生長速率的情況下，如轉而進一步解釋，與相鄰電晶體102中之每一者之距離Y亦可受控制。因此，可使III-N材料生長特定距離Y，然後用作遮罩以便形成電晶體101之特徵。由此進一步得出結論對應於電晶體101之閘極長度的距離W亦可受控制。因此，例如，電晶體101之閘極中心在距任一相鄰電晶體102之距離X的一半處，並且Y等於距離X之一半減去0.5W。在給定製造過程之自對齊性質的情況下，此等空間關係可在整個基板中一致地重複，以使得電晶體101之閘極中心在距任一相鄰電晶體102之距離X的大約一半處。注意閘極中心不一定精確地定位在距相鄰電晶體102之距離X的一半處，而是實際上可在此位置之合理容差內。舉例而言，閘極中心可在此位置之10%，或此位置之7.5%，或此位置之5%，或此位置之3%，或此位置之2%，或此位置之1%，或此位置之0.5%內。在一些具體示例性實施例中，閘極中心定位在距相鄰電晶體102之距離X的一半處，+/-3 nm，或+/-2 nm，或+/-1 nm。此外注意容差可為不對稱的，諸如+2/-1nm。在沒有本文提供之自對齊共置技術的情況下，在給定晶圓上以及在共同基板上之混合電晶體積體電路之情形下之此閘極位置一致性很難達成。
圖1'示出具有一個變化的與圖1所示實施例類似之另一個示例性實施例。具體而言，積體電路100'包括積體電路100之所有特徵，但是進一步包括基板與GaN通道層之間之成核層。成核層可用於輔助開始GaN電晶體102之生長。在一個此類實施例中，例如，成核層可包括例如氮化鋁(AlN)層，或其他合適啟始材料。在其他實施例中，除了成核作用以外，此層可進一步被組配成具有緩衝性質。
圖2至9示出形成根據本發明之各種實施例之示例性積體電路的方法，與其各種所得結構。如可發現，積體電路之基板200具有絕緣體上半導體結構(SOI)組態，其總體上包括處理基板或晶圓205、絕緣體層210及半導體層215。在一個具體示例性實施例中，基板200包含整體矽基板205、二氧化矽層210(有時亦被稱為包埋氧化物層或BOX層)及薄矽層215。SOI 200可為預製的或經製備的。舉例而言，整體矽晶圓可使用氧離子植入過程處理來形成植入氧層，並且隨後退火以形成包埋氧化物層，該包埋氧化物層將薄頂部矽層與較厚底部整體矽層分離。對於此過程，薄矽層215及矽基板205具有相同晶體定向。因此，在具體實施例中，矽基板205及薄矽層215具有相同晶體定向，例如像，＜100＞定向。在另一個示例性實施例中，整體矽晶圓經表面氧化並且用氫離子植入過程透過氧化表面來處理以形成嵌入氫層。諸如第二矽基板之處理基板可連接至氧化表面，並且將複合結構加熱以導致沿著氫層之剝離，從而留下連接至處理矽基板205之薄矽層215及氧化層210。在此過程中，矽基板(處理)205可具有與頂部薄矽層215不同的晶體定向，從而可在各種部件建造過程，諸如本文所述之部件建造過程中以不同方式來利用。舉例而言，在具體實施例中，矽基板205具有一種晶體定向，諸如＜111＞定向，而薄矽層215具有第二不同晶體定向，諸如＜100＞定向。如瞭解，絕緣層210可為安置在薄矽層215與矽基板205之間的氧化物或氮化物層。在其他實施例中，層210、215、220及230中之每一者可使用覆蓋層沉積過程來提供以形成多層堆疊。另外，注意半導體層215不一定限於矽，而是亦可為其他第IV族半導體，諸如Ge、SiGe及SiC。在任何此等實施例中，絕緣體層210具有例如10 nm至2微米(例如，200 nm至1微米)範圍內之厚度，或任何其他合適厚度。如鑒於本揭示案所瞭解，絕緣體層210之厚度可用於將在半導體層215中形成之電晶體與下伏基板205電氣分離。此隔離在例如減少亞通道(或亞翼片)洩漏中係有用的。半導體層215之厚度亦可在各個實施例之間變化，但是在一些情況下在5 nm至500 nm(例如，10 nm至200 nm)範圍內。半導體層215之厚度可基於其中形成之電晶體裝置組態來設定，尤其基於所需通道層厚度及可能源極/汲極區域厚度。
如圖2進一步示出，介電質層220亦在SOI 200之半導體層215上提供，此外淺渠溝隔離(STI)層230在介電質層220上提供。在一些實施例中，此層220及230中之一者或兩者可包括多個材料層或堆疊組態。另外，亦可在一些實施例中提供一或多個介入層，如鑒於本揭示案所瞭解。介電質層220可具有任何合適介電常數，但是在一些實施例中為高-k介電材料，諸如適合於第IV族電晶體組態之高-k閘極介電質的高-k介電材料。通常，高-k介電材料包括具有大於二氧化矽之介電常數的介電常數(大於3.9之k-值)的材料。示例性高k介電材料包括例如氧化鉿、氧化鉿矽、氧化鑭、氧化鑭鋁、氧化鋯、氧化鋯矽、氧化鉭、氧化鉭矽、氧化鈦、氧化鋇鍶鈦、氧化鋇鈦 、氧化鍶鈦、氧化釔、氧化鋁、氧化矽、氧化鉛鈧鉭及鈮酸鉛鋅，僅舉一些例子。在一些實施例中，可對於介電質層220執行退火過程來改良其品質。介電質層220之厚度可在各個實施例之間變化，但是在一些情況下在1 nm至20 nm(例如，5 nm至10 nm)範圍內，取決於最終使用或目標應用。
STI層230可包括任何合適絕緣體或隔離材料，諸如氧化物(例如，二氧化矽或氧化鋁)及/或氮化物(例如，氮化矽或氧氮化矽)，僅舉幾個例子。在一些實施例中，STI層230可包括多個材料層或堆疊組態。STI層230可具有任何合適介電常數，但是在一些實施例中係低-k介電材料，諸如適合於提供相鄰電晶體之間之電隔離的低-k介電材料。通常，低-k介電材料包括具有小於二氧化矽之介電常數的介電常數(小於3.9之k)的材料。示例性低-k介電材料包括，例如，多孔二氧化矽、多孔氮化矽、碳或氟摻雜二氧化矽、多孔碳摻雜二氧化矽、旋塗聚合物介電質，僅舉一些例子。厚度STI層230可在各個實施例之間變化，但是在一些情況下在50 nm至2微米(例如，200 nm至1微米)範圍內，取決於最終使用或目標應用並且如瞭解。
如鑒於本揭示案進一步瞭解，此等層205、210、215、220及230中之每一者可用於形成積體電路100之各種特徵及部件，如依次描述。此外注意，在一些實施例中，此等層210、215、220及230中之每一者可使用標準處理以覆蓋層方式依序在基板205上提供，該標準處理諸如化學氣相沉積(CVD)、原子層沉積(ALD)、物理氣相沉積(PVD)、氧化及植入過程，僅舉幾個例子。形成圖2一個多層結構之後，該方法可繼續形成各種裝置。注意在一些實施例中，該結構可預先完成或另外獲得以便隨後相對於圖3至10示出之方法來使用。
圖3示出根據一實施例的在為了第III-V族電晶體生長而形成渠溝之後的所得結構。如在此示例性情況中可發現，STI層230、介電質層220、半導體層215及絕緣體層210之部分得以移除，從而在下伏基板205上形成渠溝335並且暴露下伏基板205。在一個此類情況中，基板205可具有相對於渠溝方向之晶體定向111。此111定向完全適合於諸如GaN之III-N材料之生長。在其他實施例中，渠溝335可終止於該結構之不同層上，諸如半導體層215，從而亦可提供適合於生長電晶體材料之特定定向。雖然多種蝕刻方案可用於形成渠溝，但是一個實施例使用濕式及/或乾式蝕刻過程之組合。舉例而言，若STI層230係氮化矽並且介電質層220係二氧化矽，則包括熱磷酸之濕式蝕刻過程可用於蝕刻貫穿STI層230以便暴露下伏介電質層220。然後，在此濕式蝕刻之後可進行稀氫氟(HF)酸或三元混合氣體酸浸漬以便圖案化蝕刻介電質層220，從而暴露下伏半導體層215。若渠溝335終止於下部基板205上，則進一步蝕刻可用於移除半導體層215及絕緣體層210。此層之蝕刻劑可例如基於其對於晶體定向之選擇性來選擇，從而提供各向異性蝕刻。例如，若半導體層215係矽並且渠溝以100晶體方向來定向，則諸如氫氧化鉀(KOH)或氫氧化四甲基銨(TMAH)之蝕刻劑可用於比在111方向上快得多地在100晶體方向上蝕刻該層215。亦可使用其他此類選擇性或所謂各向異性蝕刻方案，取決於諸如層215之組成及渠溝335相對於晶體定向之定向的因素。亦可使用定向乾式蝕刻。渠溝335之尺寸可在各個實施例之間變化，但是在一些情況下，每個渠溝335具有50 nm至約50 µm範圍內之橫截面開口。
在形成渠溝335之後，該方法繼續用III-V材料來填充渠溝，從而導致形成電路之第III-V族電晶體。示例性實施例在圖4A、圖4B及圖4C中示出。如可發現，此示例性實施例之結構總體上包括III-V半導體主體440、在半導體主體440之通道中誘導2DEG之III-V極化層445，及III-V半導體材料450之生長(450A、450B或450C，在圖4A-C示出之相應實施例中)。其他實施例可包括其他層，因為存在第III-V族電晶體之許多組態，並且任何此等組態可根據本揭示案之實施例來實行，如瞭解。例如，並且如先前參照圖1'來解釋，在渠溝335中形成之第一層可選擇性地為成核層，例如，具有約10 nm至400 nm範圍內(例如，~50 nm)之厚度之AlN層。在一個示例性實施例中，III-V半導體主體440係III-N材料諸如GaN或InGaN，該等III-N材料尤其完全適合於高功率應用，此部分地歸因於其較寬帶隙、較高臨界擊穿電場及較高電子飽和。極化層445可為例如AlN、AlInN、AlGaN或AlInGaN。生長之III-V半導體材料445可為GaN，例如，或可以可預測或在其他方面一致方式來生長之其他III-V材料，如鑒於本揭示案所瞭解。如鑒於本揭示案進一步瞭解，給定此可預測之生長模式，相鄰第III-V族電晶體之生長區域之間之距離W可得以可靠地判定。此外注意生長之III-V半導體材料可具有不同形狀。
III-N特徵440、445及450(及任何其他層，諸如成核層)之形成可使用許多沉積技術來執行，該等沉積技術包括例如金屬有機化學氣相沉積(MOCVD)、分子束磊晶(MBE)化學氣相沉積(CVD)、原子層沉積(ALD)、物理氣相沉積(PVD)。如以上論述，GaN具有與Si之較大晶格錯配及熱膨脹係數之較大錯配，通常導致在Si上生長之GaN材料中之較高缺陷密度。因此，在一些實施例中，Si上之高品質GaN使用橫向磊晶生長(LEO)條件來生長。此LEO處理可包括，例如，在圖案化渠溝335內在Si基板205上使GaN主體440生長，隨後允許材料長滿渠溝335，從而形成橫向生長區域450A、450B或450C。以此方式，當材料在STI層230上形成時，可存在於生長材料中之缺陷能夠彎曲或以其他方式減少，從而留下適合於電晶體通道使用之GaN材料440的其餘部分。
在一個示例性製程流中，諸如GaN之III-V半導體主體440之生長可加以中斷或修改以形成極化層445。舉例而言，在一些此類示例性實施例中，GaN主體440恰好生長至STI層230之表面下方，然後將沉積過程參數修改以便從生長GaN轉變至生長極化層445材料。在形成相對薄極化層445之後，沉積過程參數可再一次修改以便從生長極化層445轉變至生長GaN，從而允許GaN 450之持續橫向磊晶生長。極化層445可包括任何合適材料，諸如一或多種III-V材料，並且更具體而言在一些實施例中，例如一或多種III-N材料。在具有GaN主體440之一些實施例中，極化層445包括鋁，以使得該層包括AlN、AlGaN、InAlN及InAlGaN中之至少一者。極化層445有效地增加GaN主體440中之電晶體通道區域中之載流子遷移率以便誘導2DEG。在此等情況下，極化層445總體上包括具有比III-N主體440之材料更高帶隙的材料以便形成2DEG。舉例而言，在一些實施例中，半導體主體440係GaN並且極化層445係AlN及/或AlGaN。在一些實施例中，極化層445可具有包括多種III-V材料之多層結構，其中多層結構中之一個層可存在以便進一步增加電晶體通道區域中之載流子遷移率及/或改良極化層445與上覆層之間之相容性(例如，介面陷阱之密度)。在一些實施例中，極化層445可包括或可不包括將該層之至少一部分中之一或多種材料之含量分級(例如，遞增及/或遞減)。注意極化層445之厚度亦可在各個實施例之間變化，並且可例如在1 nm至20 nm(例如，5 nm至10 nm)範圍內。
生長III-V半導體材料450之條件可用於改變所得磊晶生長結構之性質。在一些實施例中，III-V生長區域之刻面或蓋罩藉由例如用於沉積材料之V/III比率以及生長溫度及壓力來控制。通常，增加V/III比率有利於長方形端面形成，諸如圖4B示出之蓋罩450B及圖4C示出之蓋罩450C，增加沉積溫度及降低壓力亦如此。又通常，較低V/III比率、較低溫度及較高壓力有利於三角形端面形成，諸如圖4A示出之蓋罩450A。另外，用於III-V主體440生長之渠溝335之定向可導致所得生長區域450A-C之不同端面。在一個具體實施例中，例如，對於＜100＞Si基板205及GaN 450，沿著＜110＞方向之渠溝335定向有利於三角形端面(圖4A)。在另一個示例性實施例中，對於＜100＞Si基板205及GaN 450，沿著＜100＞方向之渠溝335定向有利於長方形端面(圖4B或4C)。在另一個示例性實施例中，對於＜111＞Si基板205及GaN 450，沿著＜112＞方向之渠溝335定向有利於三角形端面(圖4A)。
如鑒於本揭示案瞭解，橫向磊晶生長技術可用於形成III-V電晶體特徵，該等特徵可用於精確判定在彼等III-V電晶體之間定位之電晶體之各種特徵，諸如閘極長度，Lg。舉例而言，如圖4A-C示出，在STI層230上形成橫向生長區域450A、450B及450C導致在相鄰蓋罩之間形成具有寬度W之間隙460。橫向生長可根據需要來繼續，增加蓋罩450之大小，由此相應地減少在其之間之間隙460之寬度，直到達成指定或目標間隙寬度為止。然後可停止生長，諸如藉由結束持續生長所需要的試劑之供應，或另外調整過程以停止生長，諸如藉由減少溫度或增加壓力超過給定生長臨界值。以此方式，間隙之寬度可以相對精確方式來控制，並且在本揭示案之一些實施例中，可藉由控制橫向磊晶生長之處理條件來一致地產生極小間隙460。舉例而言，可使用本文描述之方法來達成具有小於約100 nm，諸如小於約75 nm，或小於約50 nm，或小於25 nm，或小於15 nm，或小於10 nm之寬度之間隙(例如，1 nm至9 nm間隙)。
然後，間隙460可用於形成介入電晶體，諸如Si PMOS或其他第IV族電晶體之閘極。因此，若第一電晶體，諸如Si電晶體之閘極在相鄰第二電晶體之間定位，並且在一些實施例中在中心定位，則該閘極在第二電晶體之間實質上為等距離的。在形成閘極之後，可移除III-V生長區域450，並且下伏主體440及極化層445可用於形成III-V電晶體，諸如GaN NMOS電晶體。因此，事實上，橫向磊晶生長區域450在形成在其之間定位之電晶體之閘極或其他特徵的過程中用作臨時遮罩。所得積體電路包含兩個第二材料系統相鄰裝置之間之第一材料系統裝置，並且第二相鄰裝置事實上界定第一裝置之至少一個特徵之位置及尺寸。
示例性實施例之進一步細節在圖5-7中示出。如圖5示出，相鄰蓋罩450係在III-V半導體主體440上之極化層445上形成之橫向磊晶生長區域並且在STI層230上延伸，形成具有寬度W之間隙。雖然示出蓋罩450A，但是相同方法可用於蓋罩450B及450C，如鑒於本揭示案所瞭解。因此，以下提及蓋罩或區域450A、450B或450C簡稱為蓋罩或區域450。STI層230之暴露部分可藉由各種蝕刻過程來移除以形成閘極渠溝570，其在此實施例中係暴露介電質層220之一部分的STI層230中之腔穴。因此，在一些實施例中，蝕刻貫穿STI層發生並且在介電質層220處停止。許多蝕刻過程可用於選擇性移除STI層230而不移除介電質層220或區域450，包括各種選擇性濕式或乾燥各向同性蝕刻(提供貫穿STI層之各向異性或定向蝕刻)。在蝕刻期間，對於給定蝕刻化學，III-V蓋罩450保持或另外具有實質上小於STI 230材料之蝕刻速率的蝕刻速率。因此，橫向磊晶生長區域基本上充當形成閘極特徵之遮罩。舉例而言，根據一實施例，若STI層230係氮化矽，生長區域450係GaN，並且介電質層220係二氧化矽或高-k介電質諸如氧化鉿，則包括熱磷酸之濕式蝕刻過程可用於蝕刻STI層230，暴露下伏介電質層220，並且相對最小程度地移除GaN區域450及介電質層220。
如圖5進一步示出，注意渠溝570相對於相鄰III-V半導體主體440之空間關係。具體而言，每個相鄰III-V半導體主體440之朝向內部之邊緣在彼等邊緣之間界定距離X。每個生長區域450從其對應主體440之邊緣延伸Y之距離。假設相鄰生長區域450之可預測生長模式，此距離Y亦為可預測的，與寬度W一樣。進一步得出結論渠溝570之中心在距相鄰生長區域450之任一邊緣的X/2之距離處。如先前解釋，對於渠溝570相對於相鄰生長區域450之實際中心，可允許合理容差，取決於諸如X之值(值X越大，所允許的容差越大)的因素。例如，在一些情況下，在任一方向上，渠溝570之中心(如在橫截面中所見)可偏離X/2之位置多達X/2之10%，而其他實施例具有5%或更小，或2.5%或更小之更嚴密容差。如鑒於本揭示案所瞭解，尤其對於相對窄渠溝570(例如，＜20 nm)之此一致渠溝佈局很難使用標準過程來實現。
如在圖6示出之示例性實施例中展示，在STI層230中形成之渠溝570可用金屬填充以在相鄰蓋罩450之間形成閘極680。在一些實施例中，可使用任何合適閘極金屬沉積過程(例如，CVD、PVD、MBE)，然後可進行各種蝕刻、拋光、平坦化及清潔過程。閘極680可為例如多晶矽，或各種合適金屬或金屬合金，諸如鋁(Al)、鎢(W)、鈦(Ti)、銅(Cu)、釕(Ru)、鎳(Ni)、鈀(Pd)、鉑(Pt)及氮化鈦(TiN)，僅舉幾個例子。在此示例性實施例中，注意蓋罩450界定在STI層230中形成之閘極680之閘極長度，Lg。因此，根據一些實施例，如本文描述，蓋罩450在STI層230上延伸之程度可根據需要來控制以提供具有介入電晶體之閘極之目標Lg值所需要之寬度的間隙。
根據一實施例，如圖7示出，一旦形成基於渠溝之特徵(電晶體閘極，在示出之示例性實施例中)，該過程可繼續移除生長區域450。生長區域450可使用許多合適過程來移除，例如像平坦化繼之以拋光，或對於區域450材料具有選擇性之蝕刻。亦可包括各種介入過程。在其他實施例中，注意生長區域450可不移除，或可僅部分移除或另外進一步成形及定製以便隨後用於III-V裝置中。
根據一些實施例，在移除生長區域450之後，可提供各種其他特徵及/或層。舉例而言，如圖8A示出，STI層230及介電質層220之定向蝕刻可用於形成或另外成形在閘極680旁邊之閘極間隔物891以及在極化層445及III-V主體440旁邊之剩餘STI材料892。注意891及892可為與STI 230相同之材料。可使用許多蝕刻過程，例如像在CF4 、CF4 /O2 /Ar、Cl2 /O2 或HBr/CF3 中之乾式蝕刻，其尤其適用於STI層之高度定向蝕刻移除，從而在一些實施例中提供平行或幾乎平行側壁及閘極間隔物。另外，在一些實施例中，避免蝕刻極化層445及GaN主體440(或其他合適III-V主體440)。遮罩可用於根據需要來促進間隔物蝕刻過程之選擇性。
間隔物蝕刻之深度可在各個實施例之間變化，取決於源極/汲極組態。在圖8A示出之示例性情況中，蝕刻終止於半導體層215。在此情況中，該方法可進一步包括離子植入來摻雜層215以便在閘極680任一側形成源極及汲極區域。舉例而言，在其中層215係矽的一個此類實施例中，層215之暴露部分可藉由植入來p-摻雜(例如，硼、鎵、鋁)。在圖8B示出之示例性情況中，蝕刻止擋物繼續貫穿半導體層215(例如，使用標準各向異性或定向蝕刻)並且終止於下伏絕緣體層210。在此等情況下，該方法可進一步包括源極及汲極區域之磊晶再生長。舉例而言，磊晶矽或SiGe或鍺，或一些其他替代源極/汲極材料可在源極汲極區域中生長。在此等實施例中，注意替代S/D材料可例如從暴露半導體層215之側壁生長(例如，根據一些實施例，矽或SiGe可從Si層215生長，或鍺或SiGe可從Ge層215生長)。摻雜磊晶材料可原位(在沉積期間)進行或後來藉由植入來進行。在一些實施例中，源極/汲極區域可包括額外層，諸如轉變至給定組分之所需濃度的(諸如鍺之半導體材料之濃度，或摻雜物濃度)的分級緩衝層及/或接觸電阻減少層及/或功函數調節層。
因此，根據一些實施例，STI層230可用於提供閘極間隔物891及側壁間隔物892，並且介電質層220用於提供閘極介電質層220。注意閘極介電質220如何在閘極間隔物891下方定位。在典型第IV族電晶體組態中，閘極介電質材料不在閘極間隔物下方，而是實際上僅在閘極間隔物之間。因此，根據本揭示案之一些實施例來形成之結構的說明性指示物係閘極介電質上之閘極間隔物，其可進一步與在兩個相鄰電晶體之間中心定位之閘極組合，其可進一步與相對較窄之閘極組合。
繼續該方法，根據一實施例，一旦與先前解釋的達到所需深度之所得源極/汲極渠溝一起，形成閘極間隔物891，則可形成源極/汲極區域及觸點。在圖9示出之示例性實施例中，源極/汲極區域995(進一步標示為S及D)在絕緣體層210上或在其上方提供，該提供過程係藉由將絕緣體層210上之半導體層215進行植入物摻雜(如相對於圖8A解釋)，或在絕緣體層210上或上方之替代源極/汲極材料之磊晶生長(如相對於圖8B解釋)。其他實施例可使用其他源極/汲極區域995形成技術，如瞭解。如進一步瞭解，源極/汲極區域995可包括許多材料(例如，矽、鍺、SiGe)及摻雜方案(例如，未摻雜、n型摻雜或p型摻雜)。舉例而言，在其中該結構包含氧化層210上之矽層215並且電晶體裝置被組配成PMOS裝置的一實施例中，源極/汲極區域995可包括例如硼摻雜Si或SiGe。在其中電晶體裝置被組配成NMOS裝置的另一個示例性實施例中，源極/汲極區域995可包括例如磷摻雜Si。摻雜濃度可根據需要來設定(例如，每立方公分約2E20之摻雜量)。如先前解釋，S/D區域995可具有包括多個材料層之多層結構。例如，在一些實施例中，在沉積主要S/D材料之前，可沉積鈍化材料以有助於S/D材料與下方層材料之間之介面的品質。此外，，在一些實施例中，可在S/D區域之頂部形成觸點改良材料以有助於例如與S/D觸點進行接觸，如以下描述。在一些實施例中，S/D區域可包括將該等區域之至少一部分中之一或多種材料之含量分級(例如，遞增及/或遞減)。
如可在圖9中進一步發現，該方法繼續在S/D區域995上提供S/D觸點996並且可包括任何合適材料，諸如導電金屬或合金(例如，鋁、鎢、銀、鎳-鉑或鎳-鋁)。在一些實施例中，S/D觸點996可包括電阻減少金屬及接觸插塞金屬，或僅接觸插塞，取決於最終使用或目標應用。示例性接觸電阻減少金屬可包括銀、鎳、鋁、鈦、金、金-鍺、鎳-鉑或鎳鋁，及/或其他此類電阻減少金屬或合金。接觸插塞金屬可包括例如鋁、銀、鎳、鉑、鈦，或鎢，或其合金，但是可使用任何合適導電觸點金屬或合金，取決於最終使用或目標應用。在一些實施例中，若需要，可在S/D觸點區域中存在額外層，諸如黏附層(例如，氮化鈦)及/或襯墊或屏障層(例如，氮化鉭)。在一些實施例中，可執行S/D觸點996之金屬化，例如，使用矽化或鍺化過程(例如，總體上，將觸點金屬沉積在含有矽或鍺之S/D區域995上，繼之以退火)。鑒於本揭示案，許多S/D組態係顯而易知的。
如可在圖10中發現，根據一實施例，一旦第IV族電晶體形成完成，該方法繼續形成第III-V族電晶體之額外特徵。例如，在示出之示例性情況中，與在III-V主體440中藉由極化層445誘導之2DEG通道相鄰地提供源極/汲極區域1097(亦標示為S及D)。另外，閘極1099在通道上提供。在一些實施例中，S/D區域1097可使用任何合適技術來形成，如鑒於本揭示案顯而易知。舉例而言，在一些實施例中，S/D區域1097可藉由任擇圖案化/遮罩/微影術/蝕刻與沉積、生長及再生長S/D區域1097材料之任何組合來形成，然後可進行例如平坦化及/或拋光過程。注意雖然在圖10中，S/D區域1097展示為一個連續部分，但是在一些實施例中，S/D區域1097可包括多個部分，諸如與通道區域(其為III-V層440之頂部部分)相鄰之S/D材料及在S/D材料上方之S/D觸點。然而，在一些實施例中，所描繪裝置層上方之互連層之第一層可被視為S/D區域1097之S/D觸點。不論組態為何，在一些實施例中，S/D材料(其在S/D區域1097之至少一部分中)可包括任何合適材料，諸如III-V材料、III-N材料，及/或任何其他合適材料，如鑒於本揭示案顯而易知。另外，在一些實施例中，S/D區域1097材料可使用任何合適摻雜技術以例如n型或p型方式來摻雜。在示例性實施例中，S/D區域1097可包括銦及氮(例如，InN或InGaN)並且可以n型方式摻雜(例如，使用Si、Se及/或Te，以每立方公分約2E20之摻雜量來摻雜)。在一些實施例中，S/D區域1097中之一者或兩者可具有包括多種材料之多層結構。在一些實施例中，S/D區域140中之一者或兩者可包括或可不包括將該等區域中之一者或兩者之至少一部分中之一或多種材料之含量分級(例如，遞增及/或遞減)。此外在一些實施例中，注意源極-閘極間隔可不同於汲極-閘極間隔，取決於III-V裝置之所需擊穿電壓。
如先前解釋，在一些實施例中，S/D區域1097可包括S/D觸點。在一些此類實施例中，S/D觸點可包括任何合適材料，諸如導電金屬或合金(例如，鋁、鎢、銀、鎳-鉑或鎳-鋁)。在一些實施例中，S/D觸點可包括電阻減少金屬及接觸插塞金屬，或僅接觸插塞，取決於最終使用或目標應用。示例性接觸電阻減少金屬包括銀、鎳、鋁、鈦、金、金-鍺、鎳-鉑或鎳鋁，及/或其他此類電阻減少金屬或合金。接觸插塞金屬可包括例如鋁、銀、鎳、鉑、鈦，或鎢，或其合金，但是可使用任何合適導電觸點金屬或合金，取決於最終使用或目標應用。在一些實施例中，若需要，可在S/D觸點區域1097中存在額外層，諸如黏附層(例如，氮化鈦)及/或襯墊或屏障層(例如，氮化鉭)。注意，在一些實施例中，閘極堆疊處理可在形成S/D區域1097之前執行，而在其他實施例中，閘極堆疊處理可例如在形成S/D區域1097之後執行。閘極堆疊可根據需要來定製。示例性系統
圖11示出根據一示例性實施例的用如本文揭示之積體電路結構或裝置來實行之運算系統1000。如可發現，運算系統1000容納母板1002。母板1002可包括多個部件，包括但不限於，處理器1004及至少一個通訊晶片1006，其中之每一者可實體上及電氣地耦接至母板1002，或以其他方式整合在其中。如瞭解，母板1002可為例如任何印刷電路板，不論母板、安裝在母板上之子板，或系統1000之唯一板等。
取決於運算裝置之應用，運算裝置1000可包括可為或可並非實體上且電氣地耦接至母板1002的一或多個其他部件。此等其他部件可包括但不限於依電性記憶體(例如，DRAM)、非依電性記憶體(例如，ROM)、圖形處理器、數位信號處理器、加密處理器、晶片組、天線、顯示器、觸控螢幕顯示器、觸控螢幕控制器、電池、音訊編解碼器、視訊編解碼器、功率放大器、全球定位系統(GPS)裝置、羅盤、加速計、迴轉儀、揚聲器、攝影機及大容量儲存裝置(諸如硬碟片驅動機、光碟片(CD)、數位通用碟片(DVD)等)。包括在運算系統1000中之部件中之任一者可包括根據示例性實施例來組配之一或多個積體電路結構或裝置(例如，在共同基板上之混合III-V及IV電晶體，其具有自對齊性質)。在一些實施例中，多個功能可整合至一或多個晶片中(例如，注意通訊晶片1006可為處理器1004之一部分或另外整合至處理器1004中)。
通訊晶片1006賦能於用於資料至運算裝置1000及自該運算裝置之傳遞之無線通訊。「無線」一詞及其派生詞可用以描述可經由非固體媒體藉由調變電磁輻射之使用來通訊資料的電路、裝置、系統、方法、技術、通訊通道等。該術語並非暗示相關聯裝置不含有任何引線，但是在一些實施例中該等相關聯裝置可不含有任何引線。通訊晶片1006可實行若干無線標準或協定中任何無線標準或協定，包括但不限於Wi-Fi(IEEE 802.11族)、WiMAX(IEEE 802.16族)、IEEE 802.20、長期演進(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、藍牙、上述各者之衍生物，以及指定為3G、4G、5G及其他的任何其他無線協定。運算裝置1000可包括多個通訊晶片1006。例如，第一通訊晶片1006可專用於較短範圍之無線通訊，諸如Wi-Fi及藍牙，且第二通訊晶片1006可專用於較長範圍之無線通訊，諸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等等。在一些實施例中，通訊晶片1006可包括共同基板上之一或多個混合電晶體結構，如本文個別地描述。
運算裝置1000之處理器1004包括處理器1004內之積體電路晶粒封裝。在一些實施例中，處理器之積體電路晶粒包括用如本文個別地描述之一或多個積體電路結構或裝置來實行的機上電路。「處理器」一詞可指代處理例如來自暫存器及/或記憶體的電子資料以將該電子資料變換成可儲存在暫存器及/或記憶體中的其他電子資料的任何裝置或裝置之部分。
通訊晶片1006亦包括封裝在通訊晶片1006內的積體電路晶粒。根據一些此類示例性實施例，通訊晶片之積體電路晶粒包括如本文個別地描述之一或多個積體電路結構或裝置。如鑒於本揭示案所瞭解，注意多標準無線能力可直接整合至處理器1004中(例如，其中任何晶片1006之功能整合至處理器1004中，而非具有獨立通訊晶片)。此外注意處理器1004可為具有此無線能力之晶片組。在一個示例性實施例中，處理器1004及通訊晶片1006整合至單一晶片或晶片組中，諸如系統單晶片(如總體上藉由圍繞彼等部件之虛線來指示)。在一個此類情況中，使用本文提供之各種混合電晶體技術，處理器1004之邏輯電路可例如在矽或SiGe中實行，並且通訊晶片1006之RF電路可在GaN中實行，並且用於RF及混合信號處理之邏輯可在GaN NMOS及矽PMOS中實行。總之，可使用許多處理器1004及/或通訊晶片1006。同樣地，任何一個晶片或晶片組可具有整合其中之多個功能。
在各種實行方案中，運算系統1000可為膝上型電腦、隨身型易網機、筆記型電腦、智能電話、平板電腦、個人數位助理(PDA)、超行動PC、行動電話、桌上型電腦、伺服器、列印機、掃描儀、監視器、機上盒、娛樂控制單元、數位攝影機、可攜音樂播放機、數位錄影機，或處理資料或使用如本文個別地描述來組配之一或多個積體電路結構或裝置的任何其他電子裝置。其他示例性實施例
以下實例涉及其他實施例，該等實施例之許多排列及組態係顯而易知的。
實例1係一積體電路，其包含：一絕緣體上半導體基板，該基板包括安置在第IV族材料之上部與下部半導體層之間的一包埋絕緣體層；及兩個相鄰第二電晶體之間之一第一電晶體，其中該第一電晶體具有包括在該上部半導體層中之一通道區域，並且該等第二電晶體中之每一者包含一第III族-N半導體結構，該半導體結構在該上部半導體層上，或替代地，穿過該上部半導體層及該包埋絕緣體層並且在該下部半導體層上。
實例2包括實例1之標的，其中每個第二電晶體之該III-N半導體結構在一渠溝中，該渠溝具有在該上部半導體層上之一底部。
實例3包括實例1之標的，其中每個第二電晶體之該III-N半導體結構在一渠溝中，該渠溝穿過該上部半導體層及該包埋絕緣體層，並且具有在該下部半導體層上之一底部。
實例4包括實例3之標的，其中該等下部及上部半導體層中之每一者具有相對於該渠溝方向之一晶體定向，並且該下部半導體層之晶體定向與該上部半導體層之晶體定向相同。
實例5包括實例3之標的，其中該等下部及上部半導體層中之每一者具有相對於該渠溝方向之一晶體定向，並且該下部半導體層之晶體定向不同於該上部半導體層之晶體定向。
實例6包括前述實例中之任一者之標的，其中該第一電晶體具有一閘極，該閘極在該等第二電晶體之間中心定位，以使得該等第二電晶體分隔一距離X，並且該閘極之中心在該等第二電晶體之間之一位置處，並且該位置在X之距離之一半加上或減去1 nm之內。
實例7包括實例6之標的，其中兩個相鄰第二電晶體之間之一第一電晶體之組態重複多次，並且每個此組態之對應閘極位置在X之對應距離之一半加上或減去1 nm之內。在其他實例中，此容差可更大(例如，+/-5 nm)或更小(+/-0.5 nm)，取決於諸如該等第二電晶體之相反側之間之距離的因素。
實例8包括前述實例中之任一者之標的，其中第一電晶體具有一閘極，該閘極在該第二電晶體之間係實質上等距離的。因此，例如，閘極結構之質心定位在第二電晶體之間實質上等距離的假想垂直線上。該假想垂直線之位置不一定精確等距離，但是實情為在其容差之內，諸如在該位置之X nm之內，其中X係第二電晶體之相反邊緣之間之總距離之10%，其中X係第二電晶體之相反邊緣之間之總距離之5%，或其中X係第二電晶體之相反邊緣之間之總距離之2.5%，或其中X係第二電晶體之相反邊緣之間之總距離之1%。此外注意量測相反邊緣之間之距離之相應邊緣點在共同水平面中，並且可在沿著彼等相反邊緣之任何位置處。
實例9包括前述實例中之任一者之標的，其中該等下部及上部半導體層係矽。
實例10包括實例1至8中之任一者之標的，其中該上部半導體層係矽、鍺或矽鍺(SiGe)，並且該下部半導體層係矽、鍺或矽鍺(SiGe)。
實例11包括實例10之標的，其中該上部半導體層不同於該下部半導體層。
實例12包括前述實例中之任一者之標的，其中該第一電晶體進一步包含：在該通道上之一閘極介電質；在該閘極介電質上之一閘極金屬；在該通道之任一側之源極及汲極區域；及在該閘極與該源極區域之間之一閘極間隔物，及在該閘極與該汲極區域之間之一閘極間隔物，其中該閘極介電質在該通道區域與該等閘極間隔物之間。
實例13包括前述實例中之任一者之標的，其中該第一電晶體包含在一高-k閘極介電質層上之一閘極金屬及相鄰閘極間隔物。
實例14包括前述實例中之任一者之標的，其中該第一電晶體係一PMOS電晶體並且該第二電晶體係NMOS電晶體。
實例15包括前述實例中之任一者之標的，其中該III-N半導體結構包含GaN。
實例16包括前述實例中之任一者之標的，其中該III-N半導體結構包含一成核層及一通道層。
實例17包括實例16之標的，其中該成核層包含氮化鋁(AlN)並且該通道層包含GaN。
實例18包括前述實例中之任一者之標的，其中該第一電晶體包含具有20 nm或更小之一閘極長度。
實例19包括前述實例中之任一者之標的，其中該第一電晶體包含具有10 nm或更小之一閘極長度。
實例20包括前述實例中之任一者之標的，其中該等第二電晶體中之至少一者包含在該III-N半導體結構內或在該III-N半導體結構上之一極化層。
實例21包括實例20之標的，其中該極化層包括鋁及氮。
實例22係一系統單晶片(SOC)，其包含實例1至21中之任一者之積體電路。
實例23係一射頻(RF)電路，其包含實例1至21中之任一者之積體電路。
實例24係一行動運算系統，其包含實例1至21中之任一者之積體電路。
實例25係一積體電路，其包含：一絕緣體上矽基板，該基板包括安置在上部與下部矽層之間的一包埋絕緣體層；及在兩個相鄰第二電晶體之間之一第一電晶體。該第一電晶體包括：包括在該上部矽層中之一通道區域；在該通道區域上之一高-k閘極介電質；在該閘極介電質上之一閘極金屬；在該通道區域之任一側之源極及汲極區域；及在該閘極與該源極區域之間之一閘極間隔物，及在該閘極與該汲極區域之間之一閘極間隔物，其中該閘極介電質在該通道區域與該等閘極間隔物之間。該等第二電晶體各自包括：具有一通道區域之一氮化鎵(GaN)主體，該GaN主體係以下情況中之一者：在該上部矽層上，或穿過該上部矽層及該包埋絕緣體層並且在該下部矽層上；在該GaN主體上之一極化層；及在該通道區域之任一側之源極及汲極區域。
實例26包括實例25之標的，其中每個第二電晶體之該III-N半導體在一渠溝中，該渠溝具有在該上部矽層上之一底部。
實例27包括實例25之標的，其中每個第二電晶體之該III-N半導體在一渠溝中，該渠溝穿過該上部矽層及該包埋絕緣體層，並且具有在該下部矽層上之一底部。
實例28包括實例27之標的，其中該等下部及上部矽層中之每一者具有相對於該渠溝方向之一晶體定向，並且該下部矽層之晶體定向與該上部矽層之晶體定向相同。
實例29包括實例27之標的，其中該等下部及上部矽層中之每一者具有相對於該渠溝方向之一晶體定向，並且該下部矽層之晶體定向不同於該上部矽層之晶體定向。
實例30包括實例25至29中之任一者之標的，其中該第一電晶體閘極在該等第二電晶體之間中心定位，以使得該等第二電晶體之GaN主體分隔一距離X，並且該第一電晶體閘極之中心在該等第二電晶體之間之一位置處，並且該位置在X之距離之一半加上或減去1 nm之內。應瞭解其他容差。
實例31包括實例30之標的，其中兩個相鄰第二電晶體之間之一第一電晶體之組態重複多次，並且每個此組態之對應第一電晶體閘極位置在X之對應距離之一半加上或減去1 nm之內。
實例32包括實例25至31中之任一者之標的，其中第一電晶體閘極在該等第二電晶體之該等GaN主體之間係實質上等距離的。
實例33包括實例25至32中之任一者之標的，其中該第一電晶體之該等源極及汲極區域係矽、鍺或矽鍺(SiGe)。
實例34包括實例25至33中之任一者之標的，其中該第一電晶體係一PMOS電晶體並且該第二電晶體係NMOS電晶體。
實例35包括實例25至34中之任一者之標的，其中該第一電晶體包含具有20 nm或更小之一閘極長度。
實例36包括實例25至35中之任一者之標的，其中該第一電晶體包含具有10 nm或更小之一閘極長度。
實例37包括實例25至36中之任一者之標的，其中該極化層包括鋁及氮。
實例38包括一系統單晶片(SOC)，其包含實例25至37中之任一者之積體電路。
實例39包括一射頻(RF)電路，其包含實例25至37中之任一者之積體電路。
實例40包括一行動運算系統，其包含實例25至37中之任一者之積體電路。
實例41係一種形成一積體電路之方法，該方法包含：在一絕緣體上半導體基板上沉積高-k閘極介電質材料之一覆蓋層，該基板包括安置在第IV族材料之上部與下部半導體層之間的一包埋絕緣體層；在該閘極介電質材料上沉積隔離材料之一覆蓋層；藉由蝕刻穿過該等隔離及閘極介電質材料來形成渠溝；從該等渠溝選擇性地生長一第III族-N半導體以便在該隔離材料上形成橫向磊晶生長區域，從而在相鄰渠溝之橫向磊晶生長區域之間界定具有一寬度W之一間隙；並且使用該等橫向磊晶生長區域作為一遮罩，在該等橫向磊晶生長區域之間並且在該隔離材料中形成一電路特徵。
實例42包括實例41之標的，其中藉由蝕刻穿過該等隔離及閘極介電質材料來形成渠溝進一步包括蝕刻穿過該上部半導體層及該包埋絕緣體層以便暴露該下部半導體層。
實例43包括實例41或42之標的，其中從該等渠溝選擇性地生長一第III族-N半導體包括生長一氮化鎵(GaN)主體，繼之以一極化層，繼之以更多GaN以便形成該等橫向磊晶生長區域。
實例44包括實例41或42之標的，其中從該等渠溝選擇性地生長一第III族-N半導體包括生長一氮化鋁(AlN)成核層，繼之以生長一氮化鎵(GaN)主體，繼之以一極化層，繼之以生長更多GaN以便形成該等橫向磊晶生長區域。
實例45包括實例41至44中之任一者之標的，其中使用該等橫向磊晶生長區域作為一遮罩來在該等橫向磊晶生長區域之間形成一電路特徵包括形成一電晶體閘極，該方法進一步包含：形成包括該閘極之一第一電晶體；及形成包括該第III族-N半導體之第二電晶體。
實例46包括實例45之標的，其中該第一電晶體係一PMOS第IV族電晶體，該電晶體在該上部半導體層中具有其通道，並且該等第二電晶體各自係NMOS第III-V族電晶體。
實例47包括實例45之標的，其中該第一電晶體係一PMOS電晶體，該電晶體在該上部半導體層中具有其通道，並且該等第二電晶體各自係NMOSGaN電晶體，其中該上部半導體層係矽、鍺或矽鍺(SiGe)。
實例48包括實例41至47中之任一者之標的，其中該等渠溝進一步蝕刻以使得其穿過該上部半導體層及該包埋絕緣體層，每個渠溝具有在該下部半導體層上之一底部，並且其中該等下部及上部半導體層中之每一者具有相對於該渠溝之方向的一晶體定向，並且該下部半導體層之晶體定向與該上部半導體層之晶體定向相同。
實例49包括實例41至47中之任一者之標的，其中該等渠溝進一步蝕刻以使得其穿過該上部半導體層及該包埋絕緣體層，每個渠溝具有在該下部半導體層上之一底部，並且其中該等下部及上部半導體層中之每一者具有相對於該渠溝之方向的一晶體定向，並且該下部半導體層之晶體定向不同於該上部半導體層之晶體定向。
實例50包括實例41至49中之任一者之標的，並且進一步包括在形成該電路特徵之後，移除該等橫向磊晶生長區域。然而，應注意，在其他實例中，該等橫向磊晶生長區域可保留在最終積體電路結構中。
示例性實施例之前述描述出於說明及描述之目的來提供。其不意欲為無遺漏的或限於所公開之精確形式。鑒於本揭示案，許多改進及變化為可能的。規定本揭示案之範圍不藉由此詳細說明來限制，而是實情為藉由隨附之申請專利範圍來限制。主張本申請案之優先權的將來提交之申請案可以不同方式來主張所揭示之標的，並且可總體上包括如本文個別地揭示或另外展示的一或多個限制的任何集合。
100‧‧‧積體電路
100'‧‧‧積體電路
101‧‧‧閘極電晶體
101A、101B‧‧‧第IV族電晶體
102‧‧‧電晶體
102A、102B、102C‧‧‧III-N電晶體
200‧‧‧基板
205‧‧‧處理基板或晶圓
210‧‧‧絕緣體層
215‧‧‧半導體層
220‧‧‧介電質層
230‧‧‧STI層
335‧‧‧渠溝
440‧‧‧III-V半導體主體
445‧‧‧III-V極化層
450、450A、450B、450C‧‧‧III-V半導體材料
460‧‧‧間隙
570‧‧‧閘極渠溝
680、1099、G‧‧‧閘極
891‧‧‧閘極間隔物
892‧‧‧側壁間隔物
995、1097‧‧‧源極/汲極區域
996‧‧‧S/D觸點
1000‧‧‧運算系統
1002‧‧‧母板
1004‧‧‧處理器
1006‧‧‧通訊晶片
C‧‧‧觸點
D‧‧‧汲極
GD‧‧‧閘極介電質
P‧‧‧極化層
S‧‧‧源極
SOI‧‧‧絕緣體上半導體結構
W、Y‧‧‧距離
X‧‧‧標稱距離
圖1係根據本揭示案之一實施例的使用共同基板上之共整合第III-V族NMOS電晶體及第IV族PMOS電晶體來組配之積體電路結構之橫截面視圖。
圖1'係根據本揭示案之另一實施例的使用共同基板上之共整合第III-V族NMOS電晶體及第IV族PMOS電晶體來組配之積體電路結構之橫截面視圖。
圖2至10示出根據本揭示案之一實施例的用於製備使用共同基板上之共整合第III-V族NMOS電晶體及第IV族PMOS電晶體來組配之積體電路結構之示例性過程。
圖11係根據本揭示案之一些實施例的用如本文揭示之積體電路結構中之一或多者來實行之示例性運算系統。
本發明實施例之此等及其他特徵藉由結合本文描述之附圖來閱讀以下詳細說明來更好地理解。在附圖中，各圖中例示的每一相同或幾乎相同部件可藉由類似數字表示。出於清晰性之目的，並未在每一圖中標記每一部件。此外，應瞭解，附圖不一定按比例繪製或意欲將所描述之實施例限於所展示之具體組態。例如，雖然一些圖總體上指示直線、直角及光滑表面，但是在給出製造過程之真實世界限制的情況下，所揭示技術之實際實行方案可具有不夠完美之直線及直角，並且一些特徵可具有表面拓撲或另外不光滑的。總之，附圖僅僅為了示出示例性結構來提供。

Claims (25)

  1. 一種積體電路，其包含： 一絕緣體上半導體基板，該基板包括夾在第IV族材料之上部與下部半導體層之間的一包埋絕緣體層；及 在兩個相鄰第二電晶體之間之一第一電晶體，其中該第一電晶體具有包括在該上部半導體層中之一通道區域，並且該等第二電晶體包含一第III族-N半導體結構，該第III族-N半導體結構係以下情況中之一者：在該上部半導體層上，或穿過該上部半導體層及該包埋絕緣體層並且在該下部半導體層上。
  2. 如請求項1之積體電路，其中關於每個第二電晶體之該III-N半導體結構係在一渠溝中，該渠溝具有在該上部半導體層上之一底部。
  3. 如請求項1之積體電路，其中關於每個第二電晶體之該III-N半導體結構係在一渠溝中，該渠溝穿過該上部半導體層及該包埋絕緣體層，並且具有在該下部半導體層上之一底部。
  4. 如請求項3之積體電路，其中該等下部及上部半導體層中之每一者具有相對於該渠溝方向之一晶體定向，並且關於該下部半導體層之晶體定向係與該上部半導體層之晶體定向相同。
  5. 如請求項3之積體電路，其中該等下部及上部半導體層中之每一者具有相對於該渠溝方向之一晶體定向，並且關於該下部半導體層之晶體定向係不同於該上部半導體層之晶體定向。
  6. 如請求項1之積體電路，其中該第一電晶體具有一閘極，該閘極係中央地配置在該等第二電晶體之間，以使得該等第二電晶體以一距離X分隔，並且該閘極之中心係在該等第二電晶體之間之一位置處，並且該位置係在X之距離之一半加上或減去1 nm之內。
  7. 如請求項6之積體電路，其中在兩個相鄰第二電晶體之間之一第一電晶體之組態被重複多次，並且針對每個此組態之對應閘極位置係在X之對應距離之一半加上或減去1 nm之內。
  8. 如請求項1之積體電路，其中該上部半導體層係矽、鍺或矽鍺(SiGe)，並且該下部半導體層係矽、鍺或矽鍺(SiGe)。
  9. 如請求項1之積體電路，其中該第一電晶體進一步包含： 在該通道上之一閘極介電質； 在該閘極介電質上之一閘極金屬； 在該通道之任一側之源極及汲極區域；及 在該閘極與該源極區域之間之一閘極間隔物，及在該閘極與該汲極區域之間之一閘極間隔物，其中該閘極介電質在該通道區域與該等閘極間隔物之間。
  10. 如請求項1之積體電路，其中該III-N半導體結構包含一成核層及一通道層。
  11. 如請求項1之電晶體，其中該等第二電晶體中之至少一者包含在該III-N半導體結構內或在該III-N半導體結構上之一極化層，並且其中該極化層包括鋁及氮。
  12. 一種系統單晶片，其包含如請求項1至11中任一項之積體電路。
  13. 一種射頻(RF)電路，其包含如請求項1至11中任一項之積體電路。
  14. 一種行動運算系統，其包含如請求項1至11中任一項之積體電路。
  15. 一種積體電路，其包含： 一絕緣體上矽基板，其包括夾在上部與下部矽層之間的一包埋絕緣體層；及 在兩個相鄰第二電晶體之間之一第一電晶體； 其中該第一電晶體係一PMOS電晶體並且包括： 包括在該上部矽層中之一通道區域； 在該通道區域上之一高-k閘極介電質； 在該閘極介電質上之一閘極金屬； 在該通道區域之各一側之源極及汲極區域；及 在該閘極與該源極區域之間之一閘極間隔物，及在該閘極與該汲極區域之間之一閘極間隔物，其中該閘極介電質在該通道區域與該等閘極間隔物之間；及 其中該等第二電晶體各自係一NMOS電晶體並且包括： 具有一通道區域之一氮化鎵(GaN)主體，該GaN主體係以下情況中之一者：在該上部矽層上，或穿過該上部矽層及該包埋絕緣體層並且在該下部矽層上； 在該GaN主體上之一極化層；及 在該通道區域之各一側之源極及汲極區域。
  16. 如請求項15之積體電路，其中每個第二電晶體之該III-N半導體在一渠溝中，該渠溝穿過該上部矽層及該包埋絕緣體層，並且具有在該下部矽層上之一底部。
  17. 如請求項15之積體電路，其中該第一電晶體閘極係中央地配置在該等第二電晶體之間，以使得該等第二電晶體之GaN主體以一距離X分隔，並且該第一電晶體閘極之中心係在該等第二電晶體之間之一位置處，並且該位置係在X之距離之一半加上或減去1 nm之內。
  18. 如請求項17之積體電路，其中在兩個相鄰第二電晶體之間之一第一電晶體之組態被重複多次，並且關於每個此組態之對應第一電晶體閘極位置係在X之對應距離之一半加上或減去1 nm之內。
  19. 如請求項15之積體電路，其中該第一電晶體之該等源極及汲極區域係矽、鍺或矽鍺(SiGe)。
  20. 一種系統單晶片，其包含如請求項15至19中任一項之積體電路。
  21. 一種形成一積體電路之方法，該方法包含： 在一絕緣體上半導體基板上沉積高-k閘極介電質材料之一覆蓋層，該基板包括安置在第IV族材料之上部與下部半導體層之間的一包埋絕緣體層； 在該閘極介電質材料上沉積隔離材料之一覆蓋層； 藉由蝕刻穿過該等隔離及閘極介電質材料來形成渠溝； 從該等渠溝選擇性地生長一第III族-N半導體以便在該隔離材料上形成橫向磊晶增生區域，從而在相鄰渠溝之橫向磊晶增生區域之間界定具有一寬度W之一間隙；及 使用該等橫向磊晶增生區域作為一遮罩，在該等橫向磊晶增生區域之間並且在該隔離材料中形成一電路特徵。
  22. 如請求項21之方法，其中藉由蝕刻穿過該等隔離及閘極介電質材料來形成渠溝進一步包括蝕刻穿過該上部半導體層及該包埋絕緣體層以便暴露該下部半導體層。
  23. 如請求項21之方法，其中從該等渠溝選擇性地生長一第III族-N半導體包括生長一氮化鎵(GaN)主體，繼之以一極化層，繼之以更多GaN以便形成該等橫向磊晶增生區域。
  24. 如請求項21之方法，其中從該等渠溝選擇性地生長一第III族-N半導體包括生長一氮化鋁(AlN)成核層，繼之以生長一氮化鎵(GaN)主體，繼之以一極化層，繼之以生長更多GaN以便形成該等橫向磊晶增生區域。
  25. 如請求項21至24中任一項之方法，其進一步包含在形成該電路特徵之後，移除該等橫向磊晶增生區域。
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