TW201814911A

TW201814911A - 半導體裝置電阻器結構

Info

Publication number: TW201814911A
Application number: TW106126236A
Authority: TW
Inventors: 輝臧; 沃斯Ｓ瓦特; 席史Ｍ潘迪
Original assignee: 美商格羅方德半導體公司
Priority date: 2016-09-21
Filing date: 2017-08-03
Publication date: 2018-04-16
Also published as: US10374029B2; US20180122891A1; US9923046B1; CN107863335B; CN107863335A; US20180083089A1; TWI654766B

Abstract

本發明的電阻器本體通過電阻器介電材料層與基板中的摻雜阱隔開。該摻雜阱由至少一個摻雜區定義且可在該摻雜阱中包括摻雜物梯度，以降低該電阻器結構的寄生電容，同時保持該基板的散熱屬性。該電阻器本體形成於在該基板上所沉積的介電層中的空腔中，該沉積可為並行製造的部分，例如形成淺溝槽隔離的部分，且該空腔可用該電阻器介電材料加襯。

Description

半導體裝置電阻器結構

本發明關於光刻製造的積體電路(integrated circuit；IC)的元件，具體關於具有改進散熱的電阻器結構的製造，其尤其可應用於較高功率及交變電流(alternating current；AC)應用。

半導體裝置(尤其IC)通過沉積、圖案化以及移除材料層來製造。大多數IC包括電阻器，其通常利用絕緣體材料上的多晶矽來形成，以降低操作期間的寄生電容。不過，電絕緣體通常為熱絕緣體，因而形成於絕緣體上的電阻器遭受自加熱，也就是說，電阻器中的電流提高電阻器的溫度，從而使電阻值改變，如果電阻增加，其可使溫度進一步升高，從而可使該電阻改變，以此類推。在AC電路中，這可產生非線性行為，其可引起AC信號失真。因此，具有改進散熱的電阻器結構以使其能夠用於較高功率、AC以及/或者更有效的實施中將是有利的。

本發明的第一態樣可關於一種電阻器結構，其包括至少一個電阻器本體，位於該至少一個電阻器本體下方的電阻器介電材料，以及位於該電阻器介電材料及該至少一個電阻器本體下方的由第一半導體材料構成的第一半導體層。阱可位於該電阻器介電材料下方的該第一半導體層中，該阱包括位於該至少一個電阻器本體下方的該第一半導體層的至少一個摻雜區。第一摻雜物可設於各該至少一個摻雜區中的該阱中，該第一摻雜物的類型及該第一摻雜物的至少一個濃度經選擇以在該電阻器結構的操作電壓下在該阱中提供耗盡區。

本發明的第二態樣可包括一種製造半導體裝置電阻器結構的方法。可提供包括第一半導體材料的第一半導體層，並在該第一半導體層上可沉積支援介電材料，以在該第一半導體層的表面上形成支持介電層。在該支持介電層中可形成多個空腔(cavities)，各空腔自該支援介電層的表面延伸至該第一半導體層的該表面。通過摻雜該第一半導體層形成至少一個摻雜區，從而在該第一半導體層中可形成阱。該多個空腔可包括位於該阱上方的至少一個電阻器空腔。至少在暴露於該多個空腔中的該第一半導體層的該表面上可沉積電阻器介電層，以及在各電阻器空腔中及該電阻器介電層上可形成電阻器本體。

本發明的第三態樣可包括一種半導體裝置電阻器結構，其具有可包括第一半導體材料的第一半導體層。阱可通過該第一半導體層中的至少一個摻雜區定義於該第一半導體層中。第一摻雜物可位於該阱的各摻雜區中，該第一摻雜物在離該阱的表面的第一距離處具有第一濃度且在大於該第一距離的離該阱的該表面的第二距離處具有第二濃度。電性絕緣的支持層可位於該第一半導體層上，且多個空腔可形成於該電性絕緣的支持層中並自該電性絕緣的支援層的表面延伸至該第一半導體層的表面。至少一個電阻器本體可分別形成於該多個空腔的相應電阻器空腔中的該阱上方。

從下面有關本發明的實施例的更詳細說明將清楚本發明的上述及其它特徵。

100、200、300、400‧‧‧電阻器結構

102、202、302、402‧‧‧電阻器本體

104‧‧‧電阻器介電層、電阻器介電質、電阻器介電材料或支持介電層

106‧‧‧第一半導體層、基板或第一半導體材料

108‧‧‧溝槽隔離或淺溝槽隔離

110、410‧‧‧溝槽

112‧‧‧絕緣材料或介電材料

114‧‧‧支持介電層或第一絕緣層

115、120、215、220、315、320、420‧‧‧表面

116、216‧‧‧阱或阱區

117、217‧‧‧遮罩層

118‧‧‧第一摻雜物、摻雜區或摻雜物

121、221、321‧‧‧空腔

122、222、322、422‧‧‧電阻器空腔

124、224、324、424‧‧‧閘極本體

126、226、326、426‧‧‧閘極空腔

204‧‧‧電阻器介電層或電阻器介電材料

206‧‧‧第一半導體層或基板

208‧‧‧淺溝槽隔離

210‧‧‧隔離溝槽或溝槽

212‧‧‧第一電性絕緣材料或介電材料

214‧‧‧支持層、第一電性絕緣層或支持介電層

218‧‧‧摻雜區或摻雜物

304、404‧‧‧電阻器介電層

306‧‧‧第一半導體層

308‧‧‧淺溝槽隔離或隔離

310‧‧‧隔離溝槽

312‧‧‧第一電性絕緣材料

314‧‧‧支持介電層或第一電性絕緣層

316、416‧‧‧阱

318、418‧‧‧摻雜區

408‧‧‧絕緣塊或溝槽隔離

412‧‧‧電性絕緣材料

414‧‧‧支持介電層

d ₁、l ₁‧‧‧第一距離

d ₂、l ₂‧‧‧第二距離

σ₁、ρ₁‧‧‧第一濃度

σ₂、ρ₂‧‧‧第二濃度

通過參照下面的附圖來詳細說明本發明的實施例，該些附圖中類似的附圖標記表示類似的元件，且其中：第1圖至第3圖顯示依據本發明的實施例的半導體裝置電阻器結構的實施例子。

第4圖至第7圖顯示用以實施例如第1圖中所示的依據本發明的實施例的半導體裝置電阻器結構的製造階段的例子。

第8圖顯示應用依據本發明的實施例的半導體裝置結構的實施所形成的電阻器結構的一個例子。

第9圖至第14圖顯示另外實施例如第2圖的例子中所示的依據本發明的實施例的半導體裝置電阻器結構所採取的的步驟的例子。

應當注意，本發明的附圖並非按比例繪製。該些附圖意圖僅顯示本發明的典型態樣，因此不應當被視為限制本發明的範圍。在該些附圖中，類似的附圖標記表示該些附圖之間類似的元件。

本文中揭露有關電阻器結構的各種例子，該電阻器結構允許使用較薄的介電層以減少傳熱的阻礙。在半導體層(例如基板)中所形成的摻雜阱上方的電阻器介電材料上形成電阻器本體，該摻雜阱降低寄生電容，同時提供散熱。實施例中的該摻雜阱可包括摻雜物濃度梯度，其可終止於該摻雜阱下面的分級結(graded junction)，以進一步降低寄生電容。該摻雜物濃度梯度及/或分級結可通過例如以各種深度及/或濃度多次注入一種或多種摻雜物來形成，以改變主體材料的導電性及其它電性屬性，但使主體材料的傳熱能力基本不變。另外，該結構可利用易於集成於中端製程或後端製程程序中的步驟來形成，包括結合已知電阻器及其它裝置或結構製程，例如電晶體製造。如此，實施例可使用來自此類製程的材料，以減少需要添加的步驟數，例如，通過使用電晶體閘極介電材料作為該電阻器介電材料以及/或者在沉積金屬層期間所形成的金屬閘極。通過額外的散熱，依據實施例的電阻器結構與傳統電阻器結構相比可以較高的功率操作。

可使用熟知的半導體製造技術及材料來實施實施例。本領域的普通技術人員將毫無疑問地理解本文中所使用的術語及本文中所提到的製程。例如，電阻器本體被描述為由電阻材料形成，利用適於沉積該材料的任何當前已知或以後開發的技術。這些技術可包括但不限於：化學氣相沉積(chemical vapor deposition；CVD)、低壓CVD(low-pressure CVD；LPCVD)、電漿增強型CVD(plasma-enhanced CVD；PECVD)、半大氣壓CVD(semi-atmosphere CVD；SACVD)及高密度電漿CVD(high density plasma CVD；HDPCVD)、快速加熱CVD(rapid thermal CVD；RTCVD)、超高真空CVD(ultra-high vacuum CVD；UHVCVD)、限制反應處理CVD(limited reaction processing CVD；LRPCVD)、金屬有機CVD(metalorganic CVD；MOCVD)、濺鍍沉積、離子束沉積、電子束沉積、鐳射輔助沉積、熱氧化、熱氮化、旋塗方法、物理氣相沉積(physical vapor deposition；PVD)、原子層沉積(atomic layer deposition；ALD)、化學氧化、分子束外延(molecular beam epitaxy；MBE)、鍍覆、蒸鍍。

該電阻器介電材料可為任何介電材料，包括但不限於：氫化碳氧化矽(hydrogenated silicon oxycarbide；SiCOH)、多孔SiCOH、多孔甲基倍半矽氧烷(methylsilsesquioxanes；MSQ)、多孔氫倍半矽氧烷(hydrogensilsesquioxanes；HSQ)、可從Air Liquide公司獲得的八甲基環四矽氧烷(octamethylcyclotetrasiloxane；OMCTS)((CH₃)₂SiO-)₄ 2.7，通常用於場效電晶體(field effect transistor；FET)閘極的具有較高介電常數K的介電材料(高K介電材料)，例如氧化鉿(HfO₂)等。

該摻雜阱可形成於基板中，該基板可包括材料例如但不限於矽、鍺、矽鍺、碳化矽，以及基本由具有由式Al_X1Ga_X2In_X3As_Y1P_Y2N_Y3Sb_Y4定義的組成的一種或多種III-V族化合物半導體組成的任何材料，其中，X1、X2、X3、Y1、Y2、Y3及Y4表示相對比例，分別大於或等於0且X1+X2+X3+Y1+Y2+Y3+Y4=1(1是總的相對摩爾量)。其它合適的基板包括具有組成Zn_A1Cd_A2Se_B1Te_B2的II-VI族化合物半導體，其中，A1、A2、B1及B2是相對比例，分別大於或等於零，且A1+A2+B1+B2=1(1是總的摩爾量)。而且，可應變部分或全部半導體基板。例如，可應變SOI層106及/或外延層112。

當“應變”材料及/或其層或部分時，向其施加應力，從而可增強由該材料及/或其層或部分形成的半導體裝置的性能。例如，已知向場效電晶體(FET)施加應力改進其性能。當沿縱向(也就是沿電流流動的方向)施加時，已知拉伸應力增強電子遷移率(或n溝道FET(NFET)驅動電流)，而已知壓縮應力增強電洞遷移率(或p溝道FET(PFET)驅動電流)。

實施例中的該阱可包括摻雜物，且下面所提供的例子顯示使用P型摻雜物。P型摻雜物是被引入半導體中的元素，以通過從半導體原子“接受”一個電子並同時“釋放”一個電洞(hole)來生成一個自由電洞，該受主原子比該主體半導體少一價電子。硼(B)是矽技術中最常見的受主(acceptor)，不過替代物包括銦(In)及鎵(Ga)。應注意，Ga以在SiO₂中的高擴散性為特徵，因此在Ga擴散期間不應當將SiO₂用作遮罩。

n型摻雜物的使用也在實施例的範圍內。N型摻雜物是被引入半導體中的元素，以通過向半導體“捐贈”一個電子來生成一個自由電子，該施主(donor)比該主體半導體多一價電子。在矽(Si)中的施主的非限制性例子包括磷(P)、砷(As)以及銻(Sb)，而在鎵砷(GaAs)中，施主的非限制性例子可包括硫(S)、硒(Se)、錫(Sn)、矽(Si)以及碳(C)。

在一些實施例中，外延可用以在半導體材料的沉積表面上生產或“生長”半導體材料。這也可被稱為“外延生長”及“外延形成及/或生長”。所生長的半導體材料可具有與該沉積表面的該半導體材料相同的結晶特性。在外延生長製程中，控制由源氣體提供的化學反應物並設置系統參數，以使沉積原子以足夠的能量到達半導體基板的沉積表面，從而在該表面上移動並使其自己朝向該沉積表面的原子的晶體排列。因此，外延半導體材料可具有與沉積表面(該外延半導體材料可形成於其上)相同的結晶特性。例如，沉積於{100}晶面上的外延半導體材料可具有{100}取向。在一些實施例，外延生長製程可選擇性形成於半導體表面上，且可不在介電表面(例如二氧化矽或氮化矽表面)上沉積材料。

在一些實施例中，可能需要移除材料，且可使用熟知的半導體製造技術來執行此任務。例如，可使用化學機械拋光(chemical-mechanical polishing；CMP)，它是一種通過化學機械拋光移除固體材料層的方法，經執行以實現表面平坦化並定義金屬互連圖案的目的。CMP通常用於後端製程(back-end-of-line；BEOL)IC製造中，其中，BEOL是指在形成第一金屬層或第一金屬化層以後。

平坦化是指使表面更平坦(也就是更平及/或光滑)的各種製程。化學機械拋光(CMP)是目前一種傳統的平坦化製程，其通過化學反應與機械力的組合來平坦化表面。CMP使用包括研磨及腐蝕性化學成分的漿料以及通常具有比晶圓大的直徑的拋光墊及固定環(retaining ring)。通過動態拋光頭將該墊與晶圓壓合在一起並通過塑膠固定環固定到位。以不同旋轉軸(也就是不同心)旋轉該動態拋光頭。這移除材料並往往平整掉任何“形貌”，從而使該晶圓平整且平坦。當前其它傳統的平坦化技術可包括：(i)氧化；(ii)化學蝕刻；(iii)通過離子注入損傷的錐形控制；(iv)低熔點玻璃膜的沉積；(v)再濺鍍沉積膜，以使其平整；(vi)光敏聚醯亞胺(photosensitive polyimide；PSPI)膜；(vii)新樹脂；(viii)低黏性液體環氧樹脂；(ix)旋塗玻璃(spin-on glass；SOG)材料；以及/或者(x)犧牲回蝕刻。

要注意的是，上面關於半導體製造材料、技術及製程的說明僅用於示例目的，且許多其它此類材料、技術及製程將為本領域的普通技術人員所熟知，現在將參照附圖更詳細地說明實施例。

第1圖顯示依據本文中所揭露的實施例並在場效電晶體(FET)製造的背景下的電阻器結構100的一個例子。電阻器結構100可具有至少一個電阻器本體102，分別位於第一半導體層106(例如基板)的表面上的電阻器介電層104的至少一部分上。儘管可採用具有適當屬性的任何介電材料，但實施例可使用例如通常用於電晶體製造中的閘極介電質，例如用於場效電晶體(FET)製造中的高介電常數(高K)介電材料。此類閘極介電材料的例子包括二氧化矽(SiO₂)及氧化鉿(HfO₂)。第一半導體層106可包括例如多晶矽、矽或另一種合適的半導體材料。

如上所述，第1圖顯示在FET製造的背景下的電阻器結構100，其中，FET製造可包括形成於第一半導體層106中的至少兩個溝槽隔離108。溝槽隔離108可例如由淺溝槽隔離(shallow trench isolation；STI)形成。一般來說，在STI中，在基板106中蝕刻一個或多個溝槽110並用絕緣材料112例如氧化物填充，以將該基板的一個區域與該基板的相鄰區域隔離。一個或多個裝置例如具有給定極性的電晶體可設於由STI隔離的區域內。合適的氧化物為二氧化矽(SiO₂)，不過可使用任何其它合適的溝槽材料。

這裡，絕緣材料112也可被稱為支援介電材料112，其經沉積以不僅填充溝槽110，而且在第一半導體層106上形成支持介電層114。溝槽隔離108之間的區域可用以在第一半導體層106中定義實施例的阱116，但不需要溝槽隔離108來定義阱116。

在實施例中，阱116包括第一半導體層106 的摻雜區，其中，摻雜物類型及濃度可經選擇以抑制在第一半導體層106與支持介電層104之間的介面處形成反型層。該介面與第一半導體材料106的表面120重合，在該處存在電阻器介電質104。阱116一經形成，第一半導體層106的表面120也就是阱116的表面。在一些實施例中，例如通過在第一半導體層106中以不同深度及/或濃度多次注入一種或多種摻雜物，在阱116中可形成濃度梯度。

因此，阱116可包括第一摻雜物118，其可以多個濃度σ_n沉積於阱116中。例如，第一摻雜物118可在離阱116的表面120的第一距離l ₁處以第一濃度σ₁沉積，並在離阱116的表面120的第二距離l ₂處以第二濃度σ₂沉積，第二距離l ₂大於第一距離l ₁。另外，第一濃度σ₁可高於第二濃度σ₂，以使阱116相對阱116的表面120可具有濃度σ的梯度。用作第一摻雜物118的合適材料的一個例子包括硼(B)，不過可使用合適的及/或想要的其它摻雜物，或者可使用任何合適的技術以在第一半導體層106中沉積第一摻雜物118，例如離子注入。另外，儘管該例子使用P摻雜物，但應當意識到，如合適及/或需要，可使用N型摻雜物，只要抑制反型層形成。

從第1圖中可以看出，多個空腔121可形成於支持介電層114中並可包括位於阱116上方的電阻器空腔122。各電阻器本體102可形成於支持介電層114中的相應電阻器空腔122中並可包括例如電阻材料，如摻雜多晶矽，或者矽化物如矽化鎢(WSi)。若至少一個電阻器本體 102包括摻雜多晶矽，則可進一步包括第二摻雜物，以使至少一個電阻器本體102具有適當的及/或想要的電性屬性，例如導電性及/或電阻。這裡，“第二摻雜物”不一定是指與第一摻雜物118不同的摻雜物，且實際上，在實施例的範圍內在阱116與電阻器本體102兩者中可使用相同的摻雜物。因此，在實施例中，可使用P型摻雜物，例如硼，不過可在適當時使用任何其它摻雜物並可考慮在阱116中所使用的摻雜物。從第1圖中還可看出，各電阻器空腔122可用該電阻器介電材料加襯，以形成電阻器介電層104。在結合FET製造的實施例中，從第1圖中可看出，電阻器結構100至少一個閘極本體124可形成於阱116的外部。各閘極本體124可形成於相應閘極空腔126中且可包括金屬，例如但不限於銅(Cu)及/或鋁(Al)。不管不是電阻器結構100本身的部分，但在此背景下的電阻器結構100的製造考慮應當作什麼來適當地形成閘極本體124。

請再參照第1圖，依據實施例的電阻器結構100包括至少一個電阻器本體102，位於該至少一個電阻器本體102下方的電阻器介電材料104，以及位於該電阻器介電材料104及該至少一個電阻器本體102下方由第一半導體材料構成的第一半導體層106。阱116可位於該電阻器介電材料104下方的該第一半導體層106中，該阱116包括位於該至少一個電阻器本體102下方的該第一半導體層106的至少一個摻雜區118。阱116中的各摻雜區118可包括第一摻雜物，該第一摻雜物的類型及該第一摻雜物的至少一個濃度經選擇以在該電阻器結構100的操作電壓下在該阱116中提供耗盡區。在實施例中，該第一摻雜物可在離阱116的表面120的第一距離l ₁處具有第一濃度σ₁並在離阱116的表面120的第二距離l ₂處具有第二濃度σ₂，第二距離l ₂大於第一距離l ₁。另外，第一濃度σ₁可高於第二濃度σ₂，以使阱116相對阱116的表面120可具有濃度σ的梯度。電阻器介電材料104可包括二氧化矽(SiO₂)或氧化鉿(HfO₂)的至少其中之一，不過可使用合適的及/或想要的其它介電材料。在實施例中，各電阻器本體102可包括摻雜半導體材料，例如經P型摻雜物如硼(B)摻雜的多晶矽。

從第1圖中可看出，例如，絕緣層(例如支持介電層114)可位於第一半導體層106上，且在該絕緣層中可形成多個空腔121，以自該絕緣層(例如支持介電層114)的表面115延伸至第一半導體層106的表面120。該多個空腔121可包括位於阱116上方的至少一個電阻器空腔122，且各該至少一個電阻器本體102可設於相應電阻器空腔122中。在實施例中，各電阻器空腔122可用電阻器介電材料104加襯。

半導體裝置電阻器結構200的另一個例子可見於第2圖中並可包括由第一半導體材料構成的第一半導體層206(基板)。該第一半導體材料可包括例如多晶矽、矽或任何其它合適的半導體材料。電阻器結構200可設於第一半導體層206中的至少兩個隔離溝槽210之間，用第一電性絕緣材料212填充溝槽210以形成淺溝槽隔離208。至少一個摻雜區218可設於阱216中並可包括一種或多種摻雜物。例如，各摻雜區可包括第一摻雜物，其在離阱216的表面220的第一距離d ₁處具有第一濃度ρ₁並在大於第一距離d ₁的離阱216的表面220的第二距離d ₂處具有第二濃度ρ₂。要注意的是，由於阱216為第一半導體層206的一個區域，因此表面220是第一半導體層206與阱216兩者的表面。

電性絕緣的支持層214可形成於第一半導體層206上，且多個空腔221可形成於電性絕緣的支持層214中。例如，多個空腔221可分別自電性絕緣的支持層214的表面215延伸至第一半導體層206及阱216的表面220。至少一個電阻器本體202可分別形成於多個空腔221的相應電阻器空腔222中的阱216上方。電性絕緣的電阻器介電層204可至少形成於各電阻器本體202與第一半導體層206及/或阱216的表面220之間。在實施例中，電性絕緣的電阻器介電層204可包括任何介電材料，不過可包括用於並行製造的裝置的製造中的介電材料。例如，電阻器結構200可與一個或多個場效電晶體(FET)一起製造，且電性絕緣的電阻器介電層204可包括作為製造該FET的部分施加的閘極介電質。閘極介電質的例子包括但不限於二氧化矽(SiO₂)及氧化鉿(HfO₂)。

請繼續參照第2圖，各電阻器本體202可包括電阻材料，例如多晶矽，或矽化物如矽化鎢(WSi)，其中任一種可經第二摻雜物摻雜。這裡，“第二摻雜物”不一定是指不同於阱216的第一摻雜物的摻雜物，而是用以表示第二摻雜可使用與阱116相同的摻雜物或不同的摻雜物。該第二摻雜物可包括但不限於一種或多種P型摻雜物，例如硼(B)，不過可使用合適的其它摻雜物。在結合FET製造實施的實施例中，從第2圖中可見，電阻器結構200可設於阱216的外部的至少一個閘極本體224之間。各閘極本體224可形成於電性絕緣的支持層214中的多個空腔221的相應閘極空腔226中，且可包括金屬，例如但不限於鋁(Al)。閘極本體224本質上不是電阻器結構220的部分，但電阻器結構200的製造可重疊及/或包括並行形成的FET的製造的部分。

半導體裝置電阻器結構300的一個額外例子可見於第3圖中且具有與第2圖中所示相同的結構。例如，電阻器結構300可包括由第一半導體材料構成的第一半導體層306(基板)。在結合例如FET的製造進行製造的實施例中，電阻器結構300可設於淺溝槽隔離308之間，各該淺溝槽隔離可包括用第一電性絕緣材料312填充的位於第一半導體層306中的隔離溝槽310。如第2圖的例子中那樣，至少一個摻雜區318可設於阱316中，且可包括至少一種摻雜物，例如第一摻雜物，在離阱316的表面320的第一距離d ₁處具有第一濃度ρ₁且在大於第一距離d ₁的離阱316的表面320的第二距離d ₂處具有第二濃度ρ₂。要注意的是，由於阱316為第一半導體層306的一個區域，因此表面320是第一半導體層306與阱316兩者的表面。

支持介電層314可形成於第一半導體層306上，例如通過在形成隔離308期間連續沉積，以使該材料填充溝槽310並接著形成支持介電層314。多個空腔321可形成於支持介電層314中。例如，多個空腔321可分別自支持介電層314的表面315延伸至第一半導體層306及阱316的表面320。至少一個電阻器本體302可分別形成於多個空腔321的相應電阻器空腔322中的阱316上方。電阻器介電層304可至少形成於各電阻器本體302與第一半導體層306及/或阱316的表面320之間。在實施例中，電阻器介電層304可包括任何介電材料，不過結合其它裝置及/或結構進行製造的實施例中可包括用於該其它裝置及/或結構中的介電材料。例如，在電阻器結構300結合一個或多個FET製造而進行製造的實施例中，該FET的閘極介電質可用以形成電阻器介電層304。閘極介電質的例子包括但不限於二氧化矽(SiO₂)及氧化鉿(HfO₂)。另外，各電阻器本體302可包括電阻材料，例如多晶矽、或矽化物如矽化鎢(WSi)，其中任一種可經第二摻雜物摻雜。如上所述，“第二摻雜物”不一定是指不同於阱316的第一摻雜物的摻雜物，而是用以表示第二摻雜可使用與阱316相同的摻雜物或不同的摻雜物。該第二摻雜物可包括但不限於一種或多種P型摻雜物，例如硼(B)，不過可使用合適的其它摻雜物。在實施例中，從第3圖中可見，電阻器結構300可包括位於阱316的外部的至少一個閘極本體324。各閘極本體324可形成於第一電性絕緣層314中的多個空腔321的相應閘極空腔326中，且可包括金屬，例如但不限於氮化鈦(TiN)、多晶矽或作為閘極材料用於半導體製造中的另一種材料。

第4圖至第7圖中顯示可經執行以產生第1圖的例子的製造階段的一個例子。第4圖顯示起始階段，該階段可通過本領域技術人員所熟知的步驟達到且該階段是可見于許多現有製程(例如場效電晶體(FET)的製造)中的一個階段。如第4圖中所示，第一絕緣層114中的空腔121已用閘極材料例如金屬或其它合適的材料填充，該閘極材料可包括例如氮化鈦(TiN)、多晶矽或作為閘極材料用於半導體製造中的另一種材料。如此，空腔121可用閘極材料填充，以在所有空腔121(包括電阻器空腔122及閘極空腔126)中形成閘極本體124。為形成阱116及電阻器本體102，請參照第5圖，在閘極空腔126上方可形成遮罩層117，從而可自電阻器空腔112移除閘極材料(第6圖)。例如通過在一個或多個能量級的第一摻雜物118的離子注入(第6圖)，通過空的電阻器空腔122可摻雜阱區116。可採用離子注入或另一種合適的技術來摻雜阱區116及/或電阻器本體102，並在阱區116中獲得上述濃度梯度，可使用多個能量的離子注入。如第7圖中所示，例如通過沉積電阻材料，接著可形成電阻器本體102。如需要，電阻器本體102可經第二摻雜物或者甚至第一摻雜物改性，且可使用遮罩或其它技術來促進此類改性。接著，可移除遮罩層117，以產生第1圖的電阻器結構100。

應當注意，可結合在同一晶圓上的絕緣體上所形成的傳統電阻器採用這些製造階段，而不損傷此類傳統電阻器。另外，當實施于絕緣體上方時，實施例可產生接近傳統電阻器結構的結構。形成于絕緣體上方的半導體裝置電阻器結構400的一個例子可見於第8圖中且在一定程度上類似第1圖中所示的結構。至少一個電阻器本體402可形成於支持介電層414中的相應電阻器空腔422中的電阻器介電層404上，且至少一個閘極本體424可形成於支持介電層414中的相應閘極空腔426中。不過，在其它實施中將會形成阱416之處，在這裡，該區域被絕緣塊408(例如包括用電性絕緣材料412例如二氧化矽(SiO₂)填充的溝槽410的溝槽隔離)佔據。電阻器介電層404可在支持介電層414的表面420的層級上形成於各電阻器本體402下方。不過，這裡，依據其它實施例用以在結構中形成阱416的製程被替代地應用於溝槽隔離408，以使用以形成至少一個摻雜區418的第一摻雜物可沉積於溝槽410中的電性絕緣材料412中。如此，該第一摻雜物可設於否則將會為阱416的區域中，例如在離表面420的層級的第一距離l ₁處具有第一濃度σ₁且在大於第一距離l ₁的離表面420的層級的第二距離l ₂處具有第二濃度σ₂，但該摻雜物梯度對電阻器結構400的影響微不足道，因為該電阻器結構形成於介電/電性絕緣材料中。

還是在並行製造其它裝置或結構例如場效電晶體(FET)的背景下，可用以產生電阻器結構200(例如第2圖的例子)的製造階段的另一個例子如第9圖至第14圖中所示。第9圖顯示起始階段，該階段可通過本領域技術人員所熟知的步驟達到且該階段是可見于許多現有製程中的一個階段。例如，電阻器本體202可形成於空腔221中(第9圖)，例如通過沉積電阻材料，該製程可包括自第一電性絕緣層214的表面215移除多餘的沉積或現有技術中已知的其它製程。在實施例中，阱區216可包括至少一個摻雜區218，例如在閘極空腔226上方沉積一個或多個遮罩層217以後通過電阻器本體202及支持介電層214用第一摻雜物可摻雜該摻雜區，如第10圖中可見，該閘極空腔將被用以製造FET並在這裡因沉積形成電阻器本體202而導致被電阻材料填充。這對於電阻材料需要經第二摻雜物(該第二摻雜物可包括具有相同或不同濃度的該第一摻雜物)摻雜以調節電阻器本體202的電性屬性的情況是有利的。可採用離子注入或另一種合適的技術來摻雜阱區216及/或電阻器本體202，並在阱區216中獲得上述濃度梯度，可使用多個能量的離子注入。如需要，在電阻器本體202上方可採用遮罩，以微調阱區216及/或電阻器本體202中的注入，如第10圖中的遮罩層217所示。接著，可移除遮罩層217，以暴露閘極空腔226中的(未摻雜)電阻器本體202，從第11圖中可見。

由於已在閘極空腔226中沉積電阻器本體202(第9圖至第11圖)，因此可清理閘極空腔226並替代地用閘極材料填充，以針對並行製造的FET形成閘極本體224。例如，從第12圖中可見，(在阱區216上方)在電阻器空腔222中的(摻雜)電阻器本體202上方可施加一個或多個遮罩層219，且可採用已知的半導體製程以自閘極空腔226移除電阻器本體202，從第13圖中可見。接著，在閘極空腔226中可形成閘極本體224，如第14圖中所示，例如通過移除遮罩層219，沉積金屬或其它合適的閘極材料，以及平坦化以產生第2圖的電阻器結構200。

可採用第4圖至第7圖及第9圖至第14圖中所示的製造階段的第一例及第二例的其中任一者來產生第3圖的例子，不過第9圖至第14圖中所示的第二例可能更合適。在此種的情況下，例如通過化學機械拋光(CMP)或本領域技術人員熟知的另一種半導體製造技術，可移除電阻器本體302的頂部上的間隔材料。

如此，製造例如第1圖或第2圖中的電阻器結構100、200的方法可包括提供如第4圖或第9圖中所示的起始階段。例如，可設置第一半導體層106、206，其可包括第一半導體材料，在第一半導體層106、206上可沉積支持介電材料以形成支持介電層114、214，且在支持介電層114、214中可形成多個空腔121、221。在第一半導體層114、214中可定義或形成阱區116、216，例如通過摻雜第一半導體層106、206以形成至少一個摻雜區118、218。當與其它結構或裝置(例如FET)的製造並行實施實施例時，阱116、216可設於至少兩個淺溝槽隔離(STI)108、 208之間，在此情況下，溝槽110、210可用支援介電材料112、212填充，且通過使用熟知半導體製造技術，可繼續支援介電材料112、212的沉積，以在基板106、206的表面120、220上形成支持介電層114、214。該方法還可包括在支援介電層114、214中形成多個空腔121、221，空腔121、221自支持介電層114、214的表面115、215延伸至基板106、206的表面120、220，多個空腔121、221包括位於阱區116、216上方的至少一個電阻器空腔122、222。另外，該方法可包括(用摻雜物118、218)摻雜阱區116、至少在暴露於多個空腔121、221中的第一半導體層106、206的表面120、220上方沉積支持介電層104、204，以及在各電阻器空腔122、222中形成電阻器本體102、202。在各電阻器空腔122、222中形成電阻器本體102、202還可包括在沉積該電阻材料之前至少在第一半導體106、206/阱116、216的表面120、220上沉積電阻器介電材料104、204。另外，沉積該電阻器介電材料可包括至少在第一半導體層106、206的表面120、220上沉積二氧化矽(SiO₂)或氧化鉿(HfO₂)的至少其中之一。

在與其它裝置及/或結構例如FET的製造並行實施的實施例中，多個空腔121、221可包括位於阱區116、216的外部的至少兩個閘極空腔126、226，且形成該電阻器本體102、202可包括沉積電阻材料，以在該阱區上方的各空腔122、222中形成電阻器本體102、202，該製程還可用該電阻材料填充閘極空腔126、226。接著，該方法可包括自該至少兩個閘極空腔126、226移除該電阻材料，以及至少在閘極空腔126、226中沉積閘極材料。

在其它實施例中，該方法可包括通過在多個空腔121中沉積閘極材料來形成閘極本體124、224，並由此用該閘極材料填充電阻器空腔122、222以及填充閘極空腔126、226。另外，該方法接著可包括自至少一個電阻器空腔122、222移除該閘極材料並在該至少一個電阻空腔122、222中沉積電阻材料。在一些實施例中，在原本要定義阱416之處，在第一半導體層106、206的材料中如第8圖中所示可形成例如位於單個溝槽隔離408中的絕緣體。其餘製造步驟可基本保持不變並可由此產生例如第8圖中所示的實施。

在實施例中，該第一半導體材料可包括多晶矽，不過可使用任何其它合適的半導體材料。另外，摻雜該第一半導體層以形成該至少一個摻雜區可包括在離該第一半導體層的該表面的第一距離處以第一濃度注入第一摻雜物以及在大於該第一距離的離該第一半導體層的該表面的第二距離處以第二濃度注入該第一摻雜物。在使用第一濃度及第二濃度的實施例中，該第一濃度可高於該第二濃度。另外，該第一半導體層可包括矽，且該第一摻雜物可包括P型摻雜物。

本文中所使用的術語僅是出於說明特定實施例的目的，並非意圖限制本發明。除非上下文中另外明確指出，否則本文中所使用的單數形式“一個”以及“該”也意圖包括複數形式。另外，應當理解，術語“包括”用於本說明書中時表明所述特徵、整體、步驟、操作、元件和/或組件的存在，但不排除存在或添加一個或多個其它特徵、整體、步驟、操作、元件、組件，和/或其群組。“可選的”或“可選地”是指後續所述事件或情況可能發生或者可能不發生，且該說明包括事件發生的情況以及其不發生的情況。

這裡在說明書及申請專利範圍各處所使用的近似語言可用以修飾任何量化表達，可允許該量化表達變動而不會導致與其相關的基本功能的改變。因此，由一個或多個術語例如“約”及“大體”修飾的值不限於所指定的精確值。在至少一些情況下，該近似語言可對應用以測量該值的儀器的精度。在這裡以及說明書及申請專利範圍各處，範圍限制可組合和/或互換，此類範圍被識別並包括包含於其中的所有子範圍，除非上下文或語言另外指出。應用於一範圍的特定值的“約”適用於兩個值，且除非依賴於測量該值的儀器的精度，否則可表示所述值的+/-10%。

上述方法例如用於製造例如封裝形式(3D封裝件)的積體電路晶片。該最終產品可為包括積體電路晶片的任何產品，關於範圍從玩具及其它低端應用直至具有顯示器、鍵盤或其它輸入裝置以及中央處理器的先進電腦產品。

對本發明的各種實施例所作的說明是出於示例目的，而非意圖詳盡無遺或限於所揭露的實施例。許多修改及變更對於本領域的普通技術人員將顯而易見，而不背離所述實施例的範圍及精神。本文中所使用的術語經選擇以最佳解釋該些實施例的原理、實際應用或在市場已知技術上的技術改進，或者使本領域的普通技術人員能夠理解本文中所揭露的實施例。

Claims

一種電阻器結構，包括：至少一個電阻器本體；電阻器介電材料，位於該至少一個電阻器本體下方；第一半導體材料的第一半導體層，位於該電阻器介電材料及該至少一個電阻器本體下方；阱，位於該電阻器介電材料下方的該第一半導體層中，該阱包括位於該至少一個電阻器本體下方的該第一半導體層的至少一個摻雜區；第一摻雜物，設於各該至少一個摻雜區中的該阱中，該第一摻雜物的類型及該第一摻雜物的至少一個濃度經選擇以在該電阻器結構的操作電壓在該阱中提供耗盡區。
如申請專利範圍第1項所述的電阻器結構，其中，該第一摻雜物在離該阱的表面的第一距離處處於第一濃度且在離該阱的該表面的第二距離處處於第二濃度，該第二距離大於該第一距離。
如申請專利範圍第2項所述的電阻器結構，其中，該第一濃度高於該第二濃度。
如申請專利範圍第1項所述的電阻器結構，其中，該電阻器介電材料包括二氧化矽(SiO ₂)或氧化鉿(HfO ₂)的至少其中之一。
如申請專利範圍第1項所述的電阻器結構，其中，各電阻器本體包括摻雜半導體材料。
如申請專利範圍第5項所述的電阻器結構，其中，該摻雜半導體材料包括多晶矽。
如申請專利範圍第1項所述的電阻器結構，還包括位於該第一半導體層上的絕緣層，多個空腔形成於該絕緣層中並自該絕緣層的表面延伸至該第一半導體層的表面，該多個空腔包括位於該阱上方的至少一個電阻器空腔，且各該至少一個電阻器本體位於相應電阻器空腔中。
如申請專利範圍第7項所述的電阻器結構，其中，各電阻器空腔用該電阻器介電材料加襯。
一種製造半導體裝置電阻器結構的方法，該方法包括：提供包括第一半導體材料的第一半導體層；在該第一半導體層上沉積支援介電材料，以在該第一半導體層的表面上形成支持介電層；在該支持介電層中形成多個空腔，各空腔自該支持介電層的表面延伸至該第一半導體層的該表面；通過摻雜該第一半導體層形成至少一個摻雜區，從而在該第一半導體層中形成阱，該多個空腔包括位於該阱上方的至少一個電阻器空腔；至少在暴露於該多個空腔中的該第一半導體層的該表面上沉積電阻器介電層；以及在各電阻器空腔中及該電阻器介電層上形成電阻器本體。
如申請專利範圍第9項所述的方法，其中，該多個空腔包括位於該阱區的外部的至少兩個閘極空腔，形成該電阻器本體包括沉積電阻材料以在該阱區上方的各空腔中形成電阻器本體並由此用該電阻材料填充該閘極空腔，以及其中，該方法還包括：自該至少兩個閘極空腔移除該電阻材料；以及至少在該閘極空腔中沉積閘極材料。
如申請專利範圍第9項所述的方法，還包括通過在該多個空腔中沉積閘極材料來形成閘極本體並由此用該閘極材料填充該電阻器空腔，以及其中，在各電阻器空腔中形成該電阻器本體包括：自該至少一個電阻器空腔移除該閘極材料；以及在該至少一個電阻器空腔中沉積電阻材料。
如申請專利範圍第9項所述的方法，其中，沉積該電阻器介電層包括至少在暴露於該至少一個電阻器空腔中的該阱的該表面上沉積閘極介電材料。
如申請專利範圍第9項所述的方法，其中，沉積該電阻器介電材料包括至少在該阱的該表面上沉積二氧化矽(SiO ₂)或氧化鉿(HfO ₂)的至少其中之一。
如申請專利範圍第9項所述的方法，其中，該第一半導體材料包括多晶矽且摻雜該第一半導體層以形成該至少一個摻雜區包括在離該第一半導體層的該表面的第一距離處以第一濃度注入第一摻雜物，且在大於該第一距離的離該第一半導體層的該表面的第二距離處以第二濃度注入該第一摻雜物，該第一濃度高於該第二濃度。
如申請專利範圍第14項所述的方法，其中，該第一半導體層包括矽且該第一摻雜物包括P型摻雜物。
一種半導體裝置電阻器結構，包括：第一半導體層，包括第一半導體材料；阱，通過該第一半導體層中的至少一個摻雜區定義於該第一半導體層中；第一摻雜物，位於該阱的該至少一個摻雜區的各摻雜區中，該第一摻雜物在離該阱的表面的第一距離處具有第一濃度且在大於該第一距離的離該阱的該表面的第二距離處具有第二濃度；電性絕緣的支援層，位於該第一半導體層上；多個空腔，形成於該支持層中並自該支援層的表面延伸至該第一半導體層的表面；以及至少一個電阻器本體，分別形成於該多個空腔的相應電阻器空腔中的該阱上方。
如申請專利範圍第16項所述的半導體裝置電阻器結構，還包括由第二電性絕緣材料構成的電性絕緣的電阻器介電層，至少沉積於該第一半導體層的該表面與各電阻器本體之間。
如申請專利範圍第17項所述的半導體裝置電阻器結構，其中，該第二電性絕緣材料包括二氧化矽(SiO ₂)或氧化鉿(HfO ₂)的至少其中之一。
如申請專利範圍第17項所述的半導體裝置電阻器結構，其中，該第二電性絕緣材料包括閘極介電材料。
如申請專利範圍第16項所述的半導體裝置電阻器結構，其中，各電阻器本體包括摻雜多晶矽。