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TW201814700A - 記憶體系統、記憶體裝置及其執行的時脈同步方法 - Google Patents

記憶體系統、記憶體裝置及其執行的時脈同步方法 Download PDF

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TW201814700A
TW201814700A TW106134384A TW106134384A TW201814700A TW 201814700 A TW201814700 A TW 201814700A TW 106134384 A TW106134384 A TW 106134384A TW 106134384 A TW106134384 A TW 106134384A TW 201814700 A TW201814700 A TW 201814700A
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Abstract

本發明提供一種記憶體系統、記憶體裝置及其執行的時脈同步方法，可實現記憶體裝置的時脈同步操作。記憶體裝置包括：第一時脈接收器，被配置成接收第一時脈信號；第二時脈接收器，被配置成在輸入資料或輸出資料時接收第二時脈信號，其中第二時脈信號在前同步碼週期中具有第一時脈頻率、且在前同步碼週期之後具有與第一時脈頻率不同的第二時脈頻率；命令解碼器，被配置成接收與第一時脈信號同步的時脈同步命令並產生時脈同步信號，其中時脈同步信號是在前同步碼週期期間產生；以及時脈同步電路，被配置成響應於第二時脈信號而產生多個分頻時脈信號，在前同步碼週期期間鎖存時脈同步信號，並根據鎖存的結果而選擇性地提供多個分頻時脈信號作為內部資料時脈信號。

Description

記憶體系統、記憶體裝置及其執行的時脈同步方法
本發明是有關於一種記憶體裝置，特別是有關於一種利用具有動態頻率的時脈信號執行時脈同步操作的記憶體系統、記憶體裝置及其執行的時脈同步方法。本申請基於35 U.S.C § 119主張在2016年10月7日在韓國智慧財產權局提出申請的韓國專利申請第10-2016-0129872號的優先權，所述韓國專利申請的公開內容全文併入本案供參考。
動態隨機存取記憶體（dynamic random access memory，DRAM）可接收與主時脈信號同步的命令及位址。動態隨機存取記憶體還可接收或傳送與資料時脈信號同步的資料。動態隨機存取記憶體執行兩種主要操作。這兩種主要操作包括將資料寫入於在核心電路中所包括的記憶胞元陣列中的操作以及從存取胞元陣列讀取資料的操作。所產生的用以基於主時脈信號來控制核心電路的控制信號、與基於資料時脈信號而輸入至核心電路/從核心電路輸出的資料是在不同的時脈域中供應。因此，動態隨機存取記憶體使主時脈信號與資料時脈信號同步，以使得可回應於控制信號來穩定地鎖存輸入資料/輸出資料。隨著動態隨機存取記憶體的運行頻率增大，在使主時脈信號與資料時脈信號同步時設置時間（setup time）或保持時間（hold time）的對齊裕量會減小。因此，這些信號可能無法相互同步。
本發明概念的示例性實施例提供一種記憶體裝置，所述記憶體裝置包括：第一時脈接收器，被配置成接收第一時脈信號；第二時脈接收器，被配置成在輸入或輸出資料時接收第二時脈信號，其中所述第二時脈信號在前同步碼週期中具有第一時脈頻率、且在所述前同步碼週期之後具有與所述第一時脈頻率不同的第二時脈頻率；命令解碼器，被配置成接收與所述第一時脈信號同步的時脈同步命令並產生時脈同步信號，其中所述時脈同步信號是在所述前同步碼週期期間產生；以及時脈同步電路，被配置成響應於所述第二時脈信號而產生多個分頻時脈信號，在所述前同步碼週期期間鎖存所述時脈同步信號，並根據所述鎖存的結果而選擇性地提供所述多個分頻時脈信號作為內部資料時脈信號。
本發明概念的示例性實施例提供一種記憶體裝置，所述記憶體裝置包括：資料時脈接收器，被配置成在輸入或輸出資料時接收資料時脈信號，其中所述資料時脈信號在輸入或輸出所述資料的時間之前的前同步碼週期中具有第一時脈頻率、且在所述前同步碼週期之後具有與所述第一時脈頻率不同的第二時脈頻率；命令解碼器，被配置成在所述前同步碼週期期間接收時脈同步命令以產生時脈同步信號；以及時脈同步電路，被配置成對所述資料時脈信號進行分頻並產生多個分頻時脈信號，回應於從所述多個分頻時脈信號中選擇的分頻時脈信號來鎖存所述時脈同步信號，並根據所述鎖存的結果來選擇性地輸出所述多個分頻時脈信號作為內部資料時脈信號。
本發明概念的示例性實施例提供一種由記憶體裝置執行的時脈同步方法，所述時脈同步方法包括：接收第一時脈信號；接收第二時脈信號，所述第二時脈信號在輸入或輸出資料的時間之前的前同步碼週期中具有第一時脈頻率、且在所述前同步碼週期之後具有與所述第一時脈頻率不同的第二時脈頻率；在所述前同步碼週期期間接收與所述第一時脈信號同步的時脈同步命令並產生時脈同步信號；對所述第二時脈信號進行分頻並產生多個分頻時脈信號；響應於從所述多個分頻時脈信號中選擇的分頻時脈信號來鎖存所述時脈同步信號；以及根據所述鎖存的結果而選擇性地輸出所述多個分頻時脈信號作為內部資料時脈信號。
本發明概念的示例性實施例提供一種記憶體裝置，所述記憶體裝置包括：第一時脈接收器，被配置成接收第一時脈信號；第二時脈接收器，被配置成接收第二時脈信號，其中所述第二時脈信號在第一週期中具有第一頻率且在所述第一週期之後的第二週期中具有第二頻率；命令解碼器，被配置成回應於命令而在所述第一週期中產生時脈同步信號；以及時脈同步電路，被配置成回應於所述時脈同步信號而將所述第二時脈信號分頻成多個經分頻時脈信號並輸出所述經分頻輸出時脈信號作為內部資料時脈信號。
圖1是包括根據本發明概念示例性實施例的多時脈域記憶體裝置的記憶體系統100的圖。
參照圖1，記憶體系統100可包括記憶體控制器110及記憶體裝置120。記憶體系統100可支援記憶體控制器110與記憶體裝置120之間的資料通信且使用主時脈信號CK及資料時脈信號WCK。
第一時脈信號線11、命令匯流排12、位址匯流排13、第二時脈信號線14、及資料匯流排15可連接在記憶體控制器110與記憶體裝置120之間。根據本發明概念的示例性實施例，記憶體系統100可基於除了主時脈信號CK及資料時脈信號WCK之外的各種時脈信號來支援資料通信。
由記憶體控制器110產生的主時脈信號CK可經由第一時脈信號線11供應至記憶體裝置120。舉例來說，主時脈信號CK可作為連續交替反轉的信號與反相主時脈信號CKB一起供應。關於主時脈信號對CK和CKB，可以主時脈信號CK與反相主時脈信號CKB的交叉點為基準來檢測上升沿/下降沿，且因此，時序準確度會提高。在本文中，主時脈信號CK可被稱為第一時脈信號。
根據本發明概念的示例性實施例，可向第一時脈信號線11供應單個主時脈信號CK作為連續交替反轉的信號。在這種情形中，為了區分主時脈信號CK的上升沿/下降沿，將主時脈信號CK與參考電壓Vref進行比較。然而，當在參考電壓Vref中出現雜訊波動等時，在檢測主時脈信號CK時會出現偏移，且因此，與使用主時脈信號對CK和CKB的情形相比，時序準確度會降低。
因此，第一時脈信號線11可基於主時脈信號對CK和CKB來傳送互補的連續交替反轉的信號。在這種情形中，第一時脈信號線11可包括用於傳送主時脈信號CK及CKB的兩條信號線。本文所述的主時脈信號CK可指代主時脈信號對CK和CKB。
從記憶體控制器110供應的命令CMD及位址信號ADDR可分別經由命令匯流排12及位址匯流排13被供應至記憶體裝置120。根據本發明概念的示例性實施例，命令CMD及位址信號ADDR可經由共用命令/位址匯流排被供應至記憶體裝置120。命令CMD或位址信號ADDR可沿共用命令/位址匯流排在時間上串列地遞送。
資料時脈信號WCK及資料DQ可傳送至記憶體控制器110與記憶體裝置120之間的資料介面。由記憶體控制器110產生的資料時脈信號WCK可經由第二時脈信號線14被供應至記憶體裝置120。資料時脈信號WCK可作為連續交替反轉的信號與反相資料時脈信號WCKB一起供應。關於資料時脈信號對WCK和WCKB，可以資料時脈信號WCK與反相資料時脈信號WCKB的交叉點為基準來檢測上升沿/下降沿，且因此，時序準確度會提高。
第二時脈信號線14可基於資料時脈信號對WCK和WCKB傳送互補的連續交替反轉的信號。在這種情形中，第二時脈信號線14可被配置成包括用於傳送資料時脈信號WCK及WCKB的兩條信號線。本文所述的資料時脈信號WCK可指代數據時脈信號對WCK和WCKB。在本文中，資料時脈信號WCK可被稱為第二時脈信號。
與資料時脈信號WCK同步的資料DQ可經由連接在記憶體控制器110與記憶體裝置120之間的資料匯流排15來傳送。舉例來說，對應於脈衝串長度且從記憶體控制器110供應的資料DQ(寫入資料)可經由資料匯流排15與資料時脈信號WCK同步地傳送至記憶體裝置120。對應於脈衝串長度且從記憶體裝置120讀取的資料DQ(寫入資料)可與資料時脈信號WCK同步地被鎖存且可經由資料匯流排15傳送至記憶體控制器110。
因此，記憶體控制器110與記憶體裝置120之間的資料介面速度會提高。
然而，如果記憶體裝置120是由動態隨機存取記憶體實作，則動態隨機存取記憶體的核心電路可能無法根據高速資料介面的速度來運行。換句話說，在增大傳送至動態隨機存取記憶體的核心電路的主時脈信號CK的頻率方面存在限制。因此，動態隨機存取記憶體可使用在維持動態隨機存取記憶體的核心電路的運行速度的同時增大資料介面速度的方法。
圖2是用於闡述根據本發明概念示例性實施例的圖1所示記憶體裝置的高速資料介面操作的時序圖。
參照圖2及圖1，主時脈信號CK可由記憶體控制器110傳送，且命令CMD及位址信號ADDR可基於主時脈信號CK傳送。資料DQ可基於資料時脈信號WCK傳送。對高速資料介面來說，資料時脈信號WCK的頻率可被設定成主時脈信號CK的頻率的兩倍。
假設資料寫入操作是在記憶體裝置120中執行。記憶體裝置120可從時間T1開始接收主時脈信號CK且可在時間T2處基於主時脈信號CK接收命令CMD(寫入命令)及寫入位址信號ADDR。另外，在時間T2處，記憶體裝置120可基於資料時脈信號WCK來接收與脈衝串長度對應的資料DQ(寫入資料)。
在本實施例中，記憶體裝置120被闡述為在時間T2處接收命令CMD(寫入命令)及資料DQ(寫入資料)。然而，應理解，記憶體裝置120可接收命令CMD(寫入命令)，且接著，在寫入延遲之後可接收資料DQ(寫入資料)。寫入延遲可被表示成主時脈信號CK的循環週期的倍數。
在本發明概念的示例性實施例中，還假設資料讀取操作是在記憶體裝置120中執行。記憶體裝置120可從時間T1開始接收主時脈信號CK，且可在時間T2處基於主時脈信號CK接收命令CMD(讀取命令)及位址信號ADDR(讀取位址信號)。另外，在接收到命令CMD(讀取命令)之後，記憶體裝置120可在讀取延遲之後基於資料時脈信號WCK接收資料DQ(讀取資料)。讀取延遲可被表示成主時脈信號CK的循環週期的倍數。
在寫入操作中，記憶體裝置120可利用資料時脈信號WCK對從記憶體控制器110輸入的資料DQ進行取樣，且可利用主時脈信號CK將通過取樣獲得的資料儲存在記憶胞元陣列中。另外，在讀取操作中，記憶體裝置120可利用主時脈信號CK從記憶胞元陣列讀取資料且可利用資料時脈信號WCK將讀取資料傳送至記憶體控制器110。如上所述，記憶體裝置120可在不同的時脈域（例如，多時脈域）中運行。
在記憶體裝置120中，在基於主時脈信號CK運行的域與基於資料時脈信號WCK運行的域之間執行資料轉移。換句話說，在主時脈信號CK與資料時脈信號WCK之間會出現域交叉(domain crossing)，且在這種情形中，可能會出現資料缺失。為了防止資料缺失，會在主時脈信號CK與資料時脈信號WCK之間執行時脈同步操作。以下將參照圖3及圖4闡述主時脈信號CK與資料時脈信號WCK之間的時脈同步操作。
圖3及圖4是用於闡述根據本發明概念示例性實施例的圖1所示記憶體裝置中的時脈同步操作的圖。圖3用於闡述其中在主時脈信號CK與資料時脈信號WCK之間發生時脈同步的對齊狀態。圖4用於闡述其中不發生時脈同步的未對齊狀態。
參照圖3，記憶體裝置120（參見圖1）可接收到主時脈信號CK及資料時脈信號WCK。資料時脈信號WCK的頻率可高於主時脈信號CK的頻率。舉例來說，資料時脈信號WCK的頻率可為主時脈信號CK的頻率的兩倍。
從時間T1開始可接收主時脈信號CK。在時間T1處可輸入主時脈信號CK的下降沿，在時間T2處可輸入主時脈信號CK的上升沿，在時間T3處可輸入主時脈信號CK的下降沿，在時間T4處可輸入主時脈信號CK的上升沿，且在時間T5處可輸入主時脈信號CK的下降沿。
從時間T2開始可接收資料時脈信號WCK。由於每當輸入資料DQ(寫入資料)或輸出資料DQ(讀取資料)時，均與對應的資料DQ一起供應資料時脈信號WCK，因此資料時脈信號WCK可在時間T1處處於去啟動狀態，且接著，可在供應對應的資料DQ時的時間T2處被啟動。換句話說，不同於始終供應的主時脈信號CK，資料時脈信號WCK可在需要時供應以便可降低功耗。
當在時間T2處接收到資料時脈信號WCK時，記憶體裝置120可對資料時脈信號WCK進行分頻以產生第一經分頻資料時脈信號WCK_0、第二經分頻資料時脈信號WCK_90、第三經分頻資料時脈信號WCK_180及第四經分頻資料時脈信號WCK_270。根據本發明概念的示例性實施例，記憶體裝置120可對資料時脈信號WCK進行二倍分頻以產生第一經分頻資料時脈信號WCK_0、第二經分頻資料時脈信號WCK_90、第三經分頻資料時脈信號WCK_180及第四經分頻資料時脈信號WCK_270。第一經分頻資料時脈信號WCK_0、第二經分頻資料時脈信號WCK_90、第三經分頻資料時脈信號WCK_180及第四經分頻資料時脈信號WCK_270的頻率可與主時脈信號CK的頻率相同。
從接收到資料時脈信號WCK時的時間T2開始，第一經分頻資料時脈信號WCK_0可被產生成具有與主時脈信號CK的相位相同的相位，第二經分頻資料時脈信號WCK_90可被產生成具有通過從主時脈信號CK的相位發生90度偏移而獲得的相位，第三經分頻資料時脈信號WCK_180可被產生成具有通過從主時脈信號CK的相位發生180度偏移而獲得的相位，且第四經分頻資料時脈信號WCK_270可被產生成具有通過從主時脈信號CK的相位發生270度偏移而獲得的相位。
根據本發明概念的示例性實施例，就第一經分頻資料時脈信號WCK_0來說，在時間T2處，第一經分頻資料時脈信號WCK_0的上升沿可對應於主時脈信號CK的上升沿。在時間T3處，第一經分頻資料時脈信號WCK_0的下降沿可對應於主時脈信號CK的下降沿。在時間T4處，第一經分頻資料時脈信號WCK_0的上升沿可對應於主時脈信號CK的上升沿。另外，在時間T5處，第一經分頻資料時脈信號WCK_0的下降沿可對應於主時脈信號CK的下降沿。
當在時間T3處確定第一經分頻資料時脈信號WCK_0的下降沿時，記憶體裝置120例如可具有包括為0.25tCK的設置時間S及為0.25tCK的保持時間H的對齊裕量。記憶體裝置120可基於為0.25tCK的設置時間S及為0.25tCK的保持時間H，回應於主時脈信號CK的下降沿而確定第一經分頻資料時脈信號WCK_0的邏輯準位。當第一經分頻資料時脈信號WCK_0的所確定邏輯準位為邏輯低時，記憶體裝置120可確定第一經分頻資料時脈信號WCK_0具有下降沿。
在時間T3處為0.25tCK的設置時間S及為0.25tCK的保持時間H可為理想的對齊裕量。此處，tCK表示主時脈信號CK的時脈循環週期。然而，在設計記憶體裝置120時，可嚴格地應用能夠在實際上應用的對齊裕量。舉例來說，對齊裕量可被界定為0.125tCK的設置時間S及為0.125tCK的保持時間H。
由於嚴格界定的為0.125tCK的設置時間S及為0.125tCK的保持時間H，在確定第一經分頻資料時脈信號WCK_0時，對齊裕量可能會變得不充分。因此，可能無法實現記憶體裝置120的時脈同步操作。
在圖3中，可以看出第一經分頻資料時脈信號WCK_0的上升沿對應於主時脈信號CK的上升沿，且第一經分頻資料時脈信號WCK_0的下降沿對應於主時脈信號CK的下降沿。這顯示出其中在主時脈信號CK與資料時脈信號WCK之間發生時脈同步的對齊狀態。另一方面，圖4顯示出其中在主時脈信號CK與資料時脈信號WCK之間未發生時脈同步的未對齊狀態。
參照圖4，如在圖3中一樣，記憶體裝置120可接收主時脈信號CK及資料時脈信號WCK，且可對資料時脈信號WCK進行分頻以產生第一經分頻資料時脈信號WCK_0、第二經分頻資料時脈信號WCK_90、第三經分頻資料時脈信號WCK_180及第四經分頻資料時脈信號WCK_270。
根據本發明概念的示例性實施例，關於圖4中的第一經分頻資料時脈信號WCK_0，在接收到資料時脈信號WCK的時間T2處，不同於主時脈信號CK的上升沿，可產生第一經分頻資料時脈信號WCK_0的下降沿。在時間T3處，不同於主時脈信號CK的下降沿，可產生第一經分頻資料時脈信號WCK_0的上升沿。在時間T4處，不同於主時脈信號CK的上升沿，可產生第一經分頻資料時脈信號WCK_0的下降沿。另外，在時間T5處，不同於主時脈信號CK的下降沿，可產生第一經分頻資料時脈信號WCK_0的上升沿。
關於圖4，可以看出，第一經分頻資料時脈信號WCK_0的下降沿是在主時脈信號CK的上升沿中產生，且第一經分頻資料時脈信號WCK_0的上升沿是在主時脈信號CK的下降沿中產生。這顯示出其中在主時脈信號CK與資料時脈信號WCK之間未發生時脈同步的未對齊狀態。
根據本發明概念的示例性實施例，在時間T3處，為了確定第一經分頻資料時脈信號WCK_0伴隨著主時脈信號CK的下降沿而被產生為上升沿，記憶體裝置120可基於為0.25tCK的設置時間S及為0.25tCK的保持時間H、回應於主時脈信號CK的下降沿來確定第一經分頻資料時脈信號WCK_0的邏輯準位。當第一經分頻資料時脈信號WCK_0的所確定邏輯準位為邏輯高時，記憶體裝置120可確定第一經分頻資料時脈信號WCK_0具有上升沿。
與圖3相似，時間T3處的為0.25tCK的設置時間S及為0.25tCK的保持時間H可為理想對齊裕量。然而，可嚴格地應用能夠在實際上應用的對齊裕量。舉例來說，對齊裕量可被界定為0.125tCK的設置時間S及為0.125tCK的保持時間H。在這種情形中，由於由被嚴格地界定的為0.125tCK的設置時間S及為0.125tCK的保持時間H造成對齊裕量不充分，因此可能無法實現記憶體裝置120的時脈同步操作。
在本發明概念的示例性實施例中，使用一種利用具有可變頻率（例如，動態頻率）的資料時脈信號WCK執行時脈同步操作的方法來糾正在時脈同步操作中對齊裕量的不充分。
圖5A及圖5B是用於闡述根據本發明概念示例性實施例的具有動態頻率的資料時脈信號的時序圖。
參照圖5A，記憶體裝置120（參見圖1）可接收主時脈信號CK及資料時脈信號WCK。資料時脈信號WCK在輸入/輸出資料DQ的時間之前可具有前同步碼週期(preamble period)。資料時脈信號WCK可被設定成具有可變的頻率，以使得前同步碼週期的頻率與資料輸入/資料輸出週期的頻率被設定成相互不同的。換句話說，資料時脈信號WCK可被設定成具有動態頻率。
從時間Ta開始可接收主時脈信號CK。在時間Ta處可輸入主時脈信號CK的下降沿，在時間Tb處可輸入主時脈信號CK的上升沿，在時間Tc處可輸入主時脈信號CK的下降沿，在時間Td處可輸入主時脈信號CK的上升沿，且在時間Te處可輸入主時脈信號CK的下降沿。主時脈信號CK可具有為tCK的時脈循環週期。
從時間Tb開始可接收資料時脈信號WCK。資料時脈信號WCK可具有從時間Tb到時間Td的前同步碼週期，且從時間Td開始可作為連續交替反轉的信號來供應。在前同步碼週期期間，資料時脈信號WCK可被設定成具有與主時脈信號CK的頻率相同的為tCK的一個時脈循環週期。在前同步碼週期之後，從時間Td開始，資料時脈信號WCK可被設定成主時脈信號CK的頻率的兩倍。
根據本發明概念的示例性實施例，資料時脈信號WCK可被設定成具有為各種頻率的前同步碼週期。舉例來說，資料時脈信號WCK的前同步碼週期可被設定成一個tCK時脈循環週期，或者可被設定成n（其中，n是等於2或大於2的自然數）個tCK時脈循環週期。作為另外一種選擇，資料時脈信號WCK的前同步碼週期可被設定成n（其中，n是等於2或大於2的自然數）個tCK/2時脈循環週期。
在資料時脈信號WCK的前同步碼週期之後，可基於資料時脈信號WCK來傳送資料DQ。舉例來說，從前同步碼週期之後的時間Td開始，在經過資料時脈信號WCK的一個時脈循環“tWCK”之後的時間Te處，可基於資料時脈信號WCK來傳送資料DQ。
作為另一實例，如圖5B所示，從前同步碼週期之後的時間Td開始，在經過資料時脈信號WCK的多個時脈循環“tWCK”之後的時間Ti處，可基於資料時脈信號WCK來傳送資料DQ。
在本實施例中，基於資料時脈信號WCK的資料DQ的傳送時間（或輸入/輸出時間）可被設定成在資料時脈信號WCK的前同步碼週期之後經過資料時脈循環“tWCK”（例如，n*tWCK（其中n是等於1或大於1的自然數）時脈循環）的時間。
在本發明概念的示例性實施例中，基於資料時脈信號WCK的資料DQ的傳送時間（或輸入/輸出時間）可被設定成在資料時脈信號WCK的前同步碼週期之後經過半個資料時脈循環“tWCK/2”（例如，n*tWCK/2（其中n是等於1或大於1的自然數）時脈循環）的時間。
在下文中，將參照圖6至圖12詳細闡述利用圖5所示具有動態頻率的資料時脈信號WCK執行時脈同步操作的記憶體裝置及時脈同步方法。
圖6是用於闡述根據本發明概念示例性實施例的多時脈域記憶體裝置120的圖。
參照圖6，記憶體裝置120可包括命令解碼器610、主時脈接收器620、核心電路630、資料時脈接收器640、時脈同步電路650、及資料電路660。
命令解碼器610可從記憶體控制器110（參見圖1）接收經由命令匯流排12（參見圖1）傳送的命令CMD或時脈同步命令。命令解碼器610可對所接收命令CMD進行解碼以產生內部命令信號ICMD及時脈同步信號ISYNC。
命令解碼器610可根據所接收讀取命令或寫入命令而產生包括讀取信號或寫入信號的內部命令信號ICMD。內部命令信號ICMD可被供應至核心電路630。內部命令信號ICMD可控制由核心電路630執行的資料讀取操作或資料寫入操作。
命令解碼器610可回應於所接收時脈同步命令或從主時脈接收器620供應的內部主時脈信號ICK而產生時脈同步信號ISYNC。時脈同步信號ISYNC可作為具有與所接收時脈同步命令對應的週期的脈衝信號而產生。時脈同步信號ISYNC可被供應至時脈同步電路650。
主時脈接收器620可從記憶體控制器110接收經由第一時脈信號線11（參見圖1）傳送的主時脈信號CK。主時脈接收器620可對所接收主時脈信號CK進行緩衝以產生內部主時脈信號ICK且可將內部主時脈信號ICK供應至命令解碼器610及核心電路630。經緩衝內部主時脈信號ICK的相位可近似等於主時脈信號CK的相位。
核心電路630可包括記憶胞元陣列632。在記憶體裝置120的讀取操作中，核心電路630可回應於作為讀取信號的內部命令信號ICMD及內部主時脈信號ICK來從記憶胞元陣列632讀取資料。在記憶體裝置120的寫入操作中，核心電路630可回應於作為寫入信號的內部命令信號ICMD及內部主時脈信號ICK來將資料寫入於記憶胞元陣列632中。
核心電路630可進一步包括連接至記憶胞元陣列632的列解碼器及行解碼器。記憶胞元陣列632可包括排列成列及行的多個記憶胞元。所述多個記憶胞元中的每一個可由一個存取電晶體及一個儲存電容器構造而成。所述記憶胞元可具有其中將記憶胞元置於形成矩陣的多條字線與多條位線的交叉點附近的排列結構。
列解碼器可對經由位址匯流排13（參見圖1）接收到的位址信號ADDR(列位址信號)進行解碼，且可根據經解碼列位址信號來驅動從連接至記憶胞元陣列632的記憶胞元的所述多條字線中選擇的字線。行解碼器可對經由位址匯流排13接收到的位址信號ADDR(行位址信號)進行解碼且可根據經解碼行位址信號執行行選通（column gating）以選擇連接至記憶胞元陣列632的記憶胞元的位元線。
資料時脈接收器640可從記憶體控制器110接收經由第二時脈信號線14（參見圖1）傳送的資料時脈信號WCK。資料時脈接收器640可對所接收資料時脈信號WCK進行緩衝以向時脈同步電路650供應經緩衝資料時脈信號WCK。
時脈同步電路650可接收由資料時脈接收器640緩衝的資料時脈信號WCK、及時脈同步信號ISYNC以執行時脈同步操作。作為時脈同步操作的結果，時脈同步電路650可產生內部資料時脈信號IWCK，內部資料時脈信號IWCK包括第一內部資料時脈信號IWCK/2_0、第二內部資料時脈信號IWCK/2_90、第三內部資料時脈信號IWCK/2_180及第四內部資料時脈信號IWCK/2_270。內部資料時脈信號IWCK可被供應至資料電路660。
資料電路660可包括資料輸入電路及資料輸出電路。回應於內部資料時脈信號IWCK，資料輸入電路可對經由資料匯流排15（參見圖1）輸入的資料DQ(寫入資料)進行對齊及鎖存以將寫入資料DIN供應至記憶胞元陣列632。回應於內部資料時脈信號IWCK，資料輸出電路可將從記憶胞元陣列632讀取的讀取資料DOUT作為輸出的資料DQ傳送至記憶體控制器110。
在寫入操作中，資料電路660可運行以利用內部資料時脈信號IWCK對從記憶體控制器110輸入的資料DQ(寫入資料)進行取樣，且利用內部主時脈信號ICK將通過取樣獲得的資料寫入於記憶胞元陣列632中。另外，在讀取操作中，資料電路660可運行以利用內部主時脈信號ICK從記憶胞元陣列632讀取資料，且利用內部資料時脈信號IWCK將讀取資料傳送至記憶體控制器110。
在記憶體裝置120中，由於通過時脈同步電路650而使內部主時脈信號ICK與內部資料時脈信號IWCK相互同步，因此可在基於內部主時脈信號ICK運行的域(domain)與基於內部資料時脈信號IWCK運行的域之間實現同步。因此，記憶體裝置120可執行資料通信而不會在高速資料介面中丟失資料。
圖7至圖9是用於闡述根據本發明概念的示例性實施例的圖6所示時脈同步電路的圖。圖8A及圖8B是用於闡述根據本發明概念的示例性實施例的圖7所示第一相位檢測器731及第二相位檢測器732的電路圖。圖9是用於闡述根據本發明概念的示例性實施例的圖7所示多工器電路740的電路圖。
參照圖7，時脈同步電路650可對資料時脈信號WCK進行分頻以產生第一分頻時脈信號WCK/2_0、第二分頻時脈信號WCK/2_90、第三分頻時脈信號WCK/2_180、及第四分頻時脈信號WCK/2_270。時脈同步電路650可基於時脈同步信號ISYNC產生與內部主時脈信號ICK（參見圖6）同步的內部資料時脈信號IWCK。時脈同步電路650可包括多相位產生器720、第一相位檢測器731及第二相位檢測器732、及多工器電路740。資料時脈信號WCK可為以上參照圖5A及圖5B所闡述的具有動態頻率的資料時脈信號WCK。
多相位產生器720可利用分頻器使資料時脈信號WCK的相位發生0度、90度、180度及270度的偏移以產生第一分頻時脈信號WCK/2_0、第二分頻時脈信號WCK/2_90、第三分頻時脈信號WCK/2_180、及第四分頻時脈信號WCK/2_270。舉例來說，多相位產生器720可產生分別具有使分頻器的輸出發生0度、90度、180度及270度相位偏移而獲得的相位的第一分頻時脈信號WCK/2_0、第二分頻時脈信號WCK/2_90、第三分頻時脈信號WCK/2_180及第四分頻時脈信號WCK/2_270，所述分頻器接收資料時脈信號WCK作為輸入。
回應於第二分頻時脈信號WCK/2_90及第四分頻時脈信號WCK/2_270，第一相位檢測器731及第二相位檢測器732中的每一個可鎖存時脈同步信號ISYNC以產生第一相位檢測信號PDS_90及第二相位檢測信號PDS_270。
如圖8A所說明，第一相位檢測器731可包括雙穩態觸發器810，雙穩態觸發器810回應於第二分頻時脈信號WCK/2_90而鎖存時脈同步信號ISYNC以輸出第一相位檢測信號PDS_90。如圖8B所說明，第二相位檢測器732可包括雙穩態觸發器820，雙穩態觸發器820回應於第四分頻時脈信號WCK/2_270而鎖存時脈同步信號ISYNC以輸出第二相位檢測信號PDS_270。
舉例來說，在其中第一相位檢測器731回應於第二分頻時脈信號WCK/2_90而鎖存時脈同步信號ISYNC的情形中，當經鎖存時脈同步信號ISYNC的邏輯準位是邏輯高時，可產生處於邏輯高準位的第一相位檢測信號PDS_90。這表明時脈同步信號ISYNC的邏輯高準位與第二分頻時脈信號WCK/2_90的上升沿對齊。
根據本發明概念的示例性實施例，第一相位檢測器731可利用第二分頻時脈信號WCK/2_90的下降沿來獲取時脈同步信號ISYNC的邏輯準位。
此處，由於時脈同步信號ISYNC是與內部主時脈信號ICK（參見圖6）相關聯地產生，因此與時脈同步信號ISYNC對齊的第二分頻時脈信號WCK/2_90可為與內部主時脈信號ICK同步的信號。在這種情形中，第二相位檢測器732可回應於第四分頻時脈信號WCK/2_270而鎖存時脈同步信號ISYNC以產生具有邏輯低準位的第二相位檢測信號PDS_270，其中第四分頻時脈信號WCK/2_270處於其相位相對於第二分頻時脈信號WCK/2_90反相180度的狀態。
作為另一實例，當由第一相位檢測器731回應於第二分頻時脈信號WCK/2_90而鎖存的時脈同步信號ISYNC的邏輯準位是邏輯低時，可產生處於邏輯低準位的第一相位檢測信號PDS_90。在這種情形中，第二相位檢測器732可回應於第四分頻時脈信號WCK/2_270而鎖存時脈同步信號ISYNC以產生具有邏輯高準位的第二相位檢測信號PDS_270，其中第四分頻時脈信號WCK/2_270處於其相位相對於第二分頻時脈信號WCK/2_90反相180度的狀態。這表明時脈同步信號ISYNC的邏輯高準位與第四分頻時脈信號WCK/2_270的上升沿對齊，且第四分頻時脈信號WCK/2_270可為與內部主時脈信號ICK同步的信號。
根據本發明概念的示例性實施例，第二相位檢測器732可利用第四分頻時脈信號WCK/2_270的下降沿來獲取時脈同步信號ISYNC的邏輯準位。
第一相位檢測信號PDS_90及第二相位檢測信號PDS_270可被供應至圖9所示多工器電路740且可用作用於產生第一內部資料時脈信號IWCK/2_0、第二內部資料時脈信號IWCK/2_90、第三內部資料時脈信號IWCK/2_180及第四內部資料時脈信號IWCK/2_270的控制信號。
參照圖9，多工器電路740可包括第一多工器910、第二多工器920、第三多工器930及第四多工器940。第一多工器910可經由第一輸入端子I1接收第一分頻時脈信號WCK/2_0，且可經由第二輸入端子I2接收第三分頻時脈信號WCK/2_180，其中第三分頻時脈信號WCK/2_180處於其相位相對於第一分頻時脈信號WCK/2_0反相180度的狀態。第一多工器910可回應於第一相位檢測信號PDS_90及第二相位檢測信號PDS_270而從第一輸入端子I1處的第一分頻時脈信號WCK/2_0及第二輸入端子I2處的第三分頻時脈信號WCK/2_180中選擇一個信號，以輸出所選擇信號作為第一內部資料時脈信號IWCK/2_0。
舉例來說，當第一相位檢測信號PDS_90處於邏輯高準位且第二相位檢測信號PDS_270處於邏輯低準位時，第一多工器910可選擇第一輸入端子I1處的第一分頻時脈信號WCK/2_0來作為第一內部資料時脈信號IWCK/2_0進行輸出。另一方面，當第一相位檢測信號PDS_90處於邏輯低準位且第二相位檢測信號PDS_270處於邏輯高準位時，第一多工器910可選擇第二輸入端子I2處的第三分頻時脈信號WCK/2_180來作為第一內部資料時脈信號IWCK/2_0進行輸出。
第二多工器920可經由第一輸入端子I1接收第二分頻時脈信號WCK/2_90，且可經由第二輸入端子I2接收第四分頻時脈信號WCK/2_270，其中第四分頻時脈信號WCK/2_270處於其相位相對於第二分頻時脈信號WCK/2_90反相180度的狀態。第二多工器920可回應於第一相位檢測信號PDS_90及第二相位檢測信號PDS_270而從第二分頻時脈信號WCK/2_90及第四分頻時脈信號WCK/2_270中選擇一個信號來作為第二內部資料時脈信號IWCK/2_90進行輸出。
第二多工器920可響應於第一相位檢測信號PDS_90的邏輯高準位而選擇第二分頻時脈信號WCK/2_90來作為第二內部資料時脈信號IWCK/2_90進行輸出。第二多工器920可響應於第二相位檢測信號PDS_270的邏輯高準位而選擇第四分頻時脈信號WCK/2_270來作為第二內部資料時脈信號IWCK/2_90進行輸出。
第三多工器930可經由第一輸入端子I1接收第三分頻時脈信號WCK/2_180，且可經由第二輸入端子I2接收第一分頻時脈信號WCK/2_0，其中第一分頻時脈信號WCK/2_0處於其相位相對於第三分頻時脈信號WCK/2_180反相180度的狀態。第三多工器930可回應於第一相位檢測信號PDS_90及第二相位檢測信號PDS_270而從第三分頻時脈信號WCK/2_180及第一分頻時脈信號WCK/2_0中選擇一個信號來作為第三內部資料時脈信號IWCK/2_180進行輸出。
第三多工器930可響應於第一相位檢測信號PDS_90的邏輯高準位而選擇第三分頻時脈信號WCK/2_180來作為第三內部資料時脈信號IWCK/2_180進行輸出。第三多工器930可響應於第二相位檢測信號PDS_270的邏輯高準位而選擇第一分頻時脈信號WCK/2_0來作為第三內部資料時脈信號IWCK/2_180進行輸出。
第四多工器940可經由第一輸入端子I1接收第四分頻時脈信號WCK/2_270，且可經由第二輸入端子I2接收第二分頻時脈信號WCK/2_90，其中第二分頻時脈信號WCK/2_90處於其相位相對於第四分頻時脈信號WCK/2_270反相180度的狀態。第四多工器940可回應於第一相位檢測信號PDS_90及第二相位檢測信號PDS_270而從第四分頻時脈信號WCK/2_270及第二分頻時脈信號WCK/2_90中選擇一個信號來作為第四內部資料時脈信號IWCK/2_270進行輸出。
第四多工器940可回應於第一相位檢測信號PDS_90的邏輯高準位而選擇第四分頻時脈信號WCK/2_270來作為第四內部資料時脈信號IWCK/2_270進行輸出。第四多工器940可響應於第二相位檢測信號PDS_270的邏輯高準位而選擇第二分頻時脈信號WCK/2_90來作為第四內部資料時脈信號IWCK/2_270進行輸出。
在本實施例中，響應於第一相位檢測信號PDS_90的邏輯高準位，多工器電路740可接收經由第一多工器910至第四多工器940的相應的第一輸入端子I1輸入的第一分頻時脈信號WCK/2_0、第二分頻時脈信號WCK/2_90、第三分頻時脈信號WCK/2_180及第四分頻時脈信號WCK/2_270，以輸出第一內部資料時脈信號IWCK/2_0、第二內部資料時脈信號IWCK/2_90、第三內部資料時脈信號IWCK/2_180及第四內部資料時脈信號IWCK/2_270。響應於第二相位檢測信號PDS_270的邏輯高準位，多工器電路740可輸出分別對應於各分頻時脈信號的第一內部資料時脈信號IWCK/2_0、第二內部資料時脈信號IWCK/2_90、第三內部資料時脈信號IWCK/2_180及第四內部資料時脈信號IWCK/2_270，所述各分頻時脈信號處於其相位相對於向多工器電路740的第一輸入端子I1提供的分頻時脈信號反相180度的狀態。
圖10及圖11是用於闡述根據本發明概念示例性實施例的圖7所示時脈同步電路的操作的時序圖。圖10用於闡述其中在主時脈信號CK與資料時脈信號WCK之間未實現時脈同步的未對齊狀態。圖11用於闡述其中在主時脈信號CK與資料時脈信號WCK之間實現時脈同步的對齊狀態。將參照圖1、圖5、圖6、圖7、圖8、及圖9闡述圖10及圖11。
參照圖10，記憶體裝置120（參見圖1）可接收主時脈信號CK及資料時脈信號WCK。
從時間Ta開始可接收到具有為tCK的時脈循環週期的主時脈信號CK。在時間Ta處可輸入主時脈信號CK的下降沿，在時間Tb處可輸入主時脈信號CK的上升沿，在時間Tc處可輸入主時脈信號CK的下降沿，在時間Td處可輸入主時脈信號CK的上升沿，且在時間Te處可輸入主時脈信號CK的下降沿。
在時間Ta處，可與主時脈信號CK一起接收到時脈同步命令CMD_SYNC。
從時間Tb開始可接收到具有前同步碼週期的資料時脈信號WCK。資料時脈信號WCK可具有從時間Tb到時間Td的前同步碼週期且可具有從時間Td開始的資料輸入/資料輸出週期。資料時脈信號WCK的前同步碼週期可具有與主時脈信號CK的時脈頻率相同的時脈頻率。資料時脈信號WCK的資料輸入/資料輸出週期可具有為主時脈信號CK的頻率的兩倍的時脈頻率。資料時脈信號WCK可被設定成具有可變的頻率（例如，動態頻率），以使得前同步碼週期的頻率與資料輸入/資料輸出週期的頻率不同。
在時間Tb處，命令解碼器610（參見圖6）可從與主時脈信號CK同步的時脈同步命令CMD_SYNC產生時脈同步信號ISYNC。多相位產生器720（參見圖7）可從資料時脈信號WCK產生第一分頻時脈信號WCK/2_0、第二分頻時脈信號WCK/2_90、第三分頻時脈信號WCK/2_180、及第四分頻時脈信號WCK/2_270。
第一分頻時脈信號WCK/2_0可具有與分頻時脈信號WCK/2的相位相同的相位，第二分頻時脈信號WCK/2_90可具有通過從分頻時脈信號WCK/2發生90度偏移而獲得的相位，第三分頻時脈信號WCK/2_180可具有通過從分頻時脈信號WCK/2發生180度偏移而獲得的相位，且第四分頻時脈信號WCK/2_270可具有通過從分頻時脈信號WCK/2發生270度偏移而獲得的相位。
在時間Tc處，當主時脈信號CK具有下降沿時，時脈同步電路650可響應於第二分頻時脈信號WCK/2_90的上升沿及/或第四分頻時脈信號WCK/2_270的下降沿而鎖存時脈同步信號ISYNC。舉例來說，當基於第四分頻時脈信號WCK/2_270的下降沿而鎖存的時脈同步信號ISYNC的邏輯準位是邏輯高時，時脈同步電路650可輸出具有邏輯高準位的第二相位檢測信號PDS_270。這代表其中在主時脈信號CK與資料時脈信號WCK之間未實現時脈同步的未對齊狀態。
響應於具有邏輯高準位的第二相位檢測信號PDS_270，時脈同步電路650可輸出對應於各分頻時脈信號的第一內部資料時脈信號IWCK/2_0、第二內部資料時脈信號IWCK/2_90、第三內部資料時脈信號IWCK/2_180、及第四內部資料時脈信號IWCK/2_270，所述各分頻時脈信號處於其中相位分別相對於第一分頻時脈信號WCK/2_0、第二分頻時脈信號WCK/2_90、第三分頻時脈信號WCK/2_180及第四分頻時脈信號WCK/2_270反相180度的狀態。
根據本發明概念的示例性實施例，在時間Tc處，時脈同步電路650可響應於第二分頻時脈信號WCK/2_90的上升沿及/或第四分頻時脈信號WCK/2_270的下降沿而鎖存時脈同步信號ISYNC。
當回應於第四分頻時脈信號WCK/2_270來確定時脈同步信號ISYNC的邏輯準位時，時脈同步電路650可具有包括為0.5tCK的設置時間S及為0.5tCK的保持時間H的對齊裕量。即使在更嚴格地應用對齊裕量時，所述對齊裕量仍可包括為0.25tCK的設置時間S及為0.25tCK的保持時間H。
因此，即使在嚴格地應用包括為0.25tCK的設置時間S及為0.25tCK的保持時間H的對齊裕量時，與為0.125tCK的設置時間S及為0.125tCK的保持時間H相比，記憶體裝置120仍確保兩倍於所述對齊裕量。因此，當利用具有動態頻率的資料時脈信號WCK執行時脈同步操作時，記憶體裝置120仍會確保具有增大的對齊裕量。
參照圖11，與圖10相似，從時間Ta開始可接收具有為tCK的時脈循環週期的主時脈信號CK，且從時間Tb開始可接收具有前同步碼週期的資料時脈信號WCK。在時間Tb處，回應於時脈同步命令CMD_SYNC，時脈同步電路650可從資料時脈信號WCK產生第一分頻時脈信號WCK/2_0、第二分頻時脈信號WCK/2_90、第三分頻時脈信號WCK/2_180及第四分頻時脈信號WCK/2_270。
在時間Tc處，當主時脈信號CK具有下降沿時，時脈同步電路650可響應於第二分頻時脈信號WCK/2_90的下降沿及/或第四分頻時脈信號WCK/2_270的上升沿而鎖存時脈同步信號ISYNC。當基於第二分頻時脈信號WCK/2_90的下降沿鎖存的時脈同步信號ISYNC的邏輯準位是邏輯高時，時脈同步電路650可輸出具有邏輯高準位的第一相位檢測信號PDS_90。這代表其中在主時脈信號CK與資料時脈信號WCK之間實現時脈同步的對齊狀態。
根據本發明概念的示例性實施例，在時間Tc處，時脈同步電路650可響應於第二分頻時脈信號WCK/2_90的下降沿及/或第四分頻時脈信號WCK/2_270的上升沿而鎖存時脈同步信號ISYNC。
響應於具有邏輯高準位的第一相位檢測信號PDS_90，時脈同步電路650可利用第一分頻時脈信號WCK/2_0、第二分頻時脈信號WCK/2_90、第三分頻時脈信號WCK/2_180及第四分頻時脈信號WCK/2_270而輸出第一內部資料時脈信號IWCK/2_0、第二內部資料時脈信號IWCK/2_90、第三內部資料時脈信號IWCK/2_180及第四內部資料時脈信號IWCK/2_270。
當響應於第二分頻時脈信號WCK/2_90來確定時脈同步信號ISYNC的邏輯準位時，時脈同步電路650可具有包括為0.5tCK的設置時間S及為0.5tCK的保持時間H的對齊裕量。即使在更嚴格地應用對齊裕量時，所述對齊裕量仍可包括為0.25tCK的設置時間S及為0.25tCK的保持時間H。
圖12是用於闡述根據本發明概念示例性實施例的由圖6所示記憶體裝置執行的時脈同步操作的流程圖。
聯繫圖6參照圖12，在操作S1210中，記憶體裝置120可從記憶體控制器110（參見圖1）接收經由第一時脈信號線11（參見圖1）傳送的主時脈信號CK。
在操作S1220中，記憶體裝置120可從記憶體控制器110接收經由第二時脈信號線14（參見圖1）傳送的資料時脈信號WCK。資料時脈信號WCK在輸入/輸出資料DQ的時間之前可具有前同步碼週期，且可被設定成具有動態頻率，以使得前同步碼週期的頻率與資料輸入/資料輸出週期的頻率被設定成不同的。在資料時脈信號WCK中，前同步碼週期可被設定成具有與主時脈信號CK的時脈頻率相同的時脈頻率，且資料輸入/資料輸出週期可被設定成具有為主時脈信號CK的時脈頻率的兩倍的時脈頻率。
在操作S1230中，記憶體裝置120可從記憶體控制器110（參見圖1）接收經由命令匯流排12（參見圖1）傳送的時脈同步命令CMD_SYNC。記憶體裝置120可根據時脈同步命令CMD_SYNC產生時脈同步信號ISYNC。
在操作S1240中，記憶體裝置120可基於資料時脈信號WCK產生第一分頻時脈信號WCK/2_0、第二分頻時脈信號WCK/2_90、第三分頻時脈信號WCK/2_180及第四分頻時脈信號WCK/2_270。第一分頻時脈信號WCK/2_0可具有通過將資料時脈信號WCK進行二倍分頻而獲得的相位，第二分頻時脈信號WCK/2_90可具有通過從第一分頻時脈信號WCK/2_0發生90度偏移而獲得的相位，第三分頻時脈信號WCK/2_180可具有通過從第一分頻時脈信號WCK/2_0發生180度偏移而獲得的相位，且第四分頻時脈信號WCK/2_270可具有通過從第一分頻時脈信號WCK/2_0發生270度偏移而獲得的相位。
在操作S1250中，記憶體裝置120可將時脈同步信號ISYNC與第二分頻時脈信號WCK/2_90及第四分頻時脈信號WCK/2_270中的每一者進行比較，且可基於比較的結果而產生第一相位檢測信號PDS_90及第二相位檢測信號PDS_270。回應於第二分頻時脈信號WCK/2_90的下降沿，記憶體裝置120可確定時脈同步信號ISYNC的邏輯準位以產生第一相位檢測信號PDS_90，且響應於第四分頻時脈信號WCK/2_270的下降沿，記憶體裝置120可確定時脈同步信號ISYNC的邏輯準位以產生第二相位檢測信號PDS_270。
根據本發明概念的示例性實施例，回應於第二分頻時脈信號WCK/2_90的上升沿，記憶體裝置120可確定時脈同步信號ISYNC的邏輯準位以產生第一相位檢測信號PDS_90，且響應於第四分頻時脈信號WCK/2_270的上升沿，記憶體裝置120可確定時脈同步信號ISYNC的邏輯準位以產生第二相位檢測信號PDS_270。
在記憶體裝置120中，當基於第二分頻時脈信號WCK/2_90鎖存的時脈同步信號ISYNC的邏輯準位是邏輯高時，時脈同步電路650可輸出具有邏輯高準位的第一相位檢測信號PDS_90。在記憶體裝置120中，當基於第四分頻時脈信號WCK/2_270鎖存的時脈同步信號ISYNC的邏輯準位是邏輯高時，時脈同步電路650可輸出具有邏輯高準位的第二相位檢測信號PDS_270。
在操作S1260中，記憶體裝置120可根據第一相位檢測信號PDS_90及第二相位檢測信號PDS_270產生第一內部資料時脈信號IWCK/2_0、第二內部資料時脈信號IWCK/2_90、第三內部資料時脈信號IWCK/2_180及第四內部資料時脈信號IWCK/2_270。響應於第一相位檢測信號PDS_90的邏輯高準位，記憶體裝置120可接收第一分頻時脈信號WCK/2_0、第二分頻時脈信號WCK/2_90、第三分頻時脈信號WCK/2_180及第四分頻時脈信號WCK/2_270並輸出第一分頻時脈信號WCK/2_0、第二分頻時脈信號WCK/2_90、第三分頻時脈信號WCK/2_180及第四分頻時脈信號WCK/2_270分別作為第一內部資料時脈信號IWCK/2_0、第二內部資料時脈信號IWCK/2_90、第三內部資料時脈信號IWCK/2_180及第四內部資料時脈信號IWCK/2_270。回應於第二相位檢測信號PDS_270的邏輯高準位，記憶體裝置120可輸出對應於各分頻時脈信號的第一內部資料時脈信號IWCK/2_0、第二內部資料時脈信號IWCK/2_90、第三內部資料時脈信號IWCK/2_180及第四內部資料時脈信號IWCK/2_270，所述各分頻時脈信號處於其中相位分別相對於第一分頻時脈信號WCK/2_0、第二分頻時脈信號WCK/2_90、第三分頻時脈信號WCK/2_180及第四分頻時脈信號WCK/2_270反相180度的狀態。舉例來說，第一內部資料時脈信號IWCK/2_0對應於第三分頻時脈信號WCK/2_180，且第二內部資料時脈信號IWCK/2_90對應於第四分頻時脈信號WCK/2_270。
在操作S1270中，記憶體裝置120可使用在操作S1260中產生的第一內部資料時脈信號IWCK/2_0、第二內部資料時脈信號IWCK/2_90、第三內部資料時脈信號IWCK/2_180及第四內部資料時脈信號IWCK/2_270，從而結束主時脈信號CK與資料時脈信號WCK之間的時脈同步操作。
隨後，記憶體裝置120可利用第一內部資料時脈信號IWCK/2_0、第二內部資料時脈信號IWCK/2_90、第三內部資料時脈信號IWCK/2_180及第四內部資料時脈信號IWCK/2_270執行資料寫入操作及資料讀取操作。在寫入操作中，記憶體裝置120可運行以利用第一內部資料時脈信號IWCK/2_0、第二內部資料時脈信號IWCK/2_90、第三內部資料時脈信號IWCK/2_180及第四內部資料時脈信號IWCK/2_270對從記憶體控制器110輸入的寫入資料DQ進行取樣，且利用主時脈信號CK將通過取樣獲得的資料寫入於記憶胞元陣列632中。另外，在讀取操作中，記憶體裝置120可運行以利用主時脈信號CK從記憶胞元陣列632讀取資料，且利用第一內部資料時脈信號IWCK/2_0、第二內部資料時脈信號IWCK/2_90、第三內部資料時脈信號IWCK/2_180及第四內部資料時脈信號IWCK/2_270將讀取資料傳送至記憶體控制器110。
圖13是說明其中根據本發明概念示例性實施例的用於執行時脈同步操作的記憶體裝置被應用於移動裝置1300的實例的方塊圖。移動裝置1300可為手機或智慧手機。
參照圖13，移動裝置1300可包括全球移動通信系統（global system for mobile communication，GSM）區塊1310、近場通信（near field communication，NFC）收發器1320、輸入/輸出（input/output，I/O）區塊1330、應用區塊1340、記憶體裝置1350、及顯示器1360。應理解，圖13所說明的移動裝置1300可包括或多或少的元件/區塊。另外，在本實施例中，說明的是使用全球移動通信系統技術的情況，但移動裝置1300還可利用例如碼分多址（code division multiple access，CDMA）等其他技術來實作。圖13所示元件/區塊可被實作為積體電路（integrated circuit，IC）型。另外，所述元件/區塊中的某些元件/區塊可被實作為積體電路型，但其他元件/區塊可單獨地實現。
全球移動通信系統區塊1310可連接至天線1311且可以習知方法執行無線電話操作。全球移動通信系統區塊1310可在內部包括接收器及發送器且可執行與接收器及發送器對應的接收操作及發送操作。
近場通信收發器1320可被配置成通過感應耦合（inductive coupling）來傳送或接收近場通信信號以實現無線通訊。近場通信收發器1320可向近場通信天線匹配網路系統1321供應近場通信信號，且近場通信天線匹配網路系統1321可通過感應耦合傳送近場通信信號。近場通信天線匹配網路系統1321可接收從另一近場通信裝置供應的近場通信信號且可將所接收近場通信信號供應至近場通信收發器1320。
近場通信收發器1320進行的近場通信信號的傳送及接收可以分時方式執行。因此，近場通信收發器1320傳送近場通信信號的時間週期可被稱為“傳送週期”，且近場通信收發器1320的對應的操作模式可被視為“傳送模式”或“近場通信讀取器（reader）傳送模式”。同樣，近場通信收發器1320接收近場通信信號的時間週期可被稱為“接收週期”，且近場通信收發器1320的對應的操作模式可被視為“接收模式”或“近場通信標籤（tag）接收模式”。
近場通信收發器1320可根據在近場通信介面及協定-1（NFC interface and protocol-1，NFCIP-1）及近場通信介面及協定-2（NFC interface and protocol-2，NFCIP-2）中闡述的ECMA-340、ISO/IEC 18092、ETSI TS102 190、ISO 21481、ECMA 352、及ETSI TS 102 312中加以標準化的規則來運行。
應用區塊1340可包括硬體電路（例如，一個或多個處理器）且可運行以提供由移動裝置1300提供的各種使用者應用。使用者應用可包括語音呼叫操作、資料傳送、資料交換（data swap）等。應用區塊1340可與全球移動通信系統區塊1310及/或近場通信收發器1320一起運行以提供全球移動通信系統區塊1310及/或近場通信收發器1320的操作特徵。另外，應用區塊1340可包括用於銷售點（point of sale，POS）的程式。所述程式可使用手機（例如，智慧手機）提供信用卡購買及支付功能。
顯示器1360可回應於從應用區塊1340接收到的顯示信號來顯示圖像。所述圖像可由應用區塊1340提供或可由內置在移動裝置1300中的照相機產生。顯示器1360在內部可包括用於暫時地儲存畫素值的幀暫存器且可由由顯示幕與相關控制電路一起構造而成。
輸入/輸出區塊1330可向用戶提供輸入功能且可提供將通過應用區塊1340接收的輸出。
記憶體裝置1350可儲存將由應用區塊1340使用的程式（例如，命令）及/或資料，且可由隨機存取記憶體（random access memory，RAM）、唯讀記憶體（read-only memory，ROM）、快閃記憶體等實作。因此，記憶體裝置1350可包括非易失性記憶體裝置以及易失性記憶體裝置。舉例來說，記憶體裝置1350可對應於圖6所說明的記憶體裝置120。
記憶體裝置1350可執行從連接至記憶胞元陣列的核心電路供應的第一時脈信號(主時脈信號CK)與從資料電路供應的第二時脈信號(資料時脈信號WCK)之間的時脈同步操作。可在每當輸入資料或輸出資料時供應第二時脈信號，第二時脈信號在輸入資料或輸出資料的時間之前可具有具有第一時脈頻率的前同步碼週期，且第二時脈信號在前同步碼週期之後可具有與第一時脈頻率不同的第二時脈頻率。
利用命令解碼器，記憶體裝置1350可在第二時脈信號的前同步碼週期期間接收時脈同步命令以產生時脈同步信號。利用分頻器，記憶體裝置1350可對第二時脈信號進行分頻以產生分別具有通過從分頻器的輸出發生0度、90度、180度及270度相位偏移而獲得的相位的第一分頻時脈信號至第四分頻時脈信號。利用時脈同步電路，記憶體裝置1350可響應於第一分頻時脈信號至第四分頻時脈信號中的第二分頻時脈信號及第四分頻時脈信號而鎖存時脈同步信號，所述第二分頻時脈信號及第四分頻時脈信號處於其中它們之間的相位是反相的狀態。基於鎖存的結果，記憶體裝置1350可輸出第一分頻時脈信號至第四分頻時脈信號作為內部資料時脈信號或可輸出分頻時脈信號作為內部資料時脈信號，所述分頻時脈信號處於其中相位分別相對於第一分頻時脈信號至第四分頻時脈信號反相180度的狀態。
儘管已參照本發明概念的示例性實施例特別示出並闡述了本發明概念，然而應理解，在不背離由以上權利要求界定的本發明概念的精神及範圍的條件下，可在本文中作出形式及細節上的各種改變。
11‧‧‧第一時脈信號線
12‧‧‧命令匯流排
13‧‧‧位址匯流排
14‧‧‧第二時脈信號線
15‧‧‧資料匯流排
100‧‧‧記憶體系統
110‧‧‧記憶體控制器
120‧‧‧記憶體裝置
610‧‧‧命令解碼器
620‧‧‧主時脈接收器
630‧‧‧核心電路
632‧‧‧記憶胞元陣列
640‧‧‧資料時脈接收器
650‧‧‧時脈同步電路
660‧‧‧資料電路
720‧‧‧多相位產生器
731‧‧‧第一相位檢測器
732‧‧‧第二相位檢測器
740‧‧‧多工器電路
810、820‧‧‧雙穩態觸發器
910‧‧‧第一多工器
920‧‧‧第二多工器
930‧‧‧第三多工器
940‧‧‧第四多工器
1300‧‧‧移動裝置
1310‧‧‧全球移動通信系統區塊
1311‧‧‧天線
1320‧‧‧近場通信收發器
1321‧‧‧近場通信天線匹配網路系統
1330‧‧‧輸入/輸出區塊
1340‧‧‧應用區塊
1350‧‧‧記憶體裝置
1360‧‧‧顯示器
ADDR‧‧‧位址信號
CK‧‧‧主時脈信號
CKB‧‧‧反相主時脈信號
CMD‧‧‧命令
CMD_SYNC‧‧‧時脈同步命令
DIN‧‧‧寫入資料
DQ‧‧‧數據
DOUT‧‧‧讀取數據
H‧‧‧保持時間
I1‧‧‧第一輸入端子
I2‧‧‧第二輸入端子
ICMD‧‧‧內部命令信號
ICK‧‧‧內部主時脈信號
ISYNC‧‧‧時脈同步信號
IWCK‧‧‧內部資料時脈信號
IWCK/2_0‧‧‧第一內部資料時脈信號
IWCK/2_90‧‧‧第二內部資料時脈信號
IWCK/2_180‧‧‧第三內部資料時脈信號
IWCK/2_270‧‧‧第四內部資料時脈信號
PDS_90‧‧‧第一相位檢測信號
PDS_270‧‧‧第二相位檢測信號
S‧‧‧設置時間
S1210、S1220、S1230、S1240、S1250、S1260、S1270‧‧‧操作
T1、T2、T3、T4、T5、Ta、Tb、Tc、Td、Te、Ti‧‧‧時間
tCK‧‧‧時脈循環週期
tWCK‧‧‧時脈循環
WCK‧‧‧資料時脈信號
WCK_0‧‧‧第一經分頻資料時脈信號
WCK_90‧‧‧第二經分頻資料時脈信號
WCK_180‧‧‧第三經分頻資料時脈信號
WCK_270‧‧‧第四經分頻資料時脈信號
WCK/2_0‧‧‧第一分頻時脈信號
WCK/2_90‧‧‧第二分頻時脈信號
WCK/2_180‧‧‧第三分頻時脈信號
WCK/2_270‧‧‧第四分頻時脈信號
WCKB‧‧‧反相資料時脈信號
圖1是用於闡述包括根據本發明概念示例性實施例的多時脈域記憶體裝置的記憶體系統的圖。 圖2是用於闡述根據本發明概念示例性實施例的圖1所示記憶體裝置的高速資料介面操作的時序圖。 圖3及圖4是用於闡述根據本發明概念示例性實施例的圖1所示記憶體裝置的時脈同步操作的圖。 圖5A及圖5B是用於闡述根據本發明概念示例性實施例的具有動態頻率的資料時脈信號的時序圖。 圖6是用於闡述根據本發明概念示例性實施例的多時脈域記憶體裝置的圖。 圖7是用於闡述根據本發明概念示例性實施例的圖6所示時脈同步電路的圖。 圖8A及圖8B是用於闡述根據本發明概念示例性實施例的圖7所示第一相位檢測器及第二相位檢測器的圖。 圖9是用於闡述根據本發明概念示例性實施例的圖7所示多工器的圖。 圖10及圖11是用於闡述根據本發明概念示例性實施例的圖7所示時脈同步電路的操作的時序圖。 圖12是根據本發明概念示例性實施例的由圖6所示記憶體裝置執行的時脈同步操作的流程圖。 圖13是說明其中根據本發明概念示例性實施例的用於執行時脈同步操作的記憶體系統被應用於計算系統的實例的方塊圖。

Claims (20)

  1. 一種記憶體裝置，包括： 第一時脈接收器，被配置成接收第一時脈信號； 第二時脈接收器，被配置成在輸入或輸出資料時接收第二時脈信號，其中所述第二時脈信號在前同步碼週期中具有第一時脈頻率、且在所述前同步碼週期之後具有與所述第一時脈頻率不同的第二時脈頻率； 命令解碼器，被配置成接收與所述第一時脈信號同步的時脈同步命令並產生時脈同步信號，其中所述時脈同步信號是在所述前同步碼週期期間產生；以及 時脈同步電路，被配置成響應於所述第二時脈信號而產生多個分頻時脈信號，在所述前同步碼週期期間鎖存所述時脈同步信號，並根據所述鎖存的結果而選擇性地提供所述多個分頻時脈信號作為內部資料時脈信號。
  2. 如申請專利範圍第1項所述的記憶體裝置，其中第二時脈信號的所述第一時脈頻率與所述第一時脈信號的頻率相同。
  3. 如申請專利範圍第1項所述的記憶體裝置，其中所述第二時脈信號的所述第一時脈頻率與所述第一時脈信號的頻率不同。
  4. 如申請專利範圍第1項所述的記憶體裝置，其中所述第二時脈信號的所述第二時脈頻率高於所述第二時脈信號的所述第一時脈頻率。
  5. 如申請專利範圍第1項所述的記憶體裝置，其中所述記憶體裝置被配置成在所述前同步碼週期之後輸入或輸出所述資料。
  6. 如申請專利範圍第1項所述的記憶體裝置，其中所述時脈同步電路包括： 多相位產生器，被配置成產生第一分頻時脈信號至第四分頻時脈信號，其中所述第一分頻時脈信號至所述第四分頻時脈信號中的每一個相對於所述第二時脈信號發生相位偏移； 第一相位檢測器，被配置成響應於兩個分頻時脈信號中的一個具有彼此反相的相位而鎖存所述時脈同步信號以輸出第一相位檢測信號； 第二相位檢測器，被配置成回應於所述兩個分頻時脈信號中的另一個具有彼此反相的相位而鎖存所述時脈同步信號以輸出第二相位檢測信號；以及 多工器電路，被配置成響應於所述第一相位檢測信號及所述第二相位檢測信號而輸出所述第一分頻時脈信號至所述第四分頻時脈信號分別作為第一內部資料時脈信號至第四內部資料時脈信號，或者 回應於所述第一相位檢測信號及所述第二相位檢測信號而輸出所述第三分頻時脈信號、所述第四分頻時脈信號、所述第一分頻時脈信號及所述第二分頻時脈信號分別作為所述第一內部資料時脈信號至所述第四內部資料時脈信號。
  7. 如申請專利範圍第6項所述的記憶體裝置，其中所述多相位產生器被配置成對所述第二時脈信號進行分頻並通過從經分頻的所述第二時脈信號發生0度相位偏移而產生所述第一分頻時脈信號、通過從經分頻的所述第二時脈信號發生90度相位偏移而產生所述第二分頻時脈信號、通過從經分頻的所述第二時脈信號發生180度相位偏移而產生所述第三分頻時脈信號、以及通過從經分頻的所述第二時脈信號發生270度相位偏移而產生所述第四分頻時脈信號。
  8. 一種記憶體裝置執行的時脈同步方法，包括： 接收第一時脈信號； 接收第二時脈信號，所述第二時脈信號在輸入或輸出資料的時間之前的前同步碼週期中具有第一時脈頻率、且在所述前同步碼週期之後具有與所述第一時脈頻率不同的第二時脈頻率； 在所述前同步碼週期期間接收與所述第一時脈信號同步的時脈同步命令並產生時脈同步信號； 對所述第二時脈信號進行分頻並產生多個分頻時脈信號； 響應於從所述多個分頻時脈信號中選擇的分頻時脈信號來鎖存所述時脈同步信號；以及 根據所述鎖存的結果而選擇性地輸出所述多個分頻時脈信號作為內部資料時脈信號。
  9. 如申請專利範圍第8項所述的時脈同步方法，其中所述第二時脈信號是在向所述記憶體裝置輸入或從所述記憶體裝置輸出所述資料時接收。
  10. 如申請專利範圍第8項所述的時脈同步方法，其中所述分頻所述第二時脈信號包括： 由分頻器對所述第二時脈信號進行二倍分頻；以及 產生通過從所述分頻器的輸出發生0度相位偏移而獲得的第一分頻時脈信號、從所述分頻器的所述輸出發生90度相位偏移而獲得的第二分頻時脈信號、從所述分頻器的所述輸出發生180度相位偏移而獲得的第三分頻時脈信號、及從所述分頻器的所述輸出發生270度相位偏移而獲得的第四分頻時脈信號。
  11. 如申請專利範圍第10項所述的時脈同步方法，其中所述鎖存所述時脈同步信號包括： 回應於所述第二分頻時脈信號而鎖存所述時脈同步信號並輸出第一相位檢測信號；以及 回應於所述第四分頻時脈信號而鎖存所述時脈同步信號並輸出第二相位檢測信號。
  12. 如申請專利範圍第11項所述的時脈同步方法，其中所述選擇性地輸出所述多個分頻時脈信號包括： 回應於所述第一相位檢測信號而輸出所述第一分頻時脈信號作為第一內部資料時脈信號； 回應於所述第一相位檢測信號而輸出所述第二分頻時脈信號作為第二內部資料時脈信號； 回應於所述第一相位檢測信號而輸出所述第三分頻時脈信號作為第三內部資料時脈信號；以及 回應於所述第一相位檢測信號而輸出所述第四分頻時脈信號作為第四內部資料時脈信號。
  13. 如申請專利範圍第11項所述的時脈同步方法，其中所述選擇性地輸出所述多個分頻時脈信號包括： 回應於所述第二相位檢測信號而輸出所述第三分頻時脈信號作為第一內部資料時脈信號； 回應於所述第二相位檢測信號而輸出所述第四分頻時脈信號作為第二內部資料時脈信號； 回應於所述第二相位檢測信號而輸出所述第一分頻時脈信號作為第三內部資料時脈信號；以及 回應於所述第二相位檢測信號而輸出所述第二分頻時脈信號作為第四內部資料時脈信號。
  14. 一種記憶體系統，包括： 記憶體控制器，被配置成輸出命令，主時脈信號及資料時脈信號；以及 記憶體裝置，被配置成產生響應於來自所述記憶體控制器的所述命令的時脈同步信號，以及在所述資料時脈信號的第一週期中同步所述主時脈信號與所述資料時脈信號， 其中在所述第一週期中所述資料時脈信號的頻率慢於在所述第一週期後的第二週期中的所述資料時脈信號的頻率。
  15. 如申請專利範圍第14項所述的記憶體系統，其中自所述記憶體控制器輸出的所述命令為讀取命令、寫入命令或同步命令。
  16. 如申請專利範圍第14項所述的記憶體系統，其中當第二經分頻資料時脈信號的下降沿與所述時脈同步信號的高準位一致時，第一經分頻資料時脈信號與所述主時脈信號在所述第一週期中對齊。
  17. 如申請專利範圍第14項所述的記憶體系統，其中當第四經分頻資料時脈信號的上升沿與所述時脈同步信號的高準位一致時，第一經分頻資料時脈信號與所述主時脈信號在所述第一週期中對齊。
  18. 如申請專利範圍第14項所述的記憶體系統，其中所述資料時脈信號與所述主時脈信號在所述資料時脈信號的所述第二週期中具有彼此不同的頻率。
  19. 如申請專利範圍第14項所述的記憶體系統，其中資料在所述資料時脈信號的所述第二週期從所述記憶體系統讀取或寫入。
  20. 如申請專利範圍第14項所述的記憶體系統，其中所述資料時脈信號的所述第一週期為前同步碼週期。
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