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TW201711135A - 半導體元件及其製作方法 - Google Patents

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TW201711135A TW104129113A TW104129113A TW201711135A TW 201711135 A TW201711135 A TW 201711135A TW 104129113 A TW104129113 A TW 104129113A TW 104129113 A TW104129113 A TW 104129113A TW 201711135 A TW201711135 A TW 201711135A
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Abstract

本發明較佳實施例揭露一種製作半導體元件的方法。首先提供一基底，該基底上設有一鰭狀結構以及一淺溝隔離環繞該鰭狀結構，且該鰭狀結構包含一上半部以及一下半部。然後形成一第一摻雜層於淺溝隔離及上半部上，並進行一第一退火製程。

Description

半導體元件及其製作方法
本發明揭露一種半導體元件及其製作方法，尤指一種利用固態摻質(solid state doping, SSD)技術於鰭狀結構下半部形成摻雜層的半導體元件及其製作方法。
近年來， 隨著場效電晶體(field effect transistors, FETs)元件=尺寸持續地縮小，習知平面式(planar)場效電晶體元件之發展已面臨製=程上之極限。為了克服製程限制， 以非平面(non-planar)之場效電晶體=元件，例如鰭狀場效電晶體(fin field effect transistor, Fin FET)元件來取代平面電晶體元件已成為目前之主流發展趨勢。由於鰭狀場效電晶=體元件的立體結構可增加閘極與鰭狀結構的接觸面積，因此，可進一=步增加閘極對於載子通道區域的控制，從而降低小尺寸元件面臨的汲=極引發能帶降低(drain induced barrier lowering, DIBL)效應，並可以抑=制短通道效應(short channel effect, SCE)。再者，由於鰭狀場效電晶體=元件在同樣的閘極長度下會具有更寬的通道寬度，因而可獲得加倍的=汲極驅動電流。甚而，電晶體元件的臨界電壓(threshold voltage)亦可=藉由調整閘極的功函數而加以調控。
然而，在現行的鰭狀場效電晶體元件製程中，鰭狀結構的設計仍存在許多瓶頸，進而影響整個元件的漏電流及整體電性表現。因此如何改良現有鰭狀場效電晶體製程即為現今一重要課題。
本發明較佳實施例揭露一種製作半導體元件的方法。首先提供一基底，該基底上設有一鰭狀結構以及一淺溝隔離環繞該鰭狀結構，且該鰭狀結構包含一上半部以及一下半部。然後形成一第一摻雜層於淺溝隔離及上半部上，並進行一第一退火製程。
本發明另一實施例揭露一種製作半導體元件的方法。首先提供一基底，該基底具有一第一區域以及一第二區域，然後形成一第一鰭狀結構於第一區域上以及一第二鰭狀結構於第二區域上。接著形成一淺溝隔離環繞第一鰭狀結構及第二鰭狀結構並將各第一鰭狀結構與第二鰭狀結構分隔為一上半部以及一下半部，形成一第一摻雜層於淺溝隔離及第二鰭狀結構之上半部上，形成一第二摻雜層於淺溝隔離及第一鰭狀結構之上半部上，以及進行一第一退火製程。
本發明又一實施例揭露一種製作半導體元件的方法。首先提供一基底，該基底具有一第一區域以及一第二區域，然後形成一第一鰭狀結構於第一區域上以及一第二鰭狀結構於第二區域上，形成一淺溝隔離環繞第一鰭狀結構及第二鰭狀結構並將各第一鰭狀結構與第二鰭狀結構分隔為一上半部以及一下半部，形成一第一摻雜層於淺溝隔離及第二鰭狀結構之上半部上，形成一第二摻雜層於淺溝隔離及第一鰭狀結構之上半部上且第一摻雜層與第二摻雜層包含相同導電型式之摻質，之後再進行一退火製程。
請參照第1圖至第5圖，第1圖至第5圖為本發明第一實施例製作一半導體元件之方法示意圖。如第1圖所示，首先提供一基底12，例如一矽基底或矽覆絕緣(SOI)基板，其上定義有一電晶體區，例如一PMOS電晶體區或一NMOS電晶體區。基底12上具有至少一鰭狀結構14以及一淺溝隔離16環繞鰭狀結構14。
鰭狀結構14之形成方式可以包含先形成一圖案化遮罩(圖未示)，例如前述之遮罩層於基底12上，再經過一蝕刻製程，將圖案化遮罩之圖案轉移至基底12中以形成各鰭狀結構14。除此之外，鰭狀結構14之形成方式另也可以是先製作一圖案化硬遮罩層(圖未示)於基底12上，並利用磊晶製程於圖案化硬遮罩層所暴露出之基底12上成長出半導體層，此半導體層即可作為相對應的鰭狀結構14。另外，當基底12為矽覆絕緣(SOI)基板時，則可利用圖案化遮罩來蝕刻基底12的一底氧化層上之一半導體層，並且不蝕穿此半導體層以形成各鰭狀結構14。
淺溝隔離16的形成方式可先沉積一由氧化矽所構成的絕緣材料(圖未示)於基底12上並覆蓋鰭狀結構14，然後進行一平坦化製程，例如利用化學機械研磨(chemical mechanical polishing, CMP)製程去除部分絕緣材料甚至部分鰭狀結構14，使絕緣材料上表面與鰭狀結構14上表面齊平而形成淺溝隔離16。之後再進行一蝕刻製程去除部分淺溝隔離16，使淺溝隔離16上表面略低於鰭狀結構14上表面並同時將鰭狀結構14分隔為上半部18與下半部20，其中淺溝隔離16之上表面與鰭狀結構14上半部18的下表面齊平。
然後形成一摻雜層22覆蓋淺溝隔離16與鰭狀結構14上半部18上，並可選擇性形成一襯墊層24或遮蓋層於摻雜層22上。在本實施例中，襯墊層24較佳由氮化矽所構成，摻雜層22的材料則較佳因應所製作電晶體的的型態而不同，例如若所製備的電晶體為PMOS電晶體，則所形成的摻雜層22較佳包含硼矽酸鹽(borosilicate glass, BSG)等之含有P型摻質的薄膜，反之若所製備的電晶體為NMOS電晶體，則所形成的摻雜層22較佳包含磷矽酸鹽(phosphosilicate glass, PSG)等之含有N型摻質的薄膜。
如第2圖所示，接著進行一退火製程，將摻雜層22中的摻質趨入整個鰭狀結構上半部以形成一摻雜區26，其中摻雜區26可用來調整半導體元件的臨界電壓(threshold voltage)。然後去除襯墊層24與摻雜層22。
接著如第3圖所示，形成一閘極結構28於基底12與鰭狀結構14上。在本實施例中，形成閘極結構28的方式可包含先依序形成一介質層、一閘極材料層以及一硬遮罩層於基底12上並覆蓋鰭狀結構14，然後利用一圖案化遮罩去除部分硬遮罩層、部分閘極材料層以及部分介質層以形成一包含介質層30、閘極電極32以及硬遮罩34之閘極結構28。在本實施例中，介質層30較佳包含矽化物層，例如二氧化矽(SiO2 )、氮化矽(SiN)或氮氧化矽(SiON)，但不排除可選自高介電常數的介電材料，閘極電極32可包含多晶矽材料，硬遮罩34可選自由氧化矽及氮化矽所構成的群組。
另需注意的是，為了清楚表示後續所形成輕摻雜汲極與閘極結構28的相對位置，有別於第1圖與第2圖為沿著鰭狀結構14短軸方向之剖面示意圖，第3圖為沿著鰭狀結構14長軸方向之剖面示意圖。
接著形成一側壁子36於閘極結構28側壁，其中側壁子36可選自由氧化矽、氮化矽、氮氧化矽以及氮碳化矽所構成的群組，但不侷限於此。然後接著進行一蝕刻製程，去除側壁子36兩側的部分鰭狀結構14以形成凹槽38。
如第4圖所示，接著形成另一摻雜層40以及一選擇性襯墊層42於鰭狀結構14、淺溝隔離16以及閘極結構28上並填入凹槽38內但不填滿凹槽38。如同第1圖所形成之襯墊層24與摻雜層22，襯墊層42較佳由氮化矽所構成，摻雜層40的材料則較佳因應所製作電晶體的的型態而不同，例如若所製備的電晶體為PMOS電晶體，則所形成的摻雜層40較佳包含硼矽酸鹽(borosilicate glass, BSG)等之含有P型摻質的薄膜，反之若所製備的電晶體為NMOS電晶體，則所形成的摻雜層40較佳包含磷矽酸鹽(phosphosilicate glass, PSG)等之含有N型摻質的薄膜。
隨後如第5圖所示，進行一退火製程，將摻雜層40中的摻質趨入凹槽38內的鰭狀結構14以形成一摻雜區44，而此摻雜區44較佳作為一輕摻雜汲極。之後先去除襯墊層42與摻雜層40，再形成一磊晶層46填滿凹槽38並搭配現場(in-situ)摻質或進行額外離子佈植製程作為源極/汲極區域。接下來可依據製程需求進行鰭狀結構電晶體之標準製程，例如可形成一接觸洞蝕刻停止層(圖未示)於鰭狀結構14與閘極結構28上，並形成一層間介電層(圖未示)於接觸洞蝕刻停止層上。然後可進行一金屬閘極置換(replacement metal gate, RMG)製程，先平坦化部分層間介電層及接觸洞蝕刻停止層，並再將前述由多晶矽材料所構成之閘極結構轉換為金屬閘極。由於金屬閘極置換製程為本領域所熟知技藝，在此不另加贅述。至此即完成本發明半導體元件的製作。
值得注意的是，前述實施例雖依序利用兩次SSD技術來調整臨界電壓以及形成輕摻雜汲極，包括於閘極結構形成前利用摻雜層或SSD技術調整臨界電壓，然後於閘極結構形成後再利用SSD技術形成輕摻雜汲極，但並不侷限於此，本發明又可選擇僅單獨實施閘極結構形成前用來調整臨界電壓的SSD技術，或僅單獨實施閘極結構形成後用來形成輕摻雜汲極的SSD技術，此實施例也屬本發明所涵蓋的範圍。
請繼續參照第6圖至第13圖，第6圖至第13圖為本發明第二實施例製作一CMOS半導體元件之方法示意圖。如第6圖所示，首先提供一基底52，例如一矽基底或矽覆絕緣(SOI)基板，其上定義有一NMOS區域54與一PMOS區域56。基底52上具有至少一鰭狀結構58分別設於NMOS區域54與PMOS區域56以及一淺溝隔離60環繞NMOS區域54與PMOS區域56的鰭狀結構58。
如同前述第一實施例，淺溝隔離60的形成方式可先沉積一由氧化矽所構成的絕緣材料(圖未示)於基底52上並覆蓋鰭狀結構58，然後進行一平坦化製程，例如利用化學機械研磨製程去除部分絕緣材料甚至部分鰭狀結構58，使絕緣材料上表面與鰭狀結構58上表面齊平而形成淺溝隔離60。之後再進行一蝕刻製程去除部分淺溝隔離60，使淺溝隔離60上表面略低於鰭狀結構58上表面並同時將鰭狀結構分隔為上半部62與下半部64，其中淺溝隔離60之上表面與NMOS區域54及PMOS區域56的鰭狀結構58上半部62的下表面齊平。另外NMOS區域54與PMOS區域56的鰭狀結構58數量雖各以兩根為例，但不侷限於此。
接著依序形成一摻雜層66以及一襯墊層68作為硬遮罩於淺溝隔離60上並覆蓋NMOS區域54與PMOS區域56的鰭狀結構58，其中襯墊層68較佳由氮化矽所構成，摻雜層66較佳包含具有P型摻質的材料層，例如BSG。
然後去除NMOS區域54的襯墊層68與摻雜層66，例如可先形成一圖案化光阻(圖未示)於PMOS區域56，再利用圖案化光阻為遮罩進行一蝕刻製程，去除NMOS區域54的襯墊層68與摻雜層66並暴露出底下的淺溝隔離60與鰭狀結構58上半部62。
如第7圖所示，隨後再依序形成一摻雜層70以及一襯墊層72作為硬遮罩並覆蓋NMOS區域54的鰭狀結構58與PMOS區域56的襯墊層68，其中襯墊層72較佳由氮化矽所構成，摻雜層70較佳包含具有N型摻質的材料層，例如PSG。
接著可直接進行一退火製程，將摻雜層70中的N型摻質與摻雜層66中的P型摻質分別趨入NMOS區域54與PMOS區域56的鰭狀結構58上半部62以形成摻雜區(圖未示)用來調整半導體元件的臨界電壓(threshold voltage)。
此外，如第8圖所示，若選擇不進行上述退火製程，可於第7圖形成摻雜層70與襯墊層72後先形成一圖案化光阻(圖未示)於NMOS區域54，然後利用圖案化光阻為遮罩進行一蝕刻製程，去除PMOS區域56的襯墊層72與摻雜層70並暴露出底下的襯墊層68。之後再進行一退火製程，將摻雜層70中的N型摻質與摻雜層66中的P型摻質分別趨入NMOS區域54與PMOS區域56的鰭狀結構58上半部62以形成摻雜區74，並藉由此摻雜區74來調整半導體元件的臨界電壓(threshold voltage)。
然後可利用蝕刻製程完全去除NMOS區域54與PMOS區域56的襯墊層68、72與摻雜層66、70，並接著如第9圖所示，分別形成閘極結構76於NMOS區域54的鰭狀結構58上以及閘極結構78於PMOS區域56的鰭狀結構58上。如同前述第一實施例，各閘極結構76、78可包含一介質層80、一閘極電極82以及一硬遮罩84，其中介質層80較佳包含矽化物層，例如二氧化矽(SiO2 )、氮化矽(SiN)或氮氧化矽(SiON)，但不排除可選自高介電常數的介電材料，閘極電極82可包含多晶矽材料，硬遮罩84可選自由氧化矽及氮化矽所構成的群組。接著形成一側壁子86於閘極結構76、78側壁，並進行一蝕刻製程，去除側壁子86兩側的部分鰭狀結構58以形成凹槽88，其中側壁子86可選自由氧化矽、氮化矽、氮氧化矽以及氮碳化矽所構成的群組，但不侷限於此。
如同第3圖之實施例，為了清楚表示後續所形成輕摻雜汲極與閘極結構76、78的相對位置，有別於第6圖至第8圖為沿著鰭狀結構58短軸方向之剖面示意圖，第9圖為沿著鰭狀結構58長軸方向之剖面示意圖。
然後如第10圖所示，形成另一摻雜層90以及一襯墊層92於NMOS區域54與PMOS區域56的閘極結構76、78上並填入凹槽88內但不填滿凹槽88，其中襯墊層92較佳由氮化矽所構成，摻雜層90較佳包含具有P型摻質的材料層，例如BSG。接著去除NMOS區域54的襯墊層92與摻雜層90，例如可先形成一圖案化光阻(圖未示)於PMOS區域56，然後利用圖案化光阻為遮罩進行一蝕刻製程，去除NMOS區域54的襯墊層92與摻雜層90並暴露出NMOS區域54的閘極結構76與凹槽88。
如第11圖所示，隨後再依序形成一摻雜層94以及一襯墊層96並覆蓋NMOS區域54的閘極結構76以及PMOS區域56的襯墊層92，其中襯墊層96較佳由氮化矽所構成，摻雜層94較佳包含具有N型摻質的材料層，例如PSG。
接著可直接進行一退火製程，將摻雜層94與摻雜層90中的摻質分別趨入NMOS區域54與PMOS區域56閘極結構76、78兩側的鰭狀結構58或凹槽88下方的鰭狀結構58以形成摻雜區(圖未示)，而此摻雜區較佳作為NMOS電晶體與PMOS電晶體之輕摻雜汲極。
此外，如第12圖所示，若選擇不進行上述退火製程，可於第11圖形成摻雜層94與襯墊層96後先形成一圖案化光阻(圖未示)於NMOS區域54，然後利用圖案化光阻為遮罩進行一蝕刻製程，去除PMOS區域56的襯墊層96與摻雜層94並暴露出底下的襯墊層92。之後再進行一退火製程，將摻雜層94中的N型摻質與摻雜層90中的P型摻質分別趨入NMOS區域54與PMOS區域56閘極結構76、78兩側的鰭狀結構58或凹槽88下方的鰭狀結構58以形成摻雜區98。如同前述所形成的摻雜區，所形成的摻雜區98可分別作為NMOS電晶體與PMOS電晶體的輕摻雜汲極。
如第13圖所示，之後可先去除NMOS區域54與PMOS區域56的襯墊層92、96與摻雜層90、94，再分別形成一磊晶層100填滿NMOS區域54與PMOS區域56的凹槽88並搭配現場(in-situ)摻質或進行額外離子佈植製程作為源極/汲極區域，其中填入NMOS區域54之凹槽88的磊晶層100較佳包含N型摻質的磊晶材料例如碳化矽、磷化矽(SiP)，而填入PMOS區域56之凹槽88的磊晶層100較佳包含P型摻質的磊晶材料例如鍺化矽。在本實施例中，形成磊晶層100的方式可先依序於NMOS區域54與PMOS區域56的凹槽88內同時填入例如P型摻質的磊晶材料如鍺化矽，形成一由氮化矽所構成的遮蓋層(圖未示)於NMOS區域54與PMOS區域56的基底12與閘極結構76、78上，利用一圖案化光阻(圖未示)去除NMOS區域的遮蓋層以及凹槽88內的鍺化矽，填入N型摻質的磊晶材料例如碳化矽並填滿NMOS區域54的凹槽88，最後再去除PMOS區域56的遮蓋層。至此及完成本實施例之半導體元件的製作。
請繼續參照第14圖至第16圖，第14圖至第16圖為本發明第三實施例製作一半導體元件之方法示意圖。如第14圖所示，首先提供一基底102，例如一矽基底或矽覆絕緣(SOI)基板，其上定義有兩個電晶體區，例如第一區域104與第二區域106。在本實施例中，第一區域104與第二區域106較佳為相同導電型式之電晶體區，例如均為PMOS電晶體區或均為NMOS電晶體區，且第一區域104與第二區域106分別預定為後續製作不同臨界電壓之閘極結構。以本實施例製作PMOS電晶體為例，第一區域104與第二區域106均定義為PMOS區域，但又可依據製程需求均定義為NMOS區域。基底102上具有至少一鰭狀結構108分別設於第一區域104與第二區域106以及一淺溝隔離110環繞環繞第一區域104與第二區域106的鰭狀結構108。
如同前述第一實施例，淺溝隔離110的形成方式可先沉積一由氧化矽所構成的絕緣材料(圖未示)於基底102上並覆蓋鰭狀結構108，然後進行一平坦化製程，例如利用化學機械研磨製程去除部分絕緣材料甚至部分鰭狀結構108，使絕緣材料上表面與鰭狀結構108上表面齊平而形成淺溝隔離110。之後再進行一蝕刻製程去除部分淺溝隔離110，使淺溝隔離110上表面略低於鰭狀結構108上表面並同時將鰭狀結構108分隔為上半部112與下半部114，其中淺溝隔離110之上表面與第一區域104及第二區域106的鰭狀結構108上半部112的下表面齊平。另外第一區域104與第二區域106的鰭狀結構108數量雖各以兩根為例，但不侷限於此。
接著依序形成一摻雜層116以及一襯墊層118於淺溝隔離110上並覆蓋第一區域104與第二區域106的鰭狀結構108，其中襯墊層118較佳由氮化矽所構成，摻雜層116較佳包含具有P型摻質的材料層，例如BSG。
然後去除第一區域104的襯墊層118與摻雜層116，例如可先形成一圖案化光阻(圖未示)於第二區域106，然後利用圖案化光阻為遮罩進行一蝕刻製程，去除第一區域104的襯墊層118與摻雜層116並暴露出底下的淺溝隔離110與鰭狀結構108。
如第15圖所示，隨後再形成一摻雜層120與一選擇性襯墊層(圖未示)並覆蓋第一區域104的鰭狀結構108以及第二區域106的襯墊層118，其中摻雜層120與摻雜層116均包含相同摻質，例如均包含BSG，且在本實施例中，摻雜層116之摻質濃度較佳大於摻雜層120之摻質濃度。需注意的是，本實施例雖以摻雜層116與摻雜層120同時包含具有P型摻質的材料層，例如BSG為例，但又可依據製程需求調整這兩者的摻質，例如若於第一區域104與第二區域106製作NMOS電晶體時，摻雜層116與摻雜層120的材料可同時選擇具有N型摻質的材料層，例如PSG。
如第16圖所示，接著進行一退火製程，將摻雜層120與摻雜層116中的摻質分別趨入第一區域104與第二區域106的鰭狀結構108上半部112以形成摻雜區122，然後再利用蝕刻製程完全去除第一區域104與第二區域106的襯墊層118與摻雜層116、120。至此即完成本實施例之半導體元件的製作。值得注意的是，由於第二區域106是將摻雜層116中具有較高濃度的摻質驅入鰭狀結構108而第一區域104是將摻雜層120中具有較低濃度的摻質驅入鰭狀結構108，因此經由退火製程後第二區域106鰭狀結構108中所形成的摻雜區122濃度較佳高於第一區域104鰭狀結構108中所形成的摻雜區122濃度。依據本實施例，第二區域106中具有較高濃度的摻雜區122可於後續製程中用來製作一標準臨界電壓(standard threshold voltage, SVT)閘極，而第一區域104中具有較低濃度的摻雜區122可用來製作一低臨界電壓(low threshold voltage, LVT)閘極。
綜上所述，本發明主要揭露一種針對鰭狀場校電晶體所進行的固態摻質(solid state doping, SSD)技術，其中第一實施例與第二實施例除了可於淺溝隔離形成後以及閘極結構形成前利用SSD技術將摻雜層中的摻質驅入鰭狀結構上半部以改善習知採用離子佈植方式來調整臨界電壓(threshold voltage)時容易因佈植角度不均而影響摻質分佈的問題，又可選擇於形成閘極結構後再利用SSD技術於閘極結構兩側的鰭狀結構內形成摻雜區作為輕摻雜汲極。此外，本發明第三實施例可同樣採用SSD技術於不同區域的鰭狀結構上形成具有相同導電型式摻質但不同濃度的摻雜區，藉此於後續製程中製作出具有不同臨界電壓的閘極結構。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
12‧‧‧基底 14‧‧‧鰭狀結構 16‧‧‧淺溝隔離 18‧‧‧上半部 20‧‧‧下半部 22‧‧‧摻雜層 24‧‧‧襯墊層 26‧‧‧摻雜區 28‧‧‧閘極結構 30‧‧‧介質層 32‧‧‧閘極電極 34‧‧‧硬遮罩 36‧‧‧側壁子 38‧‧‧凹槽 40‧‧‧摻雜層 42‧‧‧襯墊層 44‧‧‧摻雜區 46‧‧‧磊晶層 52‧‧‧基底 54‧‧‧NMOS區域 56‧‧‧PMOS區域 58‧‧‧鰭狀結構 60‧‧‧淺溝隔離 62‧‧‧上半部 64‧‧‧下半部 66‧‧‧摻雜層 68‧‧‧襯墊層 70‧‧‧摻雜層 72‧‧‧襯墊層 74‧‧‧摻雜區 76‧‧‧閘極結構 78‧‧‧閘極結構 80‧‧‧介質層 82‧‧‧閘極電極 84‧‧‧硬遮罩 86‧‧‧側壁子 88‧‧‧凹槽 90‧‧‧摻雜層 92‧‧‧襯墊層 94‧‧‧摻雜層 96‧‧‧襯墊層 98‧‧‧摻雜區 100‧‧‧磊晶層 102‧‧‧基底 104‧‧‧第一區域 106‧‧‧第二區域 108‧‧‧鰭狀結構 110‧‧‧淺溝隔離 112‧‧‧上半部 114‧‧‧下半部 116‧‧‧摻雜層 118‧‧‧襯墊層 120‧‧‧摻雜層 122‧‧‧摻雜區
第1圖至第5圖為本發明第一實施例製作一半導體元件之方法示意圖。 第6圖至第13圖為本發明第二實施例製作一CMOS半導體元件之方法示意圖。 第14圖至第16圖為本發明第三實施例製作一半導體元件之方法示意圖。
12‧‧‧基底
14‧‧‧鰭狀結構
16‧‧‧淺溝隔離
26‧‧‧摻雜區
28‧‧‧閘極結構
30‧‧‧介質層
32‧‧‧閘極電極
34‧‧‧硬遮罩
36‧‧‧側壁子
44‧‧‧摻雜區
46‧‧‧磊晶層

Claims (19)

  1. 一種製作半導體元件的方法，包含： 提供一基底，該基底上設有一鰭狀結構以及一淺溝隔離環繞該鰭狀結構，該鰭狀結構包含一上半部以及一下半部； 形成一第一摻雜層於該淺溝隔離及該上半部上；以及 進行一第一退火製程。
  2. 如申請專利範圍第1項所述之方法，其中該淺溝隔離之上表面與該鰭狀結構之該上半部之下表面齊平。
  3. 如申請專利範圍第1項所述之方法，其中該第一摻雜層包含硼矽酸鹽(borosilicate glass, BSG)或磷矽酸鹽(phosphosilicate glass, PSG)。
  4. 如申請專利範圍第1項所述之方法，另包含： 去除該第一摻雜層； 形成一閘極結構於該基底及該鰭狀結構上； 去除鄰近該閘極結構之部分該鰭狀結構以形成一凹槽； 形成一第二摻雜層於該閘極結構上並填入該凹槽； 進行一第二退火製程；以及 去除該第二摻雜層。
  5. 如申請專利範圍第1項所述之方法，其中該第二摻雜層包含硼矽酸鹽(borosilicate glass, BSG)或磷矽酸鹽(phosphosilicate glass, PSG)。
  6. 一種製作半導體元件的方法，包含： 提供一基底，該基底具有一第一區域以及一第二區域； 形成一第一鰭狀結構於該第一區域上以及一第二鰭狀結構於該第二區域上； 形成一淺溝隔離環繞該第一鰭狀結構及該第二鰭狀結構並將各該第一鰭狀結構與該第二鰭狀結構分隔為一上半部以及一下半部； 形成一第一摻雜層於該淺溝隔離及該第二鰭狀結構之該上半部上； 形成一第二摻雜層於該淺溝隔離及該第一鰭狀結構之該上半部上；以及 進行一第一退火製程。
  7. 如申請專利範圍第6項所述之方法，另包含： 形成該第一摻雜層以及一第一襯墊層於該淺溝隔離、該第一鰭狀結構及該第二鰭狀結構上； 去除該第一區域之該第一襯墊層及該第一摻雜層； 形成該第二摻雜層以及一第二襯墊層於該淺溝隔離、該第一鰭狀結構及該第一襯墊層上；以及 進行該第一退火製程。
  8. 如申請專利範圍第7項所述之方法，另包含於進行該第一退火製程之前去除該第二區域之該第二襯墊層及該第二摻雜層。
  9. 如申請專利範圍第6項所述之方法，其中該淺溝隔離之上表面係與該第一鰭狀結構之該上半部之下表面及該第二鰭狀結構之該上半部之下表面齊平。
  10. 如申請專利範圍第6項所述之方法，其中該第一摻雜層包含硼矽酸鹽(borosilicate glass, BSG)且該第二摻雜層包含磷矽酸鹽(phosphosilicate glass, PSG)。
  11. 如申請專利範圍第6項所述之方法，另包含： 去除該第一摻雜層及該第二摻雜層； 形成一第一閘極結構於該第一鰭狀結構上以及一第二閘極結構於該第二鰭狀結構上； 去除鄰近該第一閘極結構之部分該第一鰭狀結構以形成一第一凹槽以及鄰近該第二閘極結構之部分該第二鰭狀結構以形成一第二凹槽； 形成一第三摻雜層於該第二閘極結構上並填入該第二凹槽； 形成一第四摻雜層於該第一閘極結構上並填入該第一凹槽；以及 進行一第二退火製程。
  12. 如申請專利範圍第11項所述之方法，另包含： 形成該第三摻雜層以及一第三襯墊層於該第一閘極結構及該第二閘極結構上並填入該第一凹槽及該第二凹槽； 去除該第一區域之該第三襯墊層及該第三摻雜層； 形成該第四摻雜層以及一第四襯墊層於該第一閘極結構及該第三襯墊層上；以及 進行該第二退火製程。
  13. 如申請專利範圍第12項所述之方法，另包含於進行該第二退火製程之前去除該第二區域之該第四襯墊層及該第四摻雜層。
  14. 如申請專利範圍第11項所述之方法，其中該第三摻雜層包含硼矽酸鹽(borosilicate glass, BSG)且該第四摻雜層包含磷矽酸鹽(phosphosilicate glass, PSG)。
  15. 一種製作半導體元件的方法，包含： 提供一基底，該基底具有一第一區域以及一第二區域； 形成一第一鰭狀結構於該第一區域上以及一第二鰭狀結構於該第二區域上； 形成一淺溝隔離環繞該第一鰭狀結構及該第二鰭狀結構並將各該第一鰭狀結構與該第二鰭狀結構分隔為一上半部以及一下半部； 形成一第一摻雜層於該淺溝隔離及該第二鰭狀結構之該上半部上； 形成一第二摻雜層於該淺溝隔離及該第一鰭狀結構之該上半部上，其中該第一摻雜層及該第二摻雜層包含相同導電型式之摻質；以及 進行一退火製程。
  16. 如申請專利範圍第15項所述之方法，另包含： 形成該第一摻雜層以及一第一襯墊層於該淺溝隔離、該第一鰭狀結構及該第二鰭狀結構上； 去除該第一區域之該第一襯墊層及該第一摻雜層； 形成該第二摻雜層於該淺溝隔離、該第一鰭狀結構及該第一襯墊層上；以及 進行該退火製程。
  17. 如申請專利範圍第15項所述之方法，其中該第一摻雜層之摻質濃度大於該第二摻雜層之摻質濃度。
  18. 如申請專利範圍第15項所述之方法，其中該第一摻雜層及該第二摻雜層包含硼矽酸鹽(borosilicate glass, BSG)。
  19. 如申請專利範圍第15項所述之方法，其中該第一摻雜層及該第二摻雜層包含磷矽酸鹽(phosphosilicate glass, PSG)。
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