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TW201703203A - 反及記憶體中之柱狀物布置技術 - Google Patents

反及記憶體中之柱狀物布置技術 Download PDF

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TW201703203A
TW201703203A TW105102067A TW105102067A TW201703203A TW 201703203 A TW201703203 A TW 201703203A TW 105102067 A TW105102067 A TW 105102067A TW 105102067 A TW105102067 A TW 105102067A TW 201703203 A TW201703203 A TW 201703203A
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葛拉漢Ｒ 伍爾史騰霍姆
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英特爾公司
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Abstract

本揭露之實施例係針對用於提供一3D記憶體陣列設備之技術及組態。在一項實施例中，該設備可包含有一實質六角形布置，其具有七個在一晶粒中設置成一重複圖型之柱狀物。該布置可包括有在一第一列中彼此相離一柱狀物間距設置之第一及第二柱狀物；在一第二列中彼此相離該柱狀物間距設置之第三、第四及第五柱狀物；以及第六及第七柱狀物，其是在一第三列中彼此相離該柱狀物間距設置並且順著與設置於該晶粒中之位元線實質正交之一方向，分別相對於該等第一及第二柱狀物偏離該柱狀物間距之四分之一。該布置中之各柱狀物可與一不同位元線電氣耦合。可說明其他實施例及/或主張其權利。

Description

反及記憶體中之柱狀物布置技術
本揭露之實施例大致係有關於積體電路(IC)之領域，並且更特別的是，係有關於用於在諸如一三維反及記憶體之垂直記憶體中提供柱狀物布置之技術及組態。
記憶體為電子系統提供資料儲存器。快閃記憶體是各種記憶體類型中的一種，在現代電腦及裝置中有許多用途。一典型的快閃記憶體可包含有一記憶體陣列，該記憶體陣列包括有大量成列成行布置之非依電性記憶體單元。該等單元通常可分組成區塊。一區塊內的各該單元可藉由將一浮閘充電來電氣規劃。電荷可藉由一區塊抹除操作移離該浮閘。資料可在一單元中儲存成位在該浮閘中的電荷。反及記憶體陣列可包含有一基本快閃記憶體架構。
近幾年來，已開發出諸如三維(3D)記憶體之垂直記憶體。一3D快閃記憶體(例如3D反及記憶體陣列)裝置可(例如在3D之三個維度之一第一維度中)包括有彼此堆疊之複數條線串之電荷儲存裝置(記憶體單元)，各電荷儲存裝置對應於該裝置之多層其中一者。一各別線串之電荷儲存裝置可共享一共同通道區域，例如半導體材料(例如多晶矽) 之一各別柱狀物中形成之通道區域，該線串之電荷儲存裝置可在該各別柱狀物附近形成。
在一第二維度中，該複數條線串之各第一群組舉例來說，可包含有共享複數條稱為字元線(WL)之存取線的一組線串。該複數條存取線各可耦合(例如電氣或按另一種方式以可操作方式連接)與各線串之複數層之一各別層對應的電荷儲存裝置(記憶體單元)。當各電荷儲存裝置包含有能夠儲存兩位元資訊之多位準單元時，該等藉由相同存取線耦合(且因此對應於相同層)之電荷儲存裝置可邏輯分組成記憶體頁。
在一第三維度中，該複數條線串之各群組可包含有一組藉由稱為位元線(BL)之對應資料線來耦合。在一運算裝置操作期間，該記憶體中儲存的資料可經受週期性(例如持續)操縱。這些操縱可藉由內部控制機制，舉例而言，針對最佳化記憶體容量、位置區、記憶體存取速度及類似者來造成。舉例而言，資料可從記憶體之一區移至另一區，從一區複制到另一區，及類似者。因此，記憶體單元(例如記憶體區塊)中所儲存資料的內部存取時間可變為記憶體中資料操縱總體速度之一重要因素。舉例而言，一記憶體區塊的存取時間愈短，有關於內部資料操縱之一操作的時間便愈短。
依據本發明之一實施例，係特地提出一種設備，其包含有：設置於一晶粒中之複數個柱狀物，其中該複數 個柱狀物包含有：一第一柱狀物群組，其具有與一第一位元線電氣耦合之至少一第一柱狀物，及與一第二位元線電氣耦合並且沿著一第一虛線設置於離該第一柱狀物一柱狀物間距處之一第二柱狀物，該第一虛線實質正交於該等第一及第二位元線；以及一第二柱狀物群組，其具有與一第三位元線電氣耦合並且沿著一第二虛線偏離該第一柱狀物至少該柱狀物間距之四分之一之至少一第三柱狀物，該第二虛線實質正交於該等位元線，還具有一第四柱狀物，其與一第四位元線電氣耦合並且設置於離該第三柱狀物該柱狀物間距處，而且沿著該第二虛線偏離該第二柱狀物該柱狀物間距之該四分之一。
12~14、40、230~248、290~292、294、296、298、310、340~348、356~358‧‧‧柱狀物
15‧‧‧記憶體單元
16‧‧‧導電性材料
18‧‧‧基座
20~22‧‧‧SGD裝置
30‧‧‧柱狀物間距
32‧‧‧水平距離
100‧‧‧設備
200、300‧‧‧記憶體陣列
202、252‧‧‧晶粒
210~218‧‧‧位元線
220~224、280、282‧‧‧波狀線
226~228、286‧‧‧SGD線
250‧‧‧3D記憶體陣列
260~276、312‧‧‧位元線
281‧‧‧箭頭
293、295、297、299、302~306‧‧‧虛線
302~306‧‧‧記憶體子區塊
320‧‧‧子區塊邊界
400‧‧‧方法
402~412‧‧‧程序塊
500‧‧‧運算裝置
504‧‧‧處理器
508‧‧‧系統控制邏輯
512‧‧‧記憶體裝置
516‧‧‧通訊介面
520‧‧‧I/O裝置
524‧‧‧記憶體控制器
528‧‧‧控制邏輯
搭配附圖藉由以下詳細說明將會輕易瞭解實施例。為了有助於本說明，相似的參考符號指定相似的結構化元件。實施例是以舉例方式來繪示，而不是要限制於附圖之圖式中。
圖1根據本揭露之一些實施例，係包含有一3D記憶體陣列之一例示性設備的一側視圖。
圖2根據一些實施例，相較於具有一六角形柱狀物布置之一3D記憶體陣列，係包含有一3D記憶體陣列之一例示性設備的一俯視圖，該3D記憶體陣列在一經偏離柱狀物布置中包括有柱狀物。
圖3根據一些實施例，繪示一3D記憶體陣列之一例示性部分的一俯視圖，該3D記憶體陣列具有一經偏離柱 狀物布置。
圖4根據一些實施例，係製造一設備之一方法的一流程圖，該設備包含有具有一經偏離柱狀物布置之一3D記憶體陣列。
圖5根據一些實施例，示意性繪示一例示性運算裝置500。
本揭露之實施例說明用於提供一種設備之技術及組態，該設備包含有具有一經偏離柱狀物布置之一3D記憶體陣列。在一項實施例中，該設備可包括有一實質六角形布置，該實質六角形布置具有七個在一晶粒中設置成一重複圖型之半導體柱狀物。該布置可包括有在一第一列中彼此相離一柱狀物間距設置之第一及第二柱狀物；在一第二列中彼此相離該柱狀物間距設置之第三、第四及第五柱狀物；以及第六及第七柱狀物，該等第六及第七柱狀物是在一第三列中彼此相離該已定間距設置，並且順著一與設置於該晶粒中之位元線實質正交之方向，分別相對於該等第一及第二柱狀物偏離該柱狀物間距之四分之一。該布置中之各柱狀物可與一不同位元線電氣耦合。
在以下說明中，說明性實作態樣之各種態樣將會使用所屬技術領域中具有通常知識者常用的用語，以傳達其工作內容予所屬技術領域中其他具有通常知識者。然而，所屬技術領域中具有通常知識者將會明白，本揭露可僅利用所述態樣其中一些來實踐。為了解釋，提出特定數字、 材料及組態是為了透徹理解此等說明性實作態樣。然而，所屬技術領域中具有通常知識者將會明白，本揭露之實施例無需此等特定細節也可實踐。在其他例子中，省略或簡化眾所周知的特徵是為了不要混淆此等說明性實作態樣。
在以下詳細說明中，參照形成其一部分之附圖，其中相似的符號全文指定相似的部分，而且其中是以例示方式來展示實施例，本揭露之標的內容可在此等實施例中實踐。要瞭解的是，可利用其他實施例並且可施作結構化或邏輯變更但不會脫離本揭露之範疇。因此，以下詳細說明並非限制概念，而且實施例的範疇是由隨附申請專利範圍及其均等例來界定。
就本揭露之目的而言，「A及/或B」一詞意味著(A)、(B)、(A)或(B)、或(A及B)。就本揭露之目的而言，「A、B及/或C」一詞意味著(A)、(B)、(C)、(A及B)、(A及C)、(B及C)、或(A、B及C)。
本說明可使用基於觀點之說明，例如頂端/底端、入/出、上方/底下及類似者。此類說明僅用於有助於論述，並非意欲將本文中所述實施例之應用限制於任何特定方位。
本說明可使用「在一項實施例中」或「在實施例中」等詞，各可意指為相同或不同實施例之一或多者。再者，「包含有」、「包括有」、「具有」等詞及類似用語於對照本揭露之實施例使用時為同義字。
「與...耦合」一詞連同其派生詞可在本文中使用。 「耦合」可意味著後接的一或多者。「耦合」可意味著二或更多個直接實體或電氣接觸的元件。然而，「耦合」亦可意味著二或更多個彼此間接接觸，但又仍彼此相配合或相互作用的元件，並且可意味著一或多個在稱作是彼此耦合之元件之間耦合或連接的元件。「直接耦合」一詞可意味著二或更多個直接接觸的元件。
圖1根據一些實施例，係包含有一3D記憶體陣列之一例示性設備的一側視圖。更具體而言，設備100可包括有連同存取線(例如字元線，圖未示)及資料線(例如位元線，圖未示)，複數個成列成行布置的垂直堆疊記憶體單元15。
在實施例中，記憶體單元15可彼此堆疊成垂直堆疊或柱狀物12、13、14以形成一3D記憶體結構。記憶體單元15之柱狀物12、13、14內提供的斷續標號指出除了所示還可有附加記憶體單元。可存在任何適合數目之記憶體單元。舉例來說，個別堆疊(柱狀物)12至14可包含有8個記憶體單元、16個記憶體單元、32個記憶體單元、64個記憶體單元、...、256個記憶體單元、512個記憶體單元等。
可在一導電性材料16上方提供柱狀物12至14，該導電性材料進而可藉由一半導體基座(晶粒)18來支援。材料16與基座18之間提供一斷續標號是要指出基座18與材料16之間可有附加材料及/或積體電路結構。類似的是，材料16與各該堆疊12至14之間提供一斷續標號是要指出柱狀物12、13、14與材料16之間可有附加材料及/或積體電路結構。材料16可包含有一共同源極及/或源極側選擇閘(SGS)，其 中「源極側」一詞指出材料16是位於堆疊(柱狀物)12至14的源極側。材料16舉例而言，可包含有p型摻雜矽及/或其他適合的傳導摻雜半導體材料。
可在材料16上面提供位元線(圖未示)，其中此類位元線是接至堆疊(柱狀物)的「汲極」連接物。半導體基座18可包含有半導體材料，並且在一些實施例中，可包含有單晶矽。汲極側選擇閘(SGD)裝置20、21、22(例如具有當作控制閘之SGD裝置的電晶體)可分別在柱狀物12、13、14上方提供。SGD裝置20、21、22可包含有下列一或多者：各種金屬(舉例來說，鎢、鈦等)、含金屬組成物(舉例來說，金屬矽化物、金屬氮化物等)、以及傳導摻雜半導體材料(舉例來說，傳導摻雜矽)。SGD裝置20、21、22為位在柱狀物12、13、14汲極側的汲極側裝置。柱狀物12、13、14可彼此相離一距離(柱狀物間距)30設置於基座18上。
將了解的是，圖1中設備100的正視圖繪示柱狀物12、13、14之一前「瓦」。包含有設備100之記憶體陣列的複數個柱狀物可在基座(晶粒)18上布置成一些不同空間組態，端視設備100的技術要求而定。在一些實施例中，一些柱狀物可設置成例如以一可包含有柱狀物間距30一部分之距離彼此相對空間偏離。舉例而言，柱狀物40(以虛線繪示)可離柱狀物12一水平距離32空間設置，該水平距離可包含有柱狀物間距30之一部分(例如四分之一)。設備100之記憶體陣列之此種柱狀物布置將會稱為一偏離柱狀物布置，並且參照圖2詳細說明。
圖2根據本揭露之一些實施例，相較於具有一六角形柱狀物布置之一3D記憶體陣列，係包含有一3D記憶體陣列之一例示性設備的一俯視圖，該3D記憶體陣列在一經偏離柱狀物布置中包括有柱狀物。
更具體而言，圖2繪示一具有一六角形最密包柱狀物布置之3D記憶體陣列200的一俯視圖，以及一具有一偏離柱狀物布置之3D記憶體陣列250的一俯視圖。為了說明目的，記憶體陣列200在圖2是在陣列250的旁邊提供，以便與根據本揭露之實施例之3D記憶體陣列250之該偏離柱狀物布置相比較。記憶體陣列200及250係展示成分別設置於相同寬度W之晶粒202及252上。將了解的是，諸如垂直或水平等基於觀點之描述符可用於有助於論述。這些描述符未限制本揭露之實施例的實作態樣。
記憶體陣列200可包含有彼此相離一特性(例如標準)位元線間距BLP設置之位元線210、212、214、216、218以垂直穿過記憶體陣列200。位元線間距一詞於本文中使用時，可以是順著該等字元線(圖未示)之一方向、或順著垂直於該等位元線之一方向，一介於一條位元線之中心與相鄰位元線之中心之間的距離。在實施例中，特性位元線間距BLP可包含有約82nm。
具有偏離柱狀物布置之記憶體陣列250可包含有彼此相離特性位元線間距BLP設置的位元線260、262、264、266、268以垂直穿過陣列250。陣列250之位元線260、262、264、266、268可對應於陣列200之各別位元線210、212、 214、216、218。將了解的是，陣列200及250中展示的一些位元線只是為了說明目的而提供，並非要限制本揭露。晶粒202及252上可設置任何數目之位元線，端視晶粒的寬度W而定。
除了位元線260、262、264、266、268，晶粒252中還可設置位元線270、272、274、276以垂直穿過陣列250，使得一介於該等相鄰位元線彼此間的距離全位元線間距(FBLP)包含有BLP之一部分，例如特性位元線間距BLP的一半，如陣列250中所示。舉例而言，介於位元線260與270、270與262、262與272、272與264、264與274、274與266、266與276、及276與268之間的距離可包含有BL或FBLP的至少一半。在實施例中，FBLP可包含有約41nm。換句話說，相較於陣列200，藉由以特性位元線間距FBLP之一半設置位元線，陣列250中位元線的數目可至少加倍。
記憶體陣列200及250各可包含有複數個可電氣連接至對應位元線之柱狀物(例如陣列200中的230與232，以及陣列250中的290與292)。記憶體陣列200及250可更包括有一些平行於字元線(圖未示)布置的電氣線路，該等字元線可經選擇性控制以存取各別柱狀物中各種組之記憶體單元。該等電氣線路可包括有選擇閘汲極(對照圖1說明的SGD裝置)，其中各SGD裝置可與一各別柱狀物電氣耦合，用以控制對應於一特定字元線之柱狀物的選擇。為了說明目的，該等連接SGD裝置之電氣線路將會稱為SGD線。記憶體陣列200中展示的波狀線220、222及224可描繪與記憶 體陣列200相關聯的SGD線。舉例來說，兩條SGD線226及228係展示成分別在波狀線220與222、及222與224之間形成。類似的是，一SGD線286可在記憶體陣列250中的波狀線280與282之間形成。
如上述，記憶體陣列200中的柱狀物可布置成一重複圖型，該重複圖型包含有例如柱狀物234、236、238、240、242、246及248所形成的六角形最密包柱狀物布置。如所示，柱狀物234及236可沿著一第一虛線302設置，而柱狀物246、248及238可沿著一第二虛線304設置。虛線302及304可實質正交於位元線210、212。
如所示，一介於虛線302與304之間的距離，從而為介於柱狀物234、236與246、248及238之間的垂直距離，可以是L1。請注意，上述柱狀物可與SGD線226電氣耦合。一介於虛線304與306之間的距離，從而為介於柱狀物246、248及238與242及240之間的垂直距離可以是L2。距離L1與距離L2相比可以不同(例如更小)，因為柱狀物246、248及238可與SGD線226耦合，而柱狀物242及240可與一相鄰SGD線耦合，例如SGD線228。
在一些實施例中，L1可包含有約143nm，而L2可包含有約150nm，用以維持介於柱狀物之間的所欲間隔S1及S2，例如介於柱狀物248與236之間的間隔S1，及介於柱狀物248與240之間的間隔S2。在一些實施例中，S1可包含有約164nm，而S2可包含有約171nm。如所示，設置於相同虛線上之相鄰柱狀物(例如柱狀物234及236)可在記憶 體陣列200中彼此相離一距離(柱狀物間距P)設置。將了解的是，與該相同SGD線電氣耦合之各該柱狀物可電氣耦合至一單一位元線。舉例而言，柱狀物246與位元線210耦合，柱狀物234與位元線212耦合，柱狀物248與位元線214耦合，以此類推。
如記憶體陣列250中所示，柱狀物294、296、298、348及346可實質重複柱狀物234、236、238、248及246所形成的圖型。應知，設置於相同虛線上的相鄰柱狀物(例如柱狀物294及296)可在記憶體陣列250中彼此相離柱狀物間距P設置。
與記憶體陣列200之柱狀物布置相比，沿著正交於位元線260、270之虛線299設置的柱狀物340及342可沿著虛線299相對於柱狀物294、296以一偏移(例如偏離)設置。舉例而言，柱狀物342可偏離柱狀物294一部分，例如柱狀物間距Q的至少四分之一，而柱狀物340可偏離柱狀物296至少Q。類似的是，一對柱狀物356、358可沿著虛線293分別偏離該對柱狀物346及348柱狀物間距Q的四分之一。請注意，該水平柱狀物間距大約等於四個位元線間距。
應知，柱狀物294及296可與位元線262及266耦合，該等位元線可對應於記憶體陣列200之位元線212及216。柱狀物342及340(相對於柱狀物294及296偏離)，可與位元線270及274耦合，該等位元線可另外與位元線262及266相離四分之一水平柱狀物間距設置，如上述。類似的是，柱狀物346及348可與位元線260及264耦合，該等位元線可對應 於記憶體陣列200之位元線210及214。柱狀物356及358(相對於346及348偏離)可與位元線261及272耦合，該等位元線可另外與位元線260及264相離四分之一水平柱狀物間距設置。
該偏離柱狀物布置中與SGD線286相關聯之各柱狀物可與記憶體陣列250之一不同位元線電氣耦合。舉例而言，柱狀物356可與位元線261耦合，柱狀物346可與位元線260耦合，柱狀物342可與位元線270耦合，柱狀物294可與位元線262耦合，以此類推。上述偏離柱狀物圖型可在提供記憶體陣列250時被重複。
介於柱狀物294與348之間的間隔可維持與介於記憶體陣列200之對應柱狀物248、236之間的間隔S1相同。然而，介於偏離柱狀物342與柱狀物348之間或介於偏離柱狀物340與柱狀物348之間的間隔可增大，以便維持柱狀物彼此間的所欲間隔。舉例而言，介於偏離柱狀物342與柱狀物348之間的間隔S3可以是約200nm。因此，介於虛線295與297之間的距離可以是L1(與記憶體陣列200中的對應距離相同)，而相較於對應距離L2，介於虛線297與299之間的距離可增大至L2+X。在實施例中，L2+X可以是約159nm。
相較於記憶體陣列200之六角形柱狀物布置，參照記憶體陣列250所述的偏離柱狀物布置可具有一些優點。舉例來說，相較於記憶體陣列200，記憶體陣列250的偏離柱狀物布置可提供的柱狀物列數，是一給定SGD線的至少 兩倍。舉例而言，相較於記憶體陣列200中對於給定SGD線226沿著虛線302及304設置的兩列柱狀物，對於給定SGD線286，記憶體陣列250包含有四列沿著虛線295、297、299及293設置的柱狀物。
相較於記憶體陣列200中SGD線的高度，記憶體陣列250中SGD線的高度可至少有效加倍。因此，相較於記憶體陣列200，記憶體陣列250的高度可順著垂直方向(箭頭281所示)增大，但相較於記憶體陣列200的寬度(W)，記憶體陣列250的寬度可能順著水平方向減小。因此，記憶體陣列250的晶粒大小(密度)可與記憶體陣列200的晶粒大小(密度)維持相同(例如順著水平方向)。再者，由於偏離柱狀物布置的關係，相較於記憶體陣列200之位元線間距BLP，記憶體陣列250的位元線間距可能縮減(例如至少一半)，容許在包含有記憶體陣列250之晶粒的相同寬度W中分配至少兩倍多的位元線。
由於記憶體陣列250的位元線分配增加(例如加倍)且高度對應增大，記憶體陣列250中記憶體單元的密度可與記憶體陣列200的記憶體單元密度維持相同。將位元線間距縮減到特性位元線間距的至少一半，並且使各SGD線的柱狀物彼此偏移(偏離)，相較於記憶體陣列200，可有效減少記憶體陣列250每個區塊的分頁數目。因此，相較於記憶體陣列200一區塊的複製時間，複製時間(例如用以複製記憶體陣列250一區塊的時間)可縮短。
若陣列250的實體寬度與陣列200的寬度保持相 同，則位元線的數目可加倍。在這種狀況中，對於一給定晶粒密度，陣列250的高度與陣列200維持相同，但陣列250的SGD數目減半。因此，陣列200與250兩者的區塊數目若相同，陣列250每個區塊的SGD及分頁數目亦減半。因此，與陣列200相比，陣列250的區塊複製時序亦可減半。
圖3根據本揭露之一些實施例，係一記憶體陣列之一例示性部分的一俯視圖，該記憶體陣列具有一經偏離柱狀物布置。記憶體陣列300可包括有多個記憶體子區塊302、304、306(為了簡便起見，圖3中僅繪示三個子區塊)。為了說明目的，記憶體子區塊302係展示成具有四列A、B、C、D電氣連接至各別位元線312的柱狀物310。亦為了說明目的，可假設柱狀物310的A、B、C、D可與一單一SGD線耦合。如所示，一給定SGD線上僅一個柱狀物可交截一給定位元線。基於參照圖2所述的經偏離柱狀物布置，可看出在區塊302中，柱狀物之列B可相對列A偏離兩條位元線，列C可相對列B偏離一條位元線，列D可相對列C偏離兩條位元線，而區塊304的列A可相對列D偏離兩條位元線，兩者都位於區塊304內，並且與一子區塊邊界320交叉。將瞭解的是，列A可對應於圖2之虛線295，而列C可對應於圖2之虛線299。因此，列C可相對於列A偏離一柱狀物間距的四分之一或一條位元線，如參照圖2所述。類似的是，列D可相對於列B偏離該柱狀物間距的四分之一或一條位元線，以此類推。
圖4根據一些實施例，係製造一設備之一方法的 一流程圖，該設備包含有具有一經偏離柱狀物布置之一3D記憶體陣列。在一些實施例中，方法400可與參照圖2至圖3所述一致。
於程序塊402，方法400可包括有在一晶粒中設置複數條位元線。如參照圖2所論述，該等位元線可彼此相離特性位元線間距的至少一半設置。
於程序塊404，方法400可更包括有在該晶粒中設置一具有七個半導體柱狀物的實質六角形布置，包括有在該布置之一第一列中設置彼此相離一柱狀物間距之第一及第二柱狀物。
於程序塊406，方法400可更包括有在該布置之一第二列中，設置彼此相離該柱狀物間距之第三、第四及第五柱狀物。
於程序塊408，方法400可更包括有將第六與第七柱狀物彼此相離該已定間距設置，並且順著一實質正交於該複數條位元線之方向，分別相對於該等第一及第二柱狀物偏離該柱狀物間距之一部分(例如至少四分之一)。
於程序塊410，方法400可更包括有將該布置中之各柱狀物與該複數條位元線之一不同位元線電氣耦合。
於程序塊412，方法400可更包括有將該布置與一汲極側選擇閘電氣耦合。
方法400可用不同方式來進行，用以提供一具有經偏離柱狀物組態之3D記憶體陣列。舉例來說，如上述，該具有經偏離柱狀物之實質六角形布置可以是一形成該3D 記憶體陣列之重複圖型。因此，為了形成該3D記憶體陣列，有不同方式可以在一晶粒上提供該具有一經偏離柱狀物布置的重複圖型。
方法400的各種操作是以一最有助於理解所訴求標的內容的方式說明為多個分立操作。然而，說明順序不應該視為意味著這些操作必然順序相依。將了解的是，與方法400相關聯之操作次序可改變，及/或包括有其他根據本揭露之動作。
本文中所述的記憶體陣列及方法可使用任何適用於如所欲組配之硬體及/或軟體實施成一系統。
圖5根據一些實施例，示意性繪示一例示性運算裝置500。運算裝置500可包括有耦合至一或多個處理器504之系統控制邏輯508、一記憶體裝置512、一或多個通訊介面516及輸入/輸出(I/O)裝置520。
記憶體裝置512可以是一包括有記憶體陣列250或記憶體陣列300之非依電性電腦儲存晶片。除了該記憶體陣列，記憶體裝置512還可包括有一內有設置記憶體陣列250或300之封裝體、用以將記憶體裝置512與運算裝置500之其他組件電氣耦合之輸入/輸出連接物等。記憶體裝置512可組配來以可卸方式或永久與運算裝置500耦合。
(多個)通訊介面516可提供一使運算裝置500得以透過一或多個網路及/或與任何其他適合裝置通訊的介面。(多個)通訊介面516可包括有任何適合的硬體及/或韌體。一項實施例之(多個)通訊介面516舉例而言，可包括有一網 路配接器、一無線網路配接器、一電話數據機及/或一無線數據機。在無線通訊方面，一項實施例之(多個)介面516可使用一或多個天線使運算裝置500與一無線網路通訊性耦合。
在一項實施例中，這(多個)處理器504中之至少一者可與系統控制邏輯508之一或多個控制器的邏輯封裝在一起。在一項實施例中，這(多個)處理器504中之至少一者可與系統控制邏輯508之一或多個控制器的邏輯封裝在一起以形成一系統級封裝(SiP)。在一項實施例中，這(多個)處理器504中之至少一者可與系統控制邏輯508之一或多個控制器的邏輯整合於相同晶粒上。在一項實施例中，這(多個)處理器504中之至少一者可與系統控制邏輯508之一或多個控制器的邏輯整合於相同晶粒上以形成一系統晶片(SoC)。
一項實施例之系統控制邏輯508可包括有任何適合的介面控制器，用來對(多個)處理器504中之至少一者及/或對任何適合的裝置或組件提供與系統控制邏輯508通訊之任何適合的介面。系統控制邏輯508可將資料移入及/或移出運算裝置500的各種組件。
一項實施例的系統控制邏輯508可包括有一記憶體控制器524，用來對記憶體裝置512提供一用以控制各種記憶體存取操作的介面。記憶體控制器524可包括有專門組配來控制如本文中所述記憶體裝置512的邏輯528。在各項實施例中，控制邏輯528可包括有儲存於一非暫時性電腦可 讀媒體(例如記憶體裝置512或其他記憶體/儲存器)中的指令，該等指令在由(多個)處理器504中之至少一者執行時，令記憶體控制器524進行上述操作。
在各項實施例中，I/O裝置520可包括有經設計以能夠讓使用者與運算裝置500相互作用之使用者介面、經設計以能夠讓週邊組件與運算裝置500相互作用的週邊組件介面，及/或經設計以判定與運算裝置500有關之環境條件及/或位置資訊的感測器。在各項實施例中，該等使用者介面可包括有，但不限於一例如一液晶顯示器、一觸控螢幕顯示器等顯示器、一揚聲器、一麥克風、一或多個用以擷取圖像及/或視訊的數位相機、一閃光燈(例如一發光二極體閃光燈)及一鍵盤。在各項實施例中，該等週邊組件介面可包括有，但不限於一非依電性記憶體連接埠、一音訊插孔及一電力供應介面。在各項實施例中，該等感測器可包括有，但不限於一陀螺儀感測器、一加速計、一近接感測器、一周圍光感測器及一定位單元。該定位單元可另外/替代地為(多個)通訊介面516之一部分或與該(等)通訊介面相互作用，用來與一定位網路之組件通訊，例如全球定位系統(GPS)衛星。
在各項實施例中，運算裝置500可以是一行動運算裝置，例如，但不限於一膝上型運算裝置、一平板運算裝置、一輕省筆電、一智慧型手機等；一桌上型運算裝置；一工作站；一伺服器等。運算裝置500可具有更多或更少組件及/或不同架構。在進一步實作態樣中，該運算裝置500 可以是任何其他處理資料之電子裝置。
根據各項實施例，本揭露說明一些實例。
實例1是一種設備，其包含有：設置於一晶粒中之複數個柱狀物，其中該複數個柱狀物包含有：一第一柱狀物群組，其具有與一第一位元線電氣耦合之至少一第一柱狀物，及與一第二位元線電氣耦合並且沿著一第一虛線設置於離該第一柱狀物一柱狀物間距處之一第二柱狀物，該第一虛線實質正交於該等第一及第二位元線；以及一第二柱狀物群組，其具有與一第三位元線電氣耦合並且沿著一第二虛線偏離該第一柱狀物至少該柱狀物間距之四分之一之至少一第三柱狀物，該第二虛線實質正交於該等位元線，還具有一第四柱狀物，其與一第四位元線電氣耦合並且設置於離該第三柱狀物該柱狀物間距處，而且沿著該第二虛線偏離該第二柱狀物該柱狀物間距之該四分之一。
實例2可包括有實例1之標的內容，其中該第一柱狀物群組更包括有與一第五位元線電氣耦合之一第五柱狀物，及一第六柱狀物，其與一第六位元線電氣耦合並且沿著一第三虛線設置於離該第五柱狀物該柱狀物間距處，該第三虛線實質正交於該等第一及第二位元線，以及其中該第二柱狀物群組更包括有一第七柱狀物，其與一第七位元線電氣耦合並且沿著一第四虛線偏離該第五柱狀物該柱狀物間距之至少四分之一，該第四虛線實質正交於該等第一及第二位元線，還包括有一第八柱狀物，其與一第八位元線電氣耦合並且設置於離該第七柱狀物該柱狀物間距處， 而且沿著該第四虛線偏離該第六柱狀物該柱狀物間距之該四分之一。
實例3可包括有實例2之標的內容，其中該等第一及第二虛線彼此相離一第一距離而被設置。
實例4可包括有實例3之標的內容，其中該等第二及第三虛線彼此相離一第二距離而被設置，其中該第二距離係不同於該第一距離。
實例5可包括有實例4之標的內容，其中該等第一及第二距離係用以在該等第一與第二群組之該等柱狀物之間提供一所欲間隔。
實例6可包括有實例2之標的內容，其中該等第一及第五位元線彼此相離一特性位元線間距而被設置，該等第一及第六位元線彼此相離該特性位元線間距而被設置，以及該等第六及第二位元線彼此相離該特性位元線間距而被設置。
實例7可包括有實例6之標的內容，其中該第三位元線係設置於離該等第五及第一位元線該特性位元線間距之至少一半處之該等第五與第一位元線之間，其中該第四位元線係設置於離該等第六及第二位元線該特性位元線間距之該一半處之該等第六與第二位元線之間。
實例8可包括有實例1之標的內容，其中該等第一及第二群組中之各該等柱狀物係由一汲極側選擇閘(SGD)所含括。
實例9可包括有實例1至8中任一實例之標的內容， 其中該設備包含有一三維(3D)記憶體陣列。
實例10可包括有實例9之標的內容，其中該3D記憶體陣列包含有一3D反及記憶體陣列。
實例11是一種設備，其包含有一實質六角形布置，其具有七個在一晶粒中設置成一重複圖型之柱狀物，其中該布置包括有設置於該布置之一第一列中彼此相離一柱狀物間距之第一及第二柱狀物、設置於該布置之一第二列中彼此相離該柱狀物間距之第三、第四及第五柱狀物，以及設置於該布置之一第三列中彼此相離該柱狀物間距之第六及第七柱狀物，並且在與設置於該晶粒中之複數條位元線實質正交之一方向分別相對於該等第一及第二柱狀物偏離該柱狀物間距之至少四分之一，其中該布置中之各柱狀物與該複數條位元線之一不同位元線電氣耦合。
實例12可包括有實例11之標的內容，其中該布置中之各該等柱狀物係由一汲極側選擇閘(SGD)所含括。
實例13可包括有實例11之標的內容，其中該設備包含有一三維(3D)記憶體陣列。
實例14可包括有實例11之標的內容，其中該等位元線彼此相離一特性位元線間距之至少一半而被設置。
實例15可包括有實例11至14中任一實例之標的內容，其中該等第一及第二列彼此相離一第一距離而被設置，其中該等第二及第三列彼此相離一第二距離而被設置，其中該第二距離係不同於該第一距離。
實例16可包括有實例15之標的內容，其中該等第 一及第二距離係用以在該布置之該等柱狀物之間提供一所欲間隔。
實例17是一種用於提供一記憶體裝置之方法，其包含有在一晶粒中設置複數條位元線；在該晶粒中設置具有七個柱狀物之一實質六角形布置，其包括有：將第一及第二柱狀物設置於該布置之一第一列中彼此相離一柱狀物間距；將第三、第四及第五柱狀物設置於該布置之一第二列中彼此相離該柱狀物間距；以及將第六及第七柱狀物彼此相離該柱狀物間距設置，並且在實質正交於該複數條位元線之一方向分別相對於該等第一及第二柱狀物偏離該柱狀物間距之至少四分之一；以及將該布置中之各柱狀物與該複數條位元線之一不同位元線電氣耦合。
實例18可包括有實例17之標的內容，其更包含有：將該布置與一汲極側選擇閘(SGD)電氣耦合。
實例19可包括有實例17至18中任一實例之標的內容，其更包含有：重複該晶粒中該布置之該設置，用以提供一包含有一三維(3D)記憶體陣列之結構。
實例20可包括有實例19之標的內容，其中該結構包含有一3D反及記憶體陣列。
各項實施例可包括有上述實施例之任何適合的組合，包括有實施例之替代(或)實施例，其係以連接詞形式(及)在上文說明(例如「及」可以是「及/或」)。再者，一些實施例可包括有一或多個上有儲存指令的製品(例如非暫時性電腦可讀媒體)，該等指令在遭受執行時產上述實施例 中任何一者之動作。此外，一些實施例可包括有具有任何適用於實行上述實施例各種操作用之手段的設備或系統。
包括摘要所述內容在內，所示實作態樣之以上說明非意欲徹底囊括全部態樣，或將本揭露之實施例限定於所揭示的精確形式。雖然特定實作態樣及實例在本文中是為了說明性目的而敍述，如所屬技術領域中具有通常知識者將認得，各種均等修改在本揭露的範疇內是有可能的。
可鑑於以上詳細說明，對本揭露之實施例進行這些修改。以下申請專利範圍中使用的用語不應該視為將本揭露之各項實施例限定於本說明書及申請專利範圍中所揭示的特定實作態樣。反而，此範疇要是要由以下的請求項來整體判定，此等請求項必須根據所建立請求項解讀原則來解釋。
200‧‧‧記憶體陣列
202‧‧‧晶粒
210~218‧‧‧位元線
220~224、280、282‧‧‧波狀線
226~228、286‧‧‧SGD線
230~248、290~292、294、296、298、340~348、356~358‧‧‧柱狀物
250‧‧‧3D記憶體陣列
252‧‧‧晶粒
260~276‧‧‧位元線
281‧‧‧箭頭
293、295、297、299、302~306‧‧‧虛線

Claims (20)

  1. 一種設備，其包含有：設置於一晶粒中之複數個柱狀物，其中該複數個柱狀物包含有：一第一柱狀物群組，其具有與一第一位元線電氣耦合之至少一第一柱狀物，及與一第二位元線電氣耦合並且沿著一第一虛線設置於離該第一柱狀物一柱狀物間距處之一第二柱狀物，該第一虛線實質正交於該等第一及第二位元線；以及一第二柱狀物群組，其具有與一第三位元線電氣耦合並且沿著一第二虛線偏離該第一柱狀物至少該柱狀物間距之四分之一之至少一第三柱狀物，該第二虛線實質正交於該等位元線，還具有一第四柱狀物，其與一第四位元線電氣耦合並且設置於離該第三柱狀物該柱狀物間距處，而且沿著該第二虛線偏離該第二柱狀物該柱狀物間距之該四分之一。
  2. 如請求項1之設備，其中該第一柱狀物群組更包括有與一第五位元線電氣耦合之一第五柱狀物，及一第六柱狀物，其與一第六位元線電氣耦合並且沿著一第三虛線設置於離該第五柱狀物該柱狀物間距處，該第三虛線實質正交於該等第一及第二位元線，以及其中該第二柱狀物群組更包括有一第七柱狀物，其與一第七位元線電氣耦合並且沿著一第四虛線偏離該 第五柱狀物該柱狀物間距之至少四分之一，該第四虛線實質正交於該等第一及第二位元線，還包括有一第八柱狀物，其與一第八位元線電氣耦合並且設置於離該第七柱狀物該柱狀物間距處，而且沿著該第四虛線偏離該第六柱狀物該柱狀物間距之該四分之一。
  3. 如請求項2之設備，其中該等第一及第二虛線彼此相離一第一距離而被設置。
  4. 如請求項3之設備，其中該等第二及第三虛線彼此相離一第二距離而被設置，其中該第二距離係不同於該第一距離。
  5. 如請求項4之設備，其中該等第一及第二距離係用以在該等第一與第二群組之該等柱狀物之間提供一所欲間隔。
  6. 如請求項2之設備，其中該等第一及第五位元線彼此相離一特性位元線間距而被設置，該等第一及第六位元線彼此相離該特性位元線間距而被設置，以及該等第六及第二位元線彼此相離該特性位元線間距而被設置。
  7. 如請求項6之設備，其中該第三位元線係設置於離該等第五及第一位元線該特性位元線間距之至少一半處之該等第五與第一位元線之間，其中該第四位元線係設置於離等該第六及第二位元線該特性位元線間距之該一半處之該等第六與第二位元線之間。
  8. 如請求項1之設備，其中該等第一及第二群組中之各該等柱狀物係由一汲極側選擇閘(SGD)所含括。
  9. 如請求項1之設備，其中該設備包含有一三維(3D)記憶體陣列。
  10. 如請求項9之設備，其中該3D記憶體陣列包含有一3D反及記憶體陣列。
  11. 一種設備，其包含有一實質六角形布置，其具有七個在一晶粒中設置成一重複圖型之柱狀物，其中該布置包括有設置於該布置之一第一列中彼此相離一柱狀物間距之第一及第二柱狀物、設置於該布置之一第二列中彼此相離該柱狀物間距之第三、第四及第五柱狀物，以及設置於該布置之一第三列中彼此相離該柱狀物間距之第六及第七柱狀物，並且在與設置於該晶粒中之複數條位元線實質正交之一方向分別相對於該等第一及第二柱狀物偏離該柱狀物間距之至少四分之一，其中該布置中之各柱狀物與該複數條位元線之一不同位元線電氣耦合。
  12. 如請求項11之設備，其中該布置中之各該等柱狀物係由一汲極側選擇閘(SGD)所含括。
  13. 如請求項11之設備，其中該設備包含有一三維(3D)記憶體陣列。
  14. 如請求項11之設備，其中該等位元線彼此相離一特性位元線間距之至少一半而被設置。
  15. 如請求項11之設備，其中該等第一及第二列彼此相離一第一距離而被設置，其中該等第二及第三列彼此相離一第二距離而被設置，其中該第二距離係不同於該第一距 離。
  16. 如請求項15之設備，其中該等第一及第二距離係用以在該布置之該等柱狀物之間提供一所欲間隔。
  17. 一種方法，其包含有：在一晶粒中設置複數條位元線；在該晶粒中設置具有七個柱狀物之一實質六角形布置，其包括有：將第一及第二柱狀物設置於該布置之一第一列中彼此相離一柱狀物間距；將第三、第四及第五柱狀物設置於該布置之一第二列中彼此相離該柱狀物間距；以及將第六及第七柱狀物彼此相離該柱狀物間距設置，並且在實質正交於該複數條位元線之一方向分別相對於該等第一及第二柱狀物偏離該柱狀物間距之至少四分之一；以及將該布置中之各柱狀物與該複數條位元線之一不同位元線電氣耦合。
  18. 如請求項17之方法，其更包含有：將該布置與一汲極側選擇閘(SGD)電氣耦合。
  19. 如請求項17之方法，其更包含有：重複該晶粒中該布置之該設置，用以提供包含有一三維(3D)記憶體陣列之一結構。
  20. 如請求項19之方法，其中該結構包含有一3D反及記憶體陣列。
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