[go: up one dir, main page]

TW201701359A - 半導體元件與其製作方法 - Google Patents

半導體元件與其製作方法 Download PDF

Info

Publication number
TW201701359A
TW201701359A TW104138302A TW104138302A TW201701359A TW 201701359 A TW201701359 A TW 201701359A TW 104138302 A TW104138302 A TW 104138302A TW 104138302 A TW104138302 A TW 104138302A TW 201701359 A TW201701359 A TW 201701359A
Authority
TW
Taiwan
Prior art keywords
layer
epitaxial layer
epitaxial
fin
gate
Prior art date
Application number
TW104138302A
Other languages
English (en)
Other versions
TWI619174B (zh
Inventor
江國誠
蔡慶威
迪亞玆 卡羅司
王志豪
連萬益
梁英強
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW201701359A publication Critical patent/TW201701359A/zh
Application granted granted Critical
Publication of TWI619174B publication Critical patent/TWI619174B/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/791—Arrangements for exerting mechanical stress on the crystal lattice of the channel regions
    • H10D30/797—Arrangements for exerting mechanical stress on the crystal lattice of the channel regions being in source or drain regions, e.g. SiGe source or drain
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/023—Manufacture or treatment of FETs having insulated gates [IGFET] having multiple independently-addressable gate electrodes influencing the same channel
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/014—Manufacture or treatment of FETs having zero-dimensional [0D] or one-dimensional [1D] channels, e.g. quantum wire FETs, single-electron transistors [SET] or Coulomb blockade transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/0217—Manufacture or treatment of FETs having insulated gates [IGFET] forming self-aligned punch-through stoppers or threshold implants under gate regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/024—Manufacture or treatment of FETs having insulated gates [IGFET] of fin field-effect transistors [FinFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
    • H10D30/43—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having 1D charge carrier gas channels, e.g. quantum wire FETs or transistors having 1D quantum-confined channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/611—Insulated-gate field-effect transistors [IGFET] having multiple independently-addressable gate electrodes influencing the same channel
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/62—Fin field-effect transistors [FinFET]
    • H10D30/6211—Fin field-effect transistors [FinFET] having fin-shaped semiconductor bodies integral with the bulk semiconductor substrates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
    • H10D30/6735—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes having gates fully surrounding the channels, e.g. gate-all-around
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6757—Thin-film transistors [TFT] characterised by the structure of the channel, e.g. transverse or longitudinal shape or doping profile
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/113—Isolations within a component, i.e. internal isolations
    • H10D62/115—Dielectric isolations, e.g. air gaps
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/117—Shapes of semiconductor bodies
    • H10D62/118—Nanostructure semiconductor bodies
    • H10D62/119—Nanowire, nanosheet or nanotube semiconductor bodies
    • H10D62/121—Nanowire, nanosheet or nanotube semiconductor bodies oriented parallel to substrates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/117—Shapes of semiconductor bodies
    • H10D62/118—Nanostructure semiconductor bodies
    • H10D62/119—Nanowire, nanosheet or nanotube semiconductor bodies
    • H10D62/122—Nanowire, nanosheet or nanotube semiconductor bodies oriented at angles to substrates, e.g. perpendicular to substrates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/149—Source or drain regions of field-effect devices
    • H10D62/151—Source or drain regions of field-effect devices of IGFETs 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/213—Channel regions of field-effect devices
    • H10D62/221—Channel regions of field-effect devices of FETs
    • H10D62/235—Channel regions of field-effect devices of FETs of IGFETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/82—Heterojunctions
    • H10D62/822—Heterojunctions comprising only Group IV materials heterojunctions, e.g. Si/Ge heterojunctions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/017—Manufacture or treatment using dummy gates in processes wherein at least parts of the final gates are self-aligned to the dummy gates, i.e. replacement gate processes

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)

Abstract

一種半導體元件的製造方法，包含形成從基材延伸之鰭片並具有源極/汲極區域和通道區域。鰭片包含具有第一組成的第一磊晶層和位於第一磊晶層之上的第二磊晶層，而第二磊晶層具有第二組成。從鰭片之閘極/源極區域移除第二磊晶層以形成間隙。填充介電材料於間隙中。於第一磊晶層之至少兩個表面上形成另一磊晶層以形成源極/汲極特徵。

Description

多閘極元件與其製作方法
本揭露是關於半導體元件與其製作方法，特別是一種關於多閘極元件之半導體元件與其製作方法。
電子工業歷經更小和更快的電子元件之大量需求，同時電子元件也支援大量日益複雜和精密的功能。因此，半導體工業持續趨向製造低成本、高效能和低耗能的積體電路(integrated circuit；IC)。到目前為止，這些目標可以藉由按比例縮小半導體積體電路尺寸來完成，因而提高生產效率和降低相關成本。然而，此些按比例縮小製程也導致半導體製程步驟越來越複雜。因此，為了實現半導體積體電路的持續進展，在半導體製造步驟和技術中需要相同的進展。
近來，藉由增加閘極-通道耦合、降低關閉狀態電流和減少短-通道效應(short-channel effects；SCEs)，引入多閘極元件以致力於提升閘極控制。此一引入之多閘極元件為環繞式閘極(gate-all around；GAA)電晶體。環繞式元件之名稱是源自延伸閘極結構以環繞通道區域而提供入口(access)於通道的兩側或四側。環繞式元件與傳統互補式金氧半導體元件 製程相容，以及環繞式元件結構允許環繞式元件大幅地按比例縮小且同時維持閘極控制和減輕短-通道效應。在傳統製程下，環繞式元件提供通道於矽奈米線中。然而，整合環繞奈米線之環繞式閘極特徵之製程為一大挑戰。舉例而言，雖然現今技術已滿足多個層面，但關於形成應變增強(strain enhancement)、形成閘極/源極和創造其他特徵之挑戰，現今技術仍未滿足所有層面。
上述已概述數個實施例的特徵，因此熟習此技藝者可更了解本揭露之態樣。熟悉此技藝者應了解到，其可輕易地利用本揭露做為基礎，來設計或潤飾其他製程與結構，以實現與在此所介紹之實施方式相同之目的及/或達到相同的優點。熟悉此技藝者也應了解到，這類均等架構並未脫離本揭露之精神和範圍，且熟悉此技藝者可在不脫離本揭露之精神和範圍下，進行各種之更動、取代與潤飾。
因此，在一較為廣泛的實施例中，描述半導體元件製造之方法包含形成從基材延伸之鰭片以及具有源極/汲極區域和通道區域。鰭片包含具有第一組成之第一磊晶層和位於第一磊晶層上的第二磊晶層，第二磊晶層具有第二組成。從鰭片之源極/汲極區域移除第二磊晶層以形成間隙。填充介電材料於間隙。於第一磊晶層之至少兩個表面上形成另一磊晶層以形成源極/汲極特徵。
在實施例中，呈現用以製造多閘極元件之方法。 方法包含成長包含第一、第二、第三磊晶層之磊晶堆疊。圖案化磊晶堆疊以形成鰭片。形成虛設閘極結構於鰭片之上。轉換第一區域之第二磊晶層和鰭片之第二區域至介電層。設置第一和第二區域於重疊虛設閘極結構之鰭片的第三區域之間。在轉換第二磊晶層之後，移除虛設閘極結構，因而形成溝槽。於溝槽之中形成金屬閘極結構，其中設置金屬閘極結構於各一第一和第三磊晶層之多側上。在部分進一步實施例中，藉由氧化第二磊晶層轉換第二磊晶層。在部分進一步實施例中，藉由移除第二磊晶層以形成間隙和填充介電材料於間隙來轉換第二磊晶層。
在另一實施例中，形成多閘極半導體元件以提供從基材延伸之第一鰭片。閘極結構延伸於第一鰭片之通道區域之上。第一鰭片區域之通道區域包含藉由部分閘極結構環繞之各一複數個通道半導體層。第一鰭片之源極/汲極區域鄰近閘極結構。源極/汲極區域包含第一半導體層、位於第一半導體層之上的介電層、位於介電層之上的第二半導體層。
100‧‧‧方法
102~124‧‧‧方塊
200‧‧‧元件
202‧‧‧基材
204‧‧‧佈植
302‧‧‧磊晶堆疊
304‧‧‧磊晶層
304A‧‧‧磊晶層
306‧‧‧磊晶層
308‧‧‧硬遮罩層
402‧‧‧鰭片
404‧‧‧溝槽
502‧‧‧氧化層
602‧‧‧淺溝槽隔離特徵
802‧‧‧介電層
902‧‧‧閘極堆疊
904‧‧‧電極層
906‧‧‧硬遮罩層
908‧‧‧氧化層
910‧‧‧氮化層
1002‧‧‧間隙
1102‧‧‧間隔層
1302‧‧‧源極/汲極特徵
1302A‧‧‧材料/磊晶成長鑲嵌層
1402‧‧‧層間介電層
1404‧‧‧溝槽
1502‧‧‧間隙
1602‧‧‧閘極結構
1604‧‧‧閘極介電層
1606‧‧‧金屬層
1702‧‧‧接觸蝕刻阻擋層
2000‧‧‧方法
2002~2022‧‧‧方塊
2100‧‧‧元件
2202‧‧‧磊晶堆疊
3000‧‧‧方法
3802~3824‧‧‧方塊
3902‧‧‧硬遮罩層
3904‧‧‧氧化層
4402‧‧‧源極/汲極特徵
4402A‧‧‧材料/磊晶成長鑲嵌層
4404‧‧‧源極/汲極特徵
4404A‧‧‧材料/磊晶成長鑲嵌層
4700‧‧‧元件
4702‧‧‧閘極結構
4704‧‧‧閘極結構
4706‧‧‧閘極介電層
4710‧‧‧元件/閘極電極
4712‧‧‧閘極電極
5100‧‧‧方法
5102~5126‧‧‧方塊
6000‧‧‧元件
6010‧‧‧元件
閱讀以下詳細敘述並搭配對應之圖式，可了解本揭露之多個樣態。需留意的是，圖式中的多個特徵並未依照該業界領域之標準作法繪製實際比例。事實上，所述之特徵的尺寸可以任意的增加或減少以利於討論的清晰性。
第1圖為根據本揭露之一或多個樣態於提供包含閘極之下的隔離區域之多閘極元件或部分元件的製造方法的流程圖。
第2圖、第3圖、第4圖、第5圖、第6圖、第7圖、第8圖、第9圖、第10圖、第11圖、第12A圖、第13圖、第14圖、第15圖和第16圖為依據第1圖之方法樣態的元件200之實施例的立體視圖。
第12B圖、第17-19圖為依據第1圖之方法樣態的元件200之實施例，對應於上述視圖之剖面示意圖。
第20圖為根據本揭露之一或多個樣態於製造多閘極元件或部分元件的另一方法流程圖。
第21-29圖、第30A圖和第31-34圖為依據第20圖之方法樣態的元件200之實施例的立體視圖。
第30B圖、第35圖、第36圖和第37圖為依據第20圖之方法樣態的元件之實施例，對應於上述視圖之剖面示意圖。
第38圖為根據本揭露之一或多個樣態於製造各一n型和p型多閘極元件或部分元件的另一方法流程圖。
第39A圖、第40A圖、第41A圖、第42A圖、第43A圖、第44A圖、第45A圖、第46A圖和第47A圖為依據第38圖之方法樣態的第一類型之元件之實施例的立體視圖；第39B圖、第40B圖、第41B圖、第42B圖、第43B圖、第44B圖、第45B圖、第46B圖和第47B圖為依據第38圖之方法樣態的第二類型之元件之實施例的立體視圖。
第48A圖、第49A圖、第50A圖為依據第38圖之方法樣態的第一類型之元件之實施例，對應於上述視圖之剖面示意圖；第48B圖、第49B圖、第50B圖為依據第38圖之方法樣態的第二類型之元件之實施例，對應於上述視圖之剖面示意圖。
第51圖為根據本揭露之一或多個樣態於製造各一n型和p型多閘極元件或部分元件的另一方法流程圖。
第52A圖、第53A圖、第54A圖、第55A圖、第56A圖、第57A圖、第58A圖、第59A圖和第60A圖為依據第51圖之方法樣態的第一類型之元件之實施例的立體視圖。第52B圖、第53B圖、第54B圖、第55B圖、第56B圖、第57B圖、第58B圖、第59B圖和第60B圖為依據第51圖之方法樣態的第二類型之元件之實施例的立體視圖。
第61A圖、第62A圖、第63A圖為依據第51圖之方法樣態的第一類型之元件之實施例，對應於上述視圖之剖面示意圖；第61B圖、第62B圖、第63B圖為依據第52圖之方法樣態的第二類型之元件之實施例，對應於上述視圖之剖面示意圖。
以下將以圖式及詳細說明清楚說明本揭露之精神，任何所屬技術領域中具有通常知識者在瞭解本揭露之實施例後，當可由本揭露所教示之技術，加以改變及修飾，其並不脫離本揭露之精神與範圍。舉例而言，敘述「第一特徵形成於第二特徵上方或上」，於實施例中將包含第一特徵及第二特徵具有直接接觸；且也將包含第一特徵和第二特徵為非直接接觸，具有額外的特徵形成於第一特徵和第二特徵之間。此外，本揭露在多個範例中將重複使用元件標號以及/或文字。重複的目的在於簡化與釐清，而其本身並不會決定多樣態的實施例以及/或所討論的配置之間的關係。
此外，方位相對詞彙，如「在...之下」、「下面」、「下」、「上方」或「上」或類似詞彙，在本文中為用來便於描述繪示於圖式中的一個元件或特徵至另外的元件或特徵之關係。方位相對詞彙除了用來描述裝置在圖式中的方位外，其包含裝置於使用或操作下之不同的方位。當裝置被另外設置(旋轉90度或者其他面向的方位)，本文所用的方位相對詞彙同樣可以相應地進行解釋。
應當注意，本揭露之實施例以多閘極電晶體之型式呈現。多閘極電晶體包含閘極結構形成於通道區域之至少兩側的電晶體。此些多閘極元件可以包含P型金氧半導體元件或N型金氧半導體多閘極元件。由於多閘極元件的類鰭片結構，在此呈現之特定示例又稱為鰭式場效電晶體。同時，在此呈現之多閘極電晶體之類型的實施例又稱為環繞式閘極(gate-all around；GAA)元件。環繞式閘極元件包含任何具有閘極結構之元件或及其部分的元件，形成於通道區域的四側之上(例如環繞部分的通道區域)。在此呈現之元件也包含具有設置於奈米線通道、條狀通道、和或其他適當通道配置之通道區域的實施例。在此呈現之元件具有連結單一、鄰近閘極結構之一或多通道區域(例如奈米線)之實施例。然而，普通技術人員應當認知此教示可以應用於單一通道(例如單一奈米線)或任何數量通道。普通技術人員應當可以從本揭露之多樣態中受惠於半導體元件之其他示例。
第1圖繪示包含製造多閘極元件之半導體製造方法100。於此使用之術語「多閘極元件」是用以描述具有至少 部分閘極材料設置於元件之至少一通道之多側邊之上的元件(例如半導體電晶體)。在部分示例中，多閘極元件又稱為環繞式閘極元件，具有設置於元件之至少一通道的四側邊之上的閘極材料。通道區域又稱為「奈米線」，包含在此使用之多樣態幾何形狀(例如：圓柱狀、條狀)和多樣態尺寸。
第2-11圖、第12A圖和第13-16圖為依據第1圖之方法樣態的元件200之實施例的立體視圖。第12B圖、第17圖和第18圖為依據第1圖之方法樣態的元件200之實施例，對應於上述視圖之剖面示意圖。應當理解在此所討論之其他實施例和示例性的元件，可以藉由金氧半導體技術製程流程製造部份的半導體元件200，因而在此僅簡述部分步驟。進一步地，示例性的半導體元件可以包含多樣態之其他元件和特徵，像是其他類型的元件，例如：額外的電晶體、雙載子接面電晶體、電阻、電容、電感、二極體、融線、靜態隨機存取記憶體、和/或其他邏輯電路等，但為了更加理解本揭露之發明概念而在此簡化元件。在部分實施例中，示例性的元件包含複數個可以內連接的半導體元件(例如電晶體)，又包含P型場效電晶體、N型場效電晶體等。此外，應當注意包含任何參照第2-19圖之描述的方法100之製程步驟，以及提供於本揭露之其他方法和示例性的圖示僅是作為範例，不應以此限制本揭露之專利申請範圍。
方法100始於方塊102，其中提供一基材。參照第2圖之示例，於方塊102之實施例中提供一基材202。在部分實施例中，基材202可以為半導體基材，例如矽基材。基材202 可以包含多樣態之層，包含形成於半導體基材上的導電層或隔離層。取決於習知技術中的設計需求，半導體基材可以包含多樣態之摻雜。舉例而言，於基材202區域之中形成不同的摻雜曲線(例如：n井、p井)，以設計出不同類型的元件(例如：n型場效電晶體、p型場效電晶體)。適當的摻雜可以包含離子佈植摻雜和/或擴散製程。典型上，基材202在介於區域之間具有隔離特徵(例如淺溝槽隔離(shallow trench isolation；STI)特徵)以提供不同類型的元件。基材202也可以包含其他半導體，例如鍺、碳化矽、矽鍺或金剛石。或是，基材202也可以包含化合物半導體和/或合金半導體。進一步地，基材202可以選擇性地包含磊晶層(例如磊晶層(epi-layer))、可以型變基材202以增進效能、可以包含隔離層覆矽(silicon-on-insulator；SOI)和/或具有其他適當的增進特徵。
在方法100之實施例，於方塊102中，執行反碰透(anti-punch through；APT)佈植。舉例而言，可以執行反碰透佈植於重疊元件之通道區域的區域之中，以防止穿透或不必要的擴散。在部分實施例中，執行第一光微影(光)步驟以圖案化P型反碰透區域和執行第二光微影(光)步驟以圖案化N型反碰透區域。舉例而言，在部分實施例中，執行第一光微影步驟可以包含形成光阻層(光阻)於基材202之上，於圖案(例如P型反碰透佈植遮罩)下曝光光阻，執行後曝光烘乾步驟，以及顯影光阻以形成圖案化的光阻層。舉例而言，經由離子佈植步驟進入P型反碰透區域之P型摻雜佈植包含硼、鋁、鎵、銦、或其他P型受體材料。之後，在部分實施例中，可以執行第二光 微影步驟，其中第二光微影步驟可以包含形成光阻層於基材202之上，於圖案(例如N型反碰透佈植遮罩)下曝光光阻，執行後曝光烘乾步驟，以及顯影光阻以形成圖案化的光阻層。舉例而言，經由離子佈植步驟進入N型反碰透區域之N型摻雜佈植包含砷、磷、鎵、銻、或其他P型施體材料。此外，在多樣態的實施例中，反碰透佈植可以具有高摻雜濃度，舉例而言，濃度介於1x1018cm-3和1x1019cm-3之間。在部分實施例中，如下所述，可以有利地運用此些高反碰透摻雜濃度，由於反碰透-佈植基材而存在隨後形成的隔離層，此隔離層可以作為摻雜擴散阻障。反碰透佈植繪示如第2圖之佈植204。
回到第1圖，方法100隨後執行方塊104，其中在基材上成長一或多磊晶層。參照第3圖之示例，於方塊104之實施例中，形成磊晶堆疊302於反碰透-佈植基材202上。磊晶堆疊302包含介於於第二組成之磊晶層306之間的第一組成的磊晶層304。第一組成可以不同於第二組成。在部分實施例中，磊晶層304為矽鍺以及磊晶層306為矽。然而，其他實施例可能包含供給不同氧化速率予第一組成和第二組成。舉例而言，在多樣態的實施例中，磊晶層304具有第一氧化速率，而磊晶層306具有小於第一氧化速率的第二氧化速率。在部分實施例中，磊晶層304包含矽鍺，而其中磊晶層306包含矽，磊晶層306之矽氧化速率小於磊晶層304之矽鍺氧化速率。如下所述，在隨後氧化步驟期間，部分磊晶層304被完全氧化，然而只有磊晶層306未被氧化，或在部分實施例中只有輕微地氧化(例如側壁氧化)。
應當注意，為了便於參照側向製程步驟而將最底端之磊晶層標示為304A。然而，在部分實施例中，磊晶層304A與形成在磊晶層304A之上的磊晶層304本質上為相似材料。在部分實施例中，磊晶層304A具有不同於磊晶層304和/或磊晶層306之組成。磊晶層304A的厚度可以大於覆蓋於其上的磊晶層304。
磊晶層306及其部分可以形成多閘極元件200之通道區域。舉例而言，磊晶層306又稱為「奈米線」，使用「奈米線」以形成多閘極元件200之通道區域，例如環繞式閘極元件。亦使用此些「奈米線」以形成如下所述之多閘極元件200之部分的源極/汲極特徵。在此使用之術語「奈米線」意指形狀上為圓柱之半導體層和其他結構，例如條狀的半導體層。以下將進一步討論使用磊晶層306以定義通道或元件之通道。
應當注意繪示於第3圖的三層之各一磊晶層304(包含304A)和磊晶層306僅是用以說明，並不應以此限制本揭露之專利申請範圍。應當理解可以在磊晶堆疊302之中形成任何數量的磊晶層；層之數量取決於元件200之通道區域的理想數量。在部分實施例中，磊晶層306之數量介於2和10之間。
在部分實施例中，磊晶層304具有之厚度範圍為約2-6奈米。磊晶層304(提供於層304A之上)本質上具有均勻的厚度。在部分實施例中，磊晶層304A具有之厚度範圍為約8-15奈米。在部分實施例中，磊晶層306具有之厚度範圍為約6-12奈米。在部分實施例中，堆疊的磊晶層306本質上具有均 勻的厚度。更多細節將描述如下，磊晶層306可以視為隨後-形成多閘極元件之通道區域，其厚度取決於元件效能之考量。磊晶層304可以作為定義隨後-形成多閘極元件之鄰近通道區域之間的間隙距離以及其厚度取決於元件效能之考量。
舉例而言，可以藉由執行分子束磊晶(molecular beam epitaxy；MBE)製程、有機金屬化學氣象沉積(metalorganic chemical vapor deposition；MOCVD)、和/或其他適當的磊晶成長製程磊晶成長堆疊302之層。在部分實施例中，磊晶成長層，例如層306包含與基材202相同之材料。在部分實施例中，304、306包含與基材202不同之材料。如上所述，在至少部分實施例中，磊晶層304包含磊晶成長矽鍺層以及磊晶層306包含磊晶成長矽層。在部分實施例中，磊晶層304A也為矽鍺。二者擇一地，在部分實施例中，任一磊晶層304、磊晶層306包含其他材料例如：鍺、半導體化合物例如碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、和/或銻化銦、半導體合金像是矽鍺、磷化砷鎵(GaAsP)、砷化銦鋁(AlInAs)、砷化鎵鋁(AlGaAs)、砷化鎵銦(InGaAs)、磷化鎵銦(GaInP)、和/或磷砷化鎵銦(GaInAsP)，或以上之組合。如上討論，磊晶層304、磊晶層306之材料選擇取決於提供不同氧化和選擇性蝕刻的特質。在多樣態實施例中，舉例而言，磊晶層304、磊晶層306本質上為無摻雜(例如具有本質摻雜濃度從約0cm-3到約1x1017cm-3)，亦即在磊晶成長製程期間未企圖執行摻雜。
同時，如第3圖所示之示例，形成硬遮罩層308於 磊晶堆疊302之上。在部分實施例中，硬遮罩層308包含氧化層(例如包含二氧化矽之焊墊氧化物)和形成於氧化層之上的氮化層(例如包含氮化矽之焊墊氮化物)。在部分示例中，硬遮罩層308包含熱成長氧化物、化學氣相沉積-沉積氧化物、原子層沉積-沉積氧化物。在部分實施例中，硬遮罩層308包含藉由化學氣相沉積或其他適當技術沉積之氮化層。使用硬遮罩層308以保護部分基材202和/或磊晶堆疊302，和/或定義以下所述之圖案(如鰭片元件)。
方法100隨後執行方塊106，其中圖案化並形成鰭片元件。參照第4圖之示例，在方塊106之實施例中，形成從基材202延伸的複數個鰭片元件402。在多樣態的實施例中，各一鰭片元件402包含從基材202形成的部分基材202，部分磊晶堆疊之各一磊晶層包含磊晶層304/304A和磊晶層306，以及從硬遮罩層308形成的部分硬遮罩層308。
使用包含微影和蝕刻製程之適當製程製造鰭片402。微影製程包含形成光阻層於基材202之上(例如於第3圖之硬遮罩層308之上)，於圖案下暴露光阻，執行後曝光烘乾製程，以及顯影光阻以形成包含光阻之遮罩元件。在部分實施例中，可以使用電子束微影製程執行圖案化光阻以形成遮罩元件。隨後可以使用遮罩元件以保護基材202之區域以及保護形成於此之層，同時經由硬遮罩層308、磊晶堆疊302而進入基材202蝕刻未保護區域以形成溝槽404，因此拆散複數個延伸地鰭片402。可以使用乾式蝕刻(例如反應性離子蝕刻)、濕式蝕刻、和/或其他適當的製程蝕刻溝槽404。
舉例而言，可以使用多個其他實施例之方法以形成位於基材之上的鰭片，包含定義鰭片區域(例如藉由遮罩或隔離區域)以及以鰭片402之形式磊晶成長磊晶堆疊302。在部分實施例中，鰭片402之形成可以包含修剪(trim)製程以減少鰭片402之寬度。修剪製程可以包含濕式或乾式蝕刻製程。
方法100隨後執行方塊108，其中執行氧化製程以在鰭片元件內形成隔離區域。參照第5圖之示例，在方塊108之實施例，暴露元件200於氧化製程使得各一複數個鰭片402之部分磊晶層304A被完全氧化。轉換部分磊晶層304A為氧化層502，以提供隔離區域/層。在部分實施例中，氧化層502具有之厚度範圍為約5至約25奈米。在實施例中，氧化層502可以包含氧化矽鍺(SiGeOx)。
方塊108之氧化製程可以包含形成和圖案化多樣態之遮罩層，使得氧化被控制於磊晶層304A。在其他實施例中，由於於磊晶層304A的組成使得氧化製程為選擇性地氧化。在部分示例，可以藉由暴露元件200至濕式氧化步驟、乾式氧化步驟或以上組合以執行氧化製程。在至少一部分實施例中，暴露元件200於濕式氧化製程，此濕式氧化製程使用水氣或蒸氣作為氧化劑，在壓力為約一大氣壓力，伴隨溫度範圍約400-600℃，以及時間約0.5-2小時。應當注意提供於此之氧化製程條件僅僅為示例，不應以此企圖限制本揭露。
如上所述，在部分實施例中，部分第一磊晶層304A可以包含具有第一氧化速率之材料，以及部分第二磊晶層306可以具有小於第一氧化速率之第二氧化速率的材料。舉 例而言，在實施例中，部分第一磊晶層304A包含矽鍺，以及其中部分第二磊晶層306包含矽，矽鍺具有較快的氧化速率(例如相較於矽)，能確保矽鍺層(例如部分磊晶層304A)完全被氧化，同時縮小或消除其他磊晶層304之氧化。應當理解可以選擇上述之任何複數個材料為各一部分第一和第二磊晶層，進而提供不同適當的氧化速率。
各一鰭片元件402之生成氧化層502可以作為先於佈植基材202之反碰透摻雜的擴散阻障，擴散阻障直接地存在於氧化層502之下的基材202之中。因此，舉例而言，在多樣態的實施例中，氧化層502可以作為防止於部分基材202內之反碰透摻雜免於擴散而進入重疊的磊晶層306，以作為隨後形成多閘極元件的通道區域。在其他實施例中，省略氧化層502。
方法100隨後執行方塊110，在介於鰭片之間形成淺溝槽隔離特徵。參照第6圖之示例，設置淺溝槽隔離特徵602於鰭片402之間。舉例而言，在部分實施例中，首先設置介電層於基材202之上，以介電材料填充溝槽404。在部分實施例中，介電層可以包含二氧化矽、氮化矽、氮氧化矽(silicon oxynitride)、摻氟矽酸鹽玻璃(fluorine-doped silicate glass；FSG)、低介電係數介電質、或以上組合，和/或在習知技術之其他適當材料。在多樣態示例中，藉由化學氣相沉積製程、次大氣壓化學氣相沉積(sub-atmospheric chemical vapor deposition,SACVD)製程、流性化學氣相沉積製程、原子層化學氣相沉積製程、物理氣相沉積製程，和/或其他適當製程 沉積介電層。在部分實施例中，舉例而言，在沉積介電層之後，退火元件200以改善介電層的品質。在部分實施例中，介電層(以及隨後形成的淺溝槽隔離特徵602)可以包含多層結構，舉例而言，具有一或多襯層。
在形成淺溝槽隔離特徵過程中，沉積介電層之後，薄化且平坦化沉積的介電材料，例如藉由化學機械研磨(chemical mechanical polishing；CMP)製程。化學機械研磨製程平坦化頂表面因而形成淺溝槽隔離特徵602。如第6圖所示，在部分實施例中，化學機械研磨製程通常平坦化元件200之頂表面以及形成淺溝槽隔離特徵602，同時可以在各一複數個鰭片元件402中移除硬遮罩層308。在部分實施例中，硬遮罩層308之移除可以選擇性地藉由使用適當的蝕刻步驟(例如乾式或濕式蝕刻)來執行。
方法100繼續方塊110，挖凹介於鰭片之淺溝槽隔離特徵。參照第7圖之示例，挖凹淺溝槽隔離特徵602以提供鰭片402延伸超過淺溝槽隔離特徵602。在部分實施例中，挖凹製程可以包含乾式蝕刻製程、濕式蝕刻製程，和/或以上組合。在部分實施例中，控制挖凹深度(例如控制蝕刻時間)以產生鰭片元件402之暴露上端部分的理想高度「H」。高度「H」暴露磊晶堆疊302之各一層。雖然第7圖繪示淺溝槽隔離特徵602本質上與隔離層502之頂表面共平面，但在其他實施例中並非必須。
方法100隨後執行方塊112，其中形成犧牲層(sacrificial layer)/特徵。在部分實施例中，形成虛設介電層 (dummy dielectric layer)和/或虛設閘極(dummy gate)結構。舉例而言，方塊112可以包含在虛設閘極結構之後的虛設氧化沉積。雖然本討論藉由形成虛設閘極結構和隨後取代執行取代閘極製程，然而也可能為其他配置方式。
參照第8圖，形成介電層802於基材202上。在部分實施例中，介電層802可以包含二氧化矽、氮化矽、高-介電係數介電材料或其他適當材料。在多樣態示例中，藉由化學氣相沉積製程、次大氣壓化學氣相沉積製程、流性化學氣相沉積製程、原子層化學氣相沉積製程、物理氣相沉積製程，和/或其他適當製程沉積介電層802。舉例而言，可以使用介電層802以防止鰭片元件402遭受隨後製程(例如隨後形成虛設閘極堆疊)之損害。亦可以依如下所述之方式沉積包含第9圖之虛設閘極結構902之額外虛設(例如犧牲)層。
現在參照第9圖之示例，在方塊112之進一步實施例中，執行虛設閘極堆疊之製造和製程。使用第9圖之示例，形成閘極堆疊902。在實施例中，參照方法100之方塊112所述，閘極堆疊902為隨後移除的虛設(犧牲)閘極堆疊。(然而，如上所述，在方法100之部分實施例之中，將維持閘極堆疊或及其部分，舉例而言，可以為高-介電係數/金屬閘極堆疊。在此實施例中，將在方塊122形成高-介電係數金屬閘極堆疊前，執行方法100之確切步驟)。
因此，在部分實施例中使用最終-閘極(gate-last)製程，閘極堆疊902可以為虛設閘極堆疊以及可以在元件200之後續製程步驟中藉由最終閘極堆疊取代。特定而言，閘極堆 疊902可以在之後製程步驟藉由如下討論之高-介電係數介電層(high-K dielectric layer；HK)和金屬閘極電極(metal gate electrode；MG)取代。在部分實施例中，於基材202之上形成閘極堆疊902以及於鰭片元件402之上設置至少部分閘極堆疊902。重疊於閘極堆疊902之部分鰭片元件402又稱為通道區域。同時閘極堆疊902定義鰭片402之源極/汲極區域，舉例而言，鰭片之區域與磊晶堆疊302為相近且位於通道區域之相對側。
在部分實施例中，閘極堆疊902包含介電層802、電極層902和可以包含多層908和910(例如氧化層908和氮化層910)之硬遮罩層906。在部分實施例中，舉例而言，在先於沉積閘極堆疊902前移除介電層802，使得介電層802不包含在閘極堆疊902之中。在部分實施例中，額外的虛設閘極介電層包含額外的或在介電層802的場所(lieu)中的閘極堆疊。在部分實施例中，藉由多樣態製程步驟例如：層沉積、圖案化、蝕刻以及其他適當製程步驟形成閘極堆疊902。示例性層沉積製程包含化學氣相沉積製程(同時包含低壓化學氣相沉積、電漿增進化學氣相沉積)、物理氣相沉積、原子層化學氣相沉積、熱氧化、電子束蒸鍍，和/或其他適當的沉積技術或以上組合形成閘極堆疊902。以形成閘極堆疊為例，圖案化製程包含微影製程(例如：光微影或電子束微影)，更包含光阻塗佈(例如旋轉塗佈)、軟烘烤、光罩對位、曝光、後曝光烘烤、光阻顯影、浸潤、乾式(例如旋乾和/或硬烘烤)，其他適當微影技術，和/或以上組合。在部分實施例中，蝕刻製程可以包含乾式蝕 刻(例如反應性離子蝕刻)，濕式蝕刻，和/或其他蝕刻方法。
如上所指，閘極堆疊902可以包含額外閘極介電層。舉例而言，閘極堆疊902可以包含氧化矽。替換地或額外地，閘極堆疊902之閘極介電層可以包含氮化矽、高-介電係數介電材料或其他適當材料。在部分實施例中，閘極堆疊902之電極層904可以包含多晶相矽(多晶矽)。在部分實施例中，硬遮罩層906包含氧化層908，例如包含二氧化矽的焊墊氧化層。在部分實施例中，硬遮罩層906包含氮化層910，例如包含氮化矽、氮氧化矽或替換地包含碳化矽之焊墊氮化層。
如第9圖所示，在部分實施例中，在形成虛設閘極結構902之後，從包含未覆蓋閘極結構902之鰭片元件402之基材的暴露區域中移除介電層802。
方法100隨後執行方塊114，其中從鰭片元件之源極/汲極區域(例如鄰近重疊閘極堆疊之通道區域之鰭片區域)移除選擇性地磊晶堆疊之磊晶層。如第10圖所示，從基材202之鰭片402之源極/汲極區域之中移除磊晶層304。第10圖繪示間隙1002於磊晶層304之位置之中(如第9圖)。在周圍環境(例如：空氣、氮氣)填充間隙1002。在實施例中，藉由選擇性濕式蝕刻製程移除磊晶層304。在部分實施例中，選擇性濕式蝕刻包含APM蝕刻(例如混合氨水-過氧化氫-水)。在部分實施例中，選擇性地移除包含隨著氧化鍺矽移除後之矽鍺氧化。舉例而言，藉由提供臭氧清潔以氧化而隨後藉由蝕刻液例如氫氧化胺移除氧化鍺矽。在實施例中，磊晶層304為矽鍺以及磊晶層306為矽而允許選擇性地移除磊晶層304。
方法100隨後執行方塊116，其中設置間隔層於基材之上。間隔層可以為形成於基材上的保形介電層。間隔層可以於閘極結構之側壁形成間隔元件。間隔層閘極結構也可以藉由提供上述方塊114之移除磊晶層而填充間隙。參照第11圖，設置間隔層1102於基材之上，基材202包含填充間隙(如第10圖之間隙1002)於鰭片元件402之源極/汲極區域中的磊晶層之間。
間隔層1102可以包含介電材料，例如氧化矽、氮化矽、碳化矽、氮氧化矽、氮炭化矽薄膜、碳化氧矽、氮化碳氧矽(SiOCN)，和/或以上組合。在部分實施例中，間隔層1102包含多層，例如主要間隔壁、襯層以及諸如此類之層。舉例而言，藉由使用製程，例如：化學氣相沉積製程、次大氣壓化學氣相沉積製程、流性化學氣相沉積製程、原子層化學氣相沉積製程、物理氣相沉積製程，和/或其他適當製程沉積介電材料於閘極堆疊902上而形成間隔層1102。在確切實施例中，在背蝕刻(異相性)介電材料之後沉積。在部分實施例中，在形成側壁間隔層1102之前，執行離子佈植製程以形成輕摻雜汲極特徵於半導體元件200內。
在部分實施例中，參照第12A和12B圖的示例，在形成間隔層1102之後，可以背蝕刻間隔層1102以暴露鄰近和未覆蓋閘極結構902之部分鰭片元件402(例如源極/汲極區域)。間隔層材料仍舊位於閘極結構902之側壁而形成閘極元件。在部分實施例中，間隔層1102之背蝕刻可以包含濕式蝕刻製程、乾式蝕刻製程、多-步驟蝕刻製程和/或以上組合。如第 12A/12B圖所示，雖然可以從暴露之磊晶堆疊302頂表面以及暴露之磊晶堆疊302之側表面移除間隔層1102，然而間隔層1102仍舊介於源極/汲極區域中之磊晶堆疊302的磊晶層306之間。第12B圖繪示相對於第12A圖之部分剖面示意圖。介於磊晶層306之間隔層1102之厚度可以介於約2-6奈米。
方法100隨後執行方塊118，其中形成源極/汲極特徵。藉由執行磊晶成長製程提供磊晶材料來鑲嵌仍舊位於鰭片之源極/汲極區域的部分磊晶層，而形成源極/汲極特徵。參照第13圖的示例，形成源極/汲極特徵1302於鄰近和連接閘極堆疊902之中/之上的基材202上。源極/汲極特徵1302包含藉由磊晶成長半導體材料於暴露的磊晶層306而形成的材料1302A。換句話說，在臨近閘極之奈米線(例如磊晶層306)周圍形成材料1302A；此又稱為在奈米線周圍形成「鑲嵌」。
在多樣態實施例中，成長的半導體材料可以包含鍺、矽、砷化鎵、砷化鋁鎵(AlGaAs)、矽鍺、磷化砷鎵(GaAsP)、磷化矽(SiP)，或其他適當材料。在部分實施例中，在磊晶製程的材料1302A可以為原位摻雜。舉例而言，在部分實施例中，磊晶成長的材料1302A可以摻雜硼。在部分實施例中，磊晶成長的材料1302A可以摻雜碳以形成矽：碳源極/汲極特徵、摻雜磷以形成矽：磷源極/汲極特徵、或摻雜碳和磷兩者以形成磷化矽碳(SiCP)源極/汲極特徵。在實施例中，磊晶層602為矽以及磊晶成長材料1302A也是矽。在部分實施例中，磊晶層602和材料1302A可以包含相似的材料，但為不同地摻雜。在其他實施例中，磊晶層602包含第一半導體材料， 磊晶成長材料1302A包含不同於第一半導體材料之第二半導體材料。
在部分實施例中，磊晶成長材料1302A不為原位摻雜，舉例而言，而是以佈植製程執行摻雜磊晶成長材料1302A。如上所述，隔離層502仍舊存在於閘極堆疊902之下，可以封鎖可能不必要的擴散。
因此，連接閘極結構902之源極/汲極特徵1302包含磊晶材料306和/或磊晶成長的材料1302A。應當注意在沒有挖凹鰭片402之下也可以形成此些特徵。介電材料從間隔層1102介入磊晶層306之間。各一磊晶材料306(例如奈米線)延伸進入通道區域，因而形成多通道、多源極/汲極區域元件。位於源極/汲極區域之磊晶層306之間的間隔層1120之厚度可以為約2到6奈米。
方法100隨後執行方塊120，其中形成層間介電層。在確切實施例中，在形成層間介電層之後，移除虛設閘極堆疊(如下所述)。參照第14圖之示例，在方塊120中之實施例中，形成層間介電層1402於基材202上。在部分實施例中，在形成層間介電層1402之前也形成接觸蝕刻阻擋層(contact etch stop layer；CESL)於基材202上。在部分示例中，接觸蝕刻阻擋層包含氮化矽層、氧化矽層、氮氧化矽層、和/或習知技術之其他材料。可以藉由電漿增進化學氣相沉積製程和/或其他適當沉積或氧化製程形成接觸蝕刻阻擋層。接觸蝕刻阻擋層1702繪示於第17圖。於部分實施例中，在磊晶成長材料1302A之後，以及形成沉積層間介電層1402之前，沉積接觸 蝕刻阻擋層1702。在部分實施例中，層間介電層1402包含材料例如四乙氧基矽烷(tetraethylorthosilicate；TEOS)氧化物、未摻雜矽酸玻璃，摻雜氧化矽例如：硼磷矽酸玻璃(borophosphosilicate glass；BPSG)、熔融矽酸玻璃(fused silica glass；FSG)、磷矽酸玻璃(phosphosilicate glass；PSG)、硼摻雜矽酸玻璃(boron doped silicon glass；BSG)和/或其他適當的介電材料。藉由電漿增進化學氣相沉積製程或其他適當沉積技術沉積層間介電層1402。在部分實施例中，在形成層間介電層1402之後，半導體元件200於退火層間介電層期間將遭受高熱積存製程。如上所述，在如此高熱積存製程期間隔離層502可以封鎖部分可能的反碰透摻雜擴散免於從基材區域內進入到元件通道區域。
在部分示例中，在沉積層間介電層(和/或接觸蝕刻阻擋層)之後，可以執行平坦化步驟以暴露閘極堆疊902之頂表面。舉例而言，平坦化步驟可以包含化學機械平坦化製程以移除重疊於閘極堆疊902之部分層間介電層1402(和如果存在地接觸蝕刻阻擋層)以及平坦化半導體元件200之頂表面。此外，化學機械平坦化製程可以移除重疊於閘極堆疊902之硬遮罩層906以暴露電極層904，例如多晶矽電極層。之後，在部分實施例中，可以從基材移除先前形成而遺留的閘極堆疊902特徵(例如介電層802和電極層904)。在部分實施例中，可以移除電極層904但並未移除介電層(例如802)。從閘極堆疊902移除電極層904(或電極層904以及介電層802)而產生溝槽1404於第14圖中。
最終閘極結構(例如包含高-介電係數介電層和金屬閘極電極)可以隨後形成於溝槽1404之中，如以下所述。使用選擇性蝕刻製程，例如選擇性濕式蝕刻、選擇性乾式蝕刻或以上組合以執行移除虛設閘極堆疊特徵。
方法100隨後執行方塊122，其中提供選擇性地移除元件之通道區域之中的磊晶層。在實施例中，藉由移除虛設閘極電極，提供移除溝槽1404內的鰭片402之區域之選擇性的磊晶層(例如閘極結構將形成於鰭片的區域上和之上，或通道區域)。參照第15圖之示例，從基材202之通道區域和溝槽1404內移除磊晶層304。在部分實施例中，藉由選擇性濕式蝕刻製程移除磊晶層304。在部分實施立中，選擇性濕式蝕刻包含氟化氫。在實施例中，磊晶層304為矽鍺以及磊晶層306為矽，而允許選擇性地移除矽鍺磊晶層304。應當注意在方塊122之過渡製程步驟期間(如第15圖)，提供間隙1502於通道區域之中的鄰近奈米線之間(例如提供間隙1502於磊晶層306之間)。填充間隙1502於大氣環境條件(例如空氣、氮氣等等)。
應當注意繪示於對應圖式之磊晶層306(例如奈米線)本質上具有圓形形狀(例如橢圓)。磊晶層306(例如奈米線)本質上具有條狀形狀於源極汲極區域之中。在部分實施例中，此些不同形狀之磊晶層306歸因於各一區域之製程數量和本質。舉例而言，虛設氧化物之移除和/或高-介電係數介電質沉積製程可以提供圓形形狀於通道區域之中。在部分實施例中，於每一區域中之形狀本質上為類似。
方法100隨後執行方塊124，其中形成閘極結構。 閘極結構可以為多閘極電晶體之閘極。最終閘極結構可以為高-介電係數/金屬閘極堆疊，然而也可能為其他組成。在部分實施例中，閘極結構形成連接多-通道之閘極，連接多-通道之閘極藉由位於通道區域中複數個奈米線提供(具有間隙於此之間)。
參照第16圖之示例，在方塊124之實施例，形成高-介電係數/金屬閘極堆疊1602於元件200之溝槽1404內。在多樣態實施例中，高-介電係數/金屬閘極堆疊1602包含介面層、形成於介面層之上的高-介電係數閘極介電層1604、和/或形成於高-介電係數閘極介電層1604之上的金屬層1606。使用且描述於此之高-介電係數閘極介電質包含具有高介電常數之介電材料，舉例而言，此高介電常數大於熱氧化矽之常數(~3.9)。在此使用之高-介電係數/金屬閘極堆疊的金屬層可以包含金屬、合金、或金屬矽化物。此外，高-介電係數/金屬閘極堆疊的形成可以包含沉積，以形成多樣態閘極材料、一或多襯層，以及包含一或多化學機械研磨製程以移除過量閘極材料，而因此平坦化半導體元件200之頂表面。
在部分實施例中，閘極堆疊1602之介面層可以包含介電材料例如氧化矽(二氧化矽)、矽氧化鉿(HfSiO)、或氮氧化矽(SiON)。藉由化學氧化、熱氧化、原子層沉積、化學氣相沉積、和/或其他適當方法形成介面層。閘極堆疊1602之閘極介電層1604可以包含高-介電係數介電層，例如氧化鉿。或是，閘極堆疊1602之閘極介電層1604可以包含其他高-介電係數介電質，例如：二氧化鈦(TiO2)、二氧化鋯鉿(HfZrO)、 氧化鉭(Ta2O3)、矽酸鉿(HfSiO4)、二氧化鋯(ZrO2)、矽酸鋯(ZrSiO2)、氧化鑭(LaO)、氧化鋁(AlO)、氧化鋯(ZrO)、氧化鈦(TiO)、五氧化二鉭(Ta2O5)、氧化釔(Y2O3)、銫鈦酸(SrTiO3；STO)、鈦酸鋇(BaTiO3；BTO)、鋯酸鋇(BaZrO)、二氧化鋯鉿(HfZrO)、氧化鉿鑭(HfLaO)、矽氧化鉿(HfSiO)、矽氧化鑭(LaSiO)、矽氧化鋁(AlSiO)、氧化鉿鉭(HfTaO)、氧化鈦鉿(HfTiO)、鈦酸鍶鋇((Ba,Sr)TiO3；BST)、氧化鋁(Al2O3)、氮化矽(Si3N4)、氮氧化矽(oxynitrides；SiON)、以上組合、或其他是當材料。可以藉由原子層沉積、物理氣相沉積、化學氣相沉積、氧化、和/或其他是當方法形成高-介電係數閘極介電層1604。繪示閘極堆疊1602之閘極介電層1604於第16圖、第17圖、第18圖和第19圖。高-介電係數/金屬閘極堆疊1602之金屬層可以包含單一層或替代的多層結構，例如：用以增進元件效能之具有選擇性地功函數之金屬層的多種組合(功函數金屬層)、襯層、潤濕層、附著層、金屬合金或矽化物金屬。舉例而言，閘極堆疊1602之金屬層可以包含鈦、銀、鋁、氮化鋁鈦(TiAlN)、碳化鉭(TaC)、氮化碳鉭(TaCN)、氮化矽鉭(TaSiN)、錳(Mn)、鋯(Zr)、氮化鈦(TiN)、氮化鉭(TaN)、釕(Ru)、鉬(Mo)、鋁、氮化鎢(WN)、銅、鎢(W)、錸(Re)、銥(Ir)、鈷(Co)、鎳(Ni)、其他適當金屬材料或以上組合。在多樣態實施例中，可以藉由原子層化學氣相沉積、物理氣相沉積、化學氣相沉積、電子束蒸鍍，和/或其他適當製程形成閘極堆疊1602之金屬層。此外，閘極堆疊1602之金屬層可以分別使用不同的金屬層以形成N-場效電晶體和P-場效 電晶體可以。在多樣態實施例中，可以執行化學機械研磨製程以從閘極堆疊1602之金屬層移除過量的金屬，因而提供本質上平坦的閘極堆疊1602之金屬層的頂表面。繪示閘極堆疊1602之金屬層1606於第16、17和18圖。
此外，金屬層可以提供N-型或P-型功函數，作為電晶體(例如鰭式場效電晶體)之閘極電極，以及在至少部分實施例中，閘極堆疊1602之金屬層可以包含多晶矽層。
元件200可以視為環繞式閘極元件，於奈米線(磊晶層306)之多側壁上形成閘極結構1602。第16圖繪示多閘極元件200之立體視圖以及對應剖面示意圖於第17圖(剖面切線A)、第18圖(經由閘極結構1602之剖面切線C)、第19圖(經由源極/汲極之剖面切線B)。移除層間介電層1402以便於參照第17圖、第18圖和第19圖。如第17圖、第18圖所示，閘極介電層1604設置於磊晶層306(例如奈米線)之下。然而，在其他實施例中，其他部分的閘極結構1602(例如閘極電極1606)也可以設置於磊晶層306之下。在部分實施例中，元件200可以為具有形成於通道區域之至少兩側上的閘極和/或具有其他習知技術之配置的鰭式場效電晶體元件。於第19圖之元件200繪示源極/汲極特徵1302，源極/汲極特徵1302具有位於磊晶層306(例如奈米線)之多表面上的磊晶成長鑲嵌層1302A，同時設置介電層1102於磊晶層306之間。
半導體元件200可以經歷更進一步製程以形成習知技術之多樣態特徵和區域。舉例而言，隨後之製程可以形成接觸開口、接觸金屬、以及多樣態接觸/通孔/線和多層內連接 特徵(例如金屬層和層間介電層)於基材202上，配置並連接多樣態特徵以形成包含一或多多閘極元件之功能電路。為了促進本示例，多層內連接可以包含垂直內連接，例如通孔或接觸，以及水平內連接，例如金屬線。多樣態內連接特徵可以使用多樣態傳導材料，包含銅、鎢、和/或碳化物。在一示例中，使用鑲嵌和/或雙重鑲嵌製程以形成銅相關多層內連接結構。此外，在方法100之前、之間和之後，可以實施額外製程步驟，以及可以依據方法100之多樣態實施例而取代或消除上述部分製程步驟。
第20圖繪示包含製造多閘極元件之半導體製造方法2000。除了以下強調的部分差異，方法2000本質上可以類似於第1圖的方法100。然而，除非特定標註，否則以上所提供參照方法100之類似製程的描述可以相同地應用於此。
第21-29圖、第30A圖以及第31-34圖為依據第20圖之方法2000之多樣態步驟於半導體元件2100之實施例的立體視圖。第30B、35、36以及37圖為依據第20圖之方法2000之多樣態步驟於半導體元件2100之實施例之對應於上述視圖示意圖的剖面示意圖。
方法2000開始於方塊2002，其中提供基材。方塊2002本質上可以類似於上述之方法100之方塊102。參照第21圖之示例，在方塊102之實施例，提供基材202。基材202本質上可以類似於上述所參照之第2圖。同時如上述所參照之第1圖和第2圖，執行反碰透佈植204。
回到第20圖，方法2000隨後執行方塊104，其中 成長一或多磊晶層於基材之上。參照第22圖之示例，於方塊104之實施例中，形成磊晶堆疊2202於反碰透-佈植基材202上。磊晶堆疊2202包含介於第二組成之磊晶層306之間的第一組成之磊晶層304。第一組成和第二組成可以為不同。在實施例中，磊晶層304為矽鍺以及磊晶層306為矽。然而，其他實施例可能包含提供不同氧化速率和/或蝕刻速率予第一組成和第二組成。在多樣態的實施例中，磊晶層304具有第一氧化速率，以及磊晶層306具有小於第一氧化速率的第二氧化速率。舉例而言，在部分實施例中，磊晶層304為矽鍺以及磊晶層306為矽，矽氧化速率小於矽鍺氧化速率。如下所述，在隨後氧化製程期間，部分磊晶層304可以完全被氧化，然而只有磊晶層306未被氧化，或在部分實施例中只有輕微地氧化(例如側壁)。
因此，磊晶堆疊2202除了不包含隨後形成於隔離區域的磊晶層(相較於磊晶層304A)之外，磊晶堆疊2202(以及磊晶層304、磊晶層306)類似上述所參照之方法100的方塊104以及第3圖之磊晶堆疊302。如此，磊晶堆疊2202之各一磊晶層304本質上可以具有相同厚度(例如10%以內)。在實施例中，磊晶堆疊2202之各一磊晶層304具有之厚度為約2-6奈米。在實施例中，磊晶堆疊2202之各一磊晶層306具有之厚度為約6到12奈米。以下將描述更多細節，磊晶層306可以視為隨後-形成多閘極元件之通道區域，其厚度取決於元件效能之考量。磊晶層304可以作為定義位於隨後-形成多閘極元件之鄰近通道區域之間隙距離，以及其厚度取決於元件效能之考量。
應當注意於第22圖中所繪示三層的磊晶堆疊 2202之各一磊晶層304和磊晶層306，僅是用以說明並不應以此限制本揭露之專利申請範圍。應當理解可以在磊晶堆疊2202之中形成任何數量的磊晶層；層之數量取決於元件2100之通道區域的理想數量。在部分實施例中，磊晶層306之數量介於2和10之間。如第22圖所示之示例，可以形成硬遮罩層308於磊晶堆疊2202上，硬遮罩層308本質上類似如上討論所參照之第3圖的硬遮罩層308。
方法2000隨後執行方塊2006，其中形成鰭片元件。參照第23圖之示例，在方塊2006之實施例中，形成複數個從基材202延伸的鰭片元件402。在多樣態的實施例中，各一鰭片元件402包含從基材202形成的基材部分，部分的磊晶堆疊2202之各一磊晶層包含磊晶層304和306，以及從硬遮罩層308行成的部分硬遮罩層。鰭片元件402本質上可以按照類似如上討論之參照方法100之方塊106和/或第4圖形成。
方法2000隨後執行方塊2008，其中在介於鰭片之間形成淺溝槽隔離特徵。參照第24圖和第25圖之示例，設置淺溝槽隔離特徵602於鰭片402和隨後的溝槽之間。淺溝槽隔離特徵602本質上可以按照類似如上討論所參照之方法100之方塊110和/或第6、7圖形成。參照第25圖之示例，挖凹淺溝槽隔離特徵602以提供鰭片402延伸超過淺溝槽隔離特徵602。在部分實施例中，挖凹製程可以包含乾式蝕刻製程、濕式蝕刻製程，和/或以上組合。在部分實施例中，控制(例如控制蝕刻時間)挖凹深度以產生鰭片元件402之上端部分的理想高度「H」。高度「H」暴露磊晶堆疊302之各一層。
方法2000隨後執行方塊2010，其中形成包含虛設閘極結構之犧牲層。方塊2010本質上類似於方法100之方塊112。參照第26圖和第27圖，形成介電層802和閘極結構902(虛設閘極結構)於元件2100上。介電層802和/或閘極結構902本質上類似於如上所討論參照包含方塊112以及第8圖和第9圖。
方法2000隨後執行方塊2012，其中移除磊晶堆疊之選擇性的磊晶層於鄰近閘極堆疊902之鰭片區域，又稱為鰭片之源極/汲極區域，歸因於部分的鰭片稍後便會形成連結多閘極元件2100之源極/汲極特徵。如第28圖所示，從基材202之鰭片元件402之源極/汲極區域之中移除磊晶層304以提供間隙1002於磊晶層304之中(如第27圖)。填充間隙1002於大氣環境中(例如：空氣、氮氣)。方塊2012以及間隙1002本質上分別類似如上所描述之方塊114以及所參照之第1和10圖。
方法2000隨後執行方塊2014，其中設置間隔層於基材之上。方塊2014本質上類似方法100之方塊116，如上述所參照之第1和10圖。如上所述，間隔層可以為包含介電材料之任何包含矽之介電層。示例性的第29圖繪示設置於鰭片402上並包含填充間隙1002的間隔層1102。在部分實施例中，參照第30A圖和第30B圖的示例，在形成間隔層1102之後，可以背蝕刻間隔層1102以暴露鄰近和未覆蓋閘極結構902(例如源極/汲極區域)之部分鰭片元件402。示例性的第30A和30B圖本質上類似如上討論所參照之第12A和12B圖。如上所討論，雖然從暴露之磊晶堆疊2202頂表面以及暴露之磊晶堆疊2202之側表面移除間隔層1102，如第30A/30B圖所示，間隔層1102 仍舊位於源極/汲極區域中之磊晶堆疊302的磊晶層306之間。第30B圖繪示相對於第30A圖之部分剖面示意圖。介於磊晶層306之間隔層1102具有之厚度可以介於約2-6奈米。此外，如第30A圖所示，在背蝕刻間隔層1102之後，進一步地輕微挖凹淺溝槽隔離特徵602，使得淺溝槽隔離特徵602低於或本質上對齊底表面之最底端磊晶層304(例如最底端之矽鍺層)。
方法2000隨後執行方塊2016，其中形成源極/汲極特徵。方塊2016本質上類似如上所述參照第1圖之方法100之方塊118。如上所討論，藉由執行磊晶成長製程形成源極/汲極特徵，提供磊晶材料鑲嵌於鰭片之源極/汲極區域之中的暴露部分磊晶層。舉例而言，除了介電間隔材料設置於磊晶層(或奈米線)之間的地方，磊晶材料可以鑲嵌磊晶層或源極/汲極區域之奈米線。參照第31圖之示例，形成源極/汲極特徵1302於鄰近閘極堆疊902之鰭片元件402上的基材202之上。源極/汲極特徵1302包含藉由磊晶成長半導體材料層於鄰近閘極結構902之磊晶層306所形成之材料1302A。換句話說，形成材料1302A環繞鄰近閘極之奈米線(例如磊晶層306)，又稱為形成「鑲嵌」環繞奈米線。包含磊晶材料1302A之源極/汲極特徵1302本質上可以類似如上討論所參照之第13圖。
方法2000隨後執行方塊2018，其中形成層間介電層。在部分實施例中，同時形成接觸蝕刻阻擋層。在部分實施例中，隨後從基材移除閘極結構。方塊2018本質上類似如上討論所參照之第1圖之方法100方塊120，以及第14圖之示例。參照第32圖之示例，形成層間介電層1402於基材上。如第32 圖所示，從閘極堆疊902移除電極層904(或電極層904和介電層802)導致溝槽1404產生。雖然第32圖繪示介電層802設置於溝槽1404之中的過渡製程，然而在其他實施例中，也可以移除介電層802。
方法2000隨後執行方塊2020，其中提供選擇性地移除元件之通道區域中的磊晶層。在實施例中，在將形成閘極結構於鰭片上或之上的區域移除選擇性地磊晶層。方塊2020本質上類似於第1圖之方法100的方塊122和/或第15圖之示例。參照第33圖之示例，從溝槽1404內的基材202的通道區域移除磊晶層304。如上所討論，在實施例中，磊晶層304為矽鍺以及磊晶層306為矽而允許選擇性地移除矽鍺磊晶層304。應當注意在方塊2020(例如第33圖)期間，於通道區域中鄰近的奈米線之間提供間隙1502(例如間隙1502介於磊晶層306之間)。
方法2000隨後執行方塊2022，其中形成閘極結構。方塊2022本質上類似於如上描述所參照之第1圖之方法100之方塊124，和/或第16圖、第17圖、第18圖和第19圖之示例。參照第34圖，在方塊2022之實施例中，形成高-介電係數/金屬閘極堆疊1602於元件2100之溝槽1404內。閘極堆疊1602本質上類似於如上所討論。
因此，元件2100可以視為包含環繞式閘極元件之多閘極元件，形成閘極結構1602於奈米線(磊晶層304)之多側壁上。多閘極元件2100繪示立體視圖於第34圖以及對應剖面示意圖於第35圖(剖面切線A)、第36圖(經由閘極結構1602之 剖面切線C)、第37圖(經由源極/汲極之剖面切線B)。移除層間介電1402以便於參照於第35圖、第36圖和第37圖。如第35圖、第36圖所示，閘極介電層1604設置於通道區域中的磊晶層306(例如奈米線)之下。然而，在其他實施例中，其他部分的閘極結構1602(例如閘極電極1606)也可以設置於磊晶層306之下。在部分實施例中，元件2100可以具有形成於通道區域之至少兩側上的閘極和/或具有其他習知技術之配置的鰭式場效電晶體元件。
元件2100不同於元件200，舉例而言，省略隔離區域(如隔離層502)於元件200之中。省略提供生產步驟和時間優勢。在部分實施例中，多閘極元件之效能考量不需要考量隔離層。同時如上述所參照之方法100以及示例性的元件200可以參照方法2000以及元件2100執行進一步地製程。
第38圖繪示包含製造多閘極元件之半導體製造的方法3800。方法3800除了以下強調之部分差異，本質上類似第1圖之方法100之多個面向和/或第20圖之方法2000。因此，除非特定標標註，否則以上提供所參照之方法100和/或方法2000之類似製程的描述可以相同地應用於此記。同時，第38繪示兩種類型元件之製造的共同步驟，例如n-型和p-型電晶體形成於相同基材上。
第21圖、第22圖、第23圖、第24圖、第25圖、第26圖和27圖為同時應用於方法3800之多樣態步驟之半導體元件2100之實施例的立體視圖。(此些圖示可以應用於共同和/或本質上相似地製程兩種類型元件)。以下步驟繪示對應第38 圖之方法3800的多樣態步驟於第27圖、第39A圖、第39B圖、第40A圖、第40B圖、第41A圖、第41B圖、第42A圖、第42B圖、第43A圖、第43B圖、第44A圖、第44B圖、第45A圖、第45B圖、第46A圖、第46B圖、第47A圖和47B圖。第48A圖、第48B圖、第49A圖、第49B圖、第50A圖和第50B圖為對應如上所列之立體視圖之剖面示意圖。應當注意圖示標註「A」(例如第39A圖表示第一類型元件(例如p-型場效電晶體)以及圖示標註「B」表示第二類型元件(例如n-型場效電晶體)於對應階段。各一元件類型，例如藉由A圖表示以及藉由B圖表示可以形成於相同基材(例如基材202)上。一或多隔離特徵(例如淺溝槽隔離特徵)可以介於第一類型元件間以隔離第二類型元件。
方法3800開始於方塊3802，其中提供基材。方塊3802本質上可以類似於如上述所參照之第20圖之方法2000之方塊2002以及第21圖，方塊2002為示例性地提供基材202。方法3800隨後執行方塊3804，其中於基材上成長一或多磊晶層，方塊3802本質上類似於如上描述所參照之第20圖之方法2000之方塊2004。第22圖為形成磊晶堆疊2202和硬遮罩層308於基材202上的示例。
方法3800隨後執行方塊3806，其中形成鰭片。方塊3806本質上類似於如上述所參照之第20圖之方法2000之方塊2006。第23圖亦為從基材202延伸複數個鰭片元件之示例。隨後方法3800執行方塊3808，其中形成淺溝槽隔離特徵於鰭片之間。方塊3808本質上類似於如上述所參照之第20圖之方法2000之方塊2008。第24圖和25亦為設置淺溝槽隔離特徵 602於鰭片402之間以及隨後挖凹之示例。
方法3800隨後執行執行方塊3810，其中形成包含虛設閘極結構之犧牲或虛設層於基材上。在實施例中，形成虛設介電質(例如氧化物)以及虛設閘極結構於鰭片之上。方塊3810本質上類似於方法2000之方塊2010。第26圖和第27圖為說明性的以及包含形成介電層802和閘極結構902(例如虛設閘極結構)。
方法3800隨後執行方塊3812，其中氧化第二類型元件上的磊晶堆疊之選擇性地磊晶層，同時藉由遮罩層保護第一類型元件的鰭片。在實施例中，藉由遮罩層例如硬遮罩覆蓋對應P型場效電晶體的鰭片或鰭片區域。在部分實施例中，遮罩層包含具有氧化層(例如包含氧化矽之焊墊氧化物)和/或氮化層(例如包含氮化矽之焊墊氮化物)之硬遮罩層。在部分示例中，遮罩層包含熱成長氧化物、化學氣相沉積-沉積氧化物，和/或原子層沉積-沉積氧化物。在部分實施例中，遮罩層包含藉由化學氣相沉積或其他適當技術沉積之氮化層。
同時在保護第一類型元件之鰭片下，執行氧化製程使得第二類型元件之鰭片的選擇性地磊晶層氧化。在部分實施例中，氧化(例如完全氧化)第二類型元件之磊晶堆疊的矽鍺磊晶層。包含各一第一和第二類型元件之基材可以遭受濕式氧化製程、乾式氧化製程或以上組合。在至少部分實施例中，使用水氣或蒸氣作為氧化劑暴露元件於濕式氧化製程。
參照方塊3812之第39A圖的示例，第一類型元件(例如P型場效電晶體)具有設置於第一類型元件的硬遮罩層 3902。如第39B圖所示，同時設置硬遮罩層3902於第一類型元件之上，執行氧化製程於第二類型元件(例如N型場效電晶體)之鰭片的源極/汲極區域的磊晶層304上。氧化製程提供氧化層3904。在部分實施例中，完全氧化磊晶層304以形成氧化層3904。在部分實施例中，磊晶層304、磊晶層306具有不同氧化速率而允許選擇性地氧化製程。舉例而言，在部分實施例中，磊晶層304為矽鍺以及磊晶層306為矽。矽鍺以較高於矽之氧化速率氧化。再使用第39A圖作為示例，在實施例中，磊晶層304為矽鍺以及產生氧化矽鍺之氧化層3904。在部分實施例中，未氧化磊晶層306。
在部分實施例中，完全氧化磊晶層304以形成氧化層3904。舉例而言，在部分實施例中，如第22-27圖所示，位於源極/汲極區域之中的磊晶層304之厚度為介於約2和6奈米。當氧化磊晶層304時，層可以擴展以提供氧化層3904之厚度，舉例而言，在部分實施例中，氧化層3904具有之厚度介於約5和25奈米。此擴展可以提供應力(例如產生鄰近層之彎曲)，施加至鰭片402之源極汲極區域的磊晶層306。繪示此剖面示意圖於第48B圖。於第48B圖中，因為增加氧化層3904之厚度，磊晶層306便不再與通道區域(閘極之下)和源極/汲極區域之間共平面或共線。應當注意磊晶層306在介於源極/汲極區域和通道區域之間本質上厚度依舊一致(例如6和12奈米)。厚度一致可以供給有益於元件的應變增進，舉例而言，用於N型金氧半導體元件。如上所討論，在部分實施例中，第二類型元件(繪示為圖「B」)為N型場效電晶體。
在部分實施例中，方塊3810持續提供移除硬遮罩層於第一元件類型上。使用第40A/40B圖之示例，從基材202移除硬遮罩層3902。
方法3800隨後執行方塊3814，其中從第一類型(例如P形場效電晶體)元件之鰭片中的源極/汲極區域中移除磊晶堆疊之選擇性的磊晶層。如第41A/41B圖所示，已在第一元件類型(如第41A圖)之鰭片402之源極/汲極區域中移除磊晶層304。第41B圖本質上未改變。當氧化第二元件類型之暴露的磊晶層以形成氧化層3904時，可以選擇性地蝕刻磊晶層304導致磊晶層304移除於第一元件類型。在其他實施例中，執行適當地圖案化和遮蔽步驟。第41A圖繪示間隙1002設置於移除地磊晶層304(如第40A圖)之中。填充間隙1002於周圍環境下(例如空氣、氮氣)。方塊3814和間隙1002本質上分別類似於方塊114和間隙1002如上描述所參照第1和10圖。
方法3800隨後執行方塊3816，其中間隔層設置於鰭片之兩者元件類型之上的基材上。第42A/42B圖繪示設置於鰭片402上的間隔層1102。關於第一類型元件，第42A圖繪示包含於間隙1002之中且形成於鰭片上的間隔層1102。方塊3816本質上類似如上描述所參照之第1之方法100之方塊116和第11圖，和/或如上描述所參照之第20圖之方法2000之方塊2014。在部分實施例中，參照第43A/43B圖的示例，在形成間隔層1102之後，可以背蝕刻間隔層1102以暴露鄰近和未被閘極結構902覆蓋(例如源極/汲極區域)的部分的鰭片元件402。第43A圖的示例本質上類似於如上討論所參照之第12A 和12B圖。如上所討論，如第43A圖所示，雖然可以從磊晶堆疊2202之頂表面以及磊晶堆疊2202之側表面移除間隔層1102，間隔層1102依舊介於第一類型元件的源極/汲極區域中的磊晶堆疊302之磊晶層306之間。介於第一類型元件之鰭片元件之中的磊晶層306之間的間隔層1102之厚度可以為介於約2-6奈米。同時參照第二類型元件，第43B圖繪示經背蝕刻之間隔層1102，使得間隔物依舊位於閘極結構902之側壁以形成間隔元件。
方法3800隨後執行方塊3818，其中形成源極/汲極特徵於各一元件類型之源極/汲極區域中。方塊3818本質上類似如上描述所參照之第20圖之方法2000之方塊2016和第31圖，和/或本質上類似於如上描述所參照之第1和13圖之方法100之方塊118。如上所討論，藉由執行磊晶成長製程提供磊晶材料鑲嵌於鰭片的源極/汲極區域中的部分磊晶層而形成源極/汲極特徵。成長於方塊3818之中的磊晶材料可以為相同或不同於成長於此層上(例如磊晶層306)的磊晶材料。參照第44A/44B圖的示例，形成源極/汲極特徵4402、4404於各一元件類型之鄰近閘極堆疊902之鰭片元件402上。
參照第44A圖之示例，源極/汲極特徵4402包含藉由磊晶成長半導體材料層於鄰近閘極堆疊902之磊晶層306之區域上所形成之材料4402A。換句話說，在臨近閘極之奈米線(例如磊晶層306)周圍形成材料4402A；這又稱為在奈米線周圍形成「鑲嵌」。包含磊晶材料4402A之源極/汲極特徵本質上類似於如上討論所參照之第13圖之源極/汲極磊晶材料 1302A。磊晶材料4402A可以適當摻雜以提供源極/汲極特徵於第一元件類型(例如P型場效電晶體)。
參照第44B圖之示例，源極/汲極特徵4404包含藉由磊晶成長半導體材料層於鄰近閘極結構902之磊晶層306之區域上所形成之材料4404A。換句話說，在臨近閘極之奈米線(例如磊晶層306)周圍形成材料4404A；這又稱為在奈米線周圍形成「鑲嵌」。包含磊晶材料4404A之源極/汲極特徵本質上類似於如上討論所參照之第13圖之源極/汲極磊晶材料1302A。用於材料4402A和材料4404A的材料可以為適當之組成和/或摻雜關於連結元件類型(n-型、p-型)。因此，在實施例中，材料4404A和材料4402A之至少一組成或摻雜為不相同。舉例而言，在部分實施例中，磊晶材料提供適合P型場效電晶體之源極/汲極材料；磊晶材料4404A提供適合N型場效電晶體之源極/汲極材料。因此，可以形成源極/汲極特徵4402、4404於相同或不同製程中。
方法3800隨後執行方塊3820，其中形成層間介電層。在部分實施例中，也形成接觸蝕刻阻擋層。在部分實施例中，隨後也從基材移除閘極結構。方塊3820本質上類似於如上描述所參照之第1圖之方法100之方塊120以及第14圖之示例，和/或本質上類似於第20圖之方法2000之方塊2018以及第32圖之示例。參照第45A/45B之示例，形成層間介電層1402於基材202之上。如第45A/45B圖所示，從閘極堆疊902移除電極層904(或電極層904和介電層802)而產生溝槽1404。雖然第45A圖繪示介電層802設置於溝槽1404之中的過渡製程，然 而在其他實施例中，也可以將介電層802移除。
方法3800隨後執行方塊3822，其中提供選擇性地移除元件之通道區域中的磊晶層。在實施例中，在將形成閘極結構於鰭片上或之上的區域移除選擇性地磊晶層，換句話說，在通道區域中移除選擇性地磊晶層。可以於共同步驟中或分別於包含適當遮罩元件之步驟中執行選擇性地移除用於兩者類型之元件。方塊3822本質上類似於第20圖之方法200的方塊2020和/或第33圖之示例，和/或本質上類似於第1圖之方法100的方塊122和/或第15圖之示例。參照第46A/46B圖之示例，從用於兩者類型元件(n-型和p-型)之溝槽1404內的基材202的通道區域移除磊晶層304。如上所討論，在實施例中，磊晶層304為矽鍺以及磊晶層306為矽而允許選擇性移除矽鍺磊晶層304。應當注意在方塊3822(例如第46A/46B圖)期間，於通道區域中鄰近的奈米線之間提供間隙1502(例如間隙1502介於磊晶層306之間)。
方法3800隨後執行方塊3824，其中形成一或多閘極結構。閘極結構可以形成包含高-介電係數/金屬閘極堆疊。方塊3824本質上類似於如上述參照第20之方法2000的方塊2022、第34圖、第35圖、第36圖和第37圖之示例和/或本質上類似於如上述參照第1圖之方法100的方塊124和/或第16圖、第17圖、第18圖和第19圖之示例。形成於第一元件類型之閘極結構可以為不同組成、配置、數量之層以及於第二元件類型之閘極結構可以作為提供相對之功函數。第47圖之示例，在方塊3824之實施例中，形成閘極堆疊4702於第一類型元件之溝 槽1404內。閘極堆疊4702可以包含介面層、閘極介電(例如高-介電係數)層4706，以及閘極電極4710(例如金屬閘極)。參照第47B圖之示例，在方塊3824之實施例中，形成閘極堆疊4704於第二類型元件之溝槽1404之內。閘極堆疊4704可以包含介面層、閘極介電(例如高-介電係數)層4706，以及閘極電極(例如金屬閘極)4712。閘極堆疊4702和閘極堆疊4704可以包含不同組成和/或形成於不同製程之各一介面層、高-介電係數層和閘極電極。閘極堆疊4702提供適當的功函數予第一元件類型(例如P型場效電晶體)。閘極堆疊4704提供適當的功函數予第二件類型(例如N型場效電晶體)。舉例而言，閘極堆疊4702和閘極堆疊4704之金屬層可以包含相同或不同組成，組成之群組包含鈦、銀、鋁、氮化鋁鈦、碳化鉭、氮化碳鉭、氮化矽鉭、錳、鋯、氮化鈦、氮化鉭、釕、鉬、鋁、氮化鎢、銅、鎢、錸、銥、鈷、鎳、其他適當金屬材料或以上組合。
因此，方法3800提供部分實施例之第一類型元件4700。在部分實施例中，元件4700為P型場效電晶體元件。方法3800提供於部分實施例之第二類型元件4710。在部分實施例中，元件4710為N型場效電晶體元件。元件4700和元件4710可以共同提供於相同基材和功能上以形成積體電路。如上所討論，藉由鑲嵌於源極/汲極磊晶層之間的氧化層(如氧化層3904)形成應變增進以提供方法3800之部分實施例和/或元件4710優勢。
元件4700和/或元件4710可以視為環繞式閘極元件，形成閘極結構4702/閘極結構4704於通道區域之奈米線 (磊晶層306)之多側壁上。第47A圖繪示多閘極元件4700之立體視圖以及對應剖面示意圖於第48A圖(剖面切線A)、第49A圖(經由閘極結構4702之剖面切線B)、第50A圖(經由源極/汲極之剖面切線C)。第47B圖繪示多閘極元件4710之立體視圖以及對應剖面示意圖於第48B圖(剖面切線A)、第49B圖(經由閘極結構4702之剖面切線B)、第50B圖(經由源極/汲極之剖面切線C)。移除層間介電1402以便於參照第48A、第49A圖和第50A圖。如第48A圖、第49A圖、第48B圖、第49B圖所示，設置閘極介電層4706於磊晶層306(例如奈米線)之下。然而，在其他實施例中，其他部分分別的閘極結構4702、4704(例如閘極電極4710、閘極電極4712)也可以設置於磊晶層306之下。在部分實施例中，元件4700和/或元件4710可以為具有形成於通道區域之至少兩側上的閘極和/或具有其他習知技術之配置的鰭式場效電晶體元件。於第50A圖、第50B圖之元件4700和元件4710繪示源極/汲極特徵4402、4404，源極/汲極特徵4402、4404具有設置於磊晶層306(例如奈米線)之多表面上的磊晶成長鑲嵌層4402A、4404A，同時具有介電材料(分別具有間隔層1102和氧化層3904)於源極/汲極區域之中的磊晶層306之間。
半導體元件4700和/或元件4710經歷更進一步製程以形成習知技術之多樣態特徵和區域。舉例而言，隨後製程可以形成接觸開口、接觸金屬、以及多樣態接觸/通孔/線和多層內連接特徵(例如金屬層和層間介電層)於基材202上，配置並連接多樣態特徵以形成包含一或多多閘極元件之功能電 路。在部分實施例中，內連接特徵電性連接元件4710和元件4700。為了促進本示例，多層內連接可以包含垂直內連接，例如通孔或接觸，以及水平內連接，例如金屬線。多樣態內連接特徵可以使用多樣態傳導材料包含銅、鎢、和/或碳化物。在一示例中，使用鑲嵌和/或雙重鑲嵌製程以形成銅相關多層內連接結構。此外，在方法3800之前、之間和之後，可以實施額外製程步驟，以及可以依據方法3800之多樣態實施例而取代或消除上述部分製程步驟。
第51圖繪示包含製造多閘極元件之半導體製造的方法5100。除了以下強調的部分差異，方法5100本質上可以類似於第1圖的方法100、第20圖的方法2000、第38圖的方法3800。然而，除非特定標記，否則以上提供參照方法100、方法2000和/或方法3800之類似製程的描述可以相同地應用於此。如上述之方法3800，方法5100繪示共同製程步驟予第一和第二類型元件。然而，方法5100於部分實施例中也提供形成於重疊通道之隔離層，以及提供鰭片之源極/汲極區域阻擋不必要的擴散進入其中一者或兩者元件類型。
第2-9圖為半導體元件之實施例的立體視圖，此些圖示同時應用於方法5100之多樣態步驟。(可以應用此些圖示以共同和/或本質上相似地製程兩種類型元件)。以下步驟繪示對應第51圖之方法5100的多樣態步驟於第9圖、第52A圖、第52B圖、第53A圖、第53B圖、第54A圖、第54B圖、第55A圖、第55B圖、第56A圖、第56B圖、第57A圖、第57B圖、第58A圖、第58B圖、第59A圖、第59B圖、第60A圖和第60B 圖。第61A、61B、62A、62B、63A和63B為對應如上所列之立體視圖剖面示意圖。此些圖示提供方法5100的實施教示於基材上形成關於不同元件類型(例如n-型和p-型)的方法。應當注意圖示標註「A」(例如第52A圖)表示第一類型元件(例如p-型場效電晶體)以及圖示標註「B」表示第二類型元件(例如n-型場效電晶體)於對應階段。各一元件類型，例如藉由A圖表示以及藉由B圖表示可以形成於相同基材(例如基材202)上。一或多隔離特徵(例如淺溝槽隔離特徵)可以介於第一類型元件間以隔離第二類型元件。
方法5100始於方塊5202、5204、5206、5208、5210以及5212，其中提供基材以及包含形成磊晶堆疊、鰭片元件、氧化層、淺溝槽隔離特徵以及虛設閘極之步驟。各一此些方塊5202、5204、5206、5208、5210以及5212本質上類似於如上分別描述所參照之第1圖之方法100之分別的方塊102、104、106、108、110以及112，和第2圖、第3圖、第4圖、第5圖、第6圖、第7圖、第8圖和第9圖。雖然僅繪示單一示例性元件，此些步驟之一或多道製程也可以共同執行於第一類型元件以及第二類型元件。
類似於如上描述所參照之方法100之方塊108，方法5100之方塊5108，提供形成隔離層於鰭片中。此隔離層，繪示為氧化層502，可以作為反碰透摻雜於佈植進入基材202之前的擴散阻障，以及可以直接存在低於氧化層502之基材202中。因此，在多樣態實施例中，氧化層502可以作為防止於部分基材202內之反碰透摻雜擴散，舉例而言，可以防止擴 散進入隨後將形成多閘極元件之通道區域的重疊磊晶層306。應當注意繪示之氧化層502形成於各一元件類型(例如n-型或p-型)。然而，在其他實施例中，可以僅提供氧化層502於單一元件類型上，同時可以在沒有氧化層之下製程其他元件類型(繪示於如上分別描述所參照之第20圖和第38圖之方法200和/或3800之中)。在部分實施例中，形成方法5100於方塊108之氧化層(見第6圖)為介於約5和15奈米。
在方法5100執行方塊5112之後，方法5100隨後執行執行方塊5114，其中氧化第二類型元上的磊晶堆疊之選擇性地磊晶層，同時藉由遮罩層保護第一類型元件的鰭片。在實施例中，藉由遮罩層(例如硬遮罩)覆蓋對應P型場效電晶體的鰭片或鰭片元素。在部分實施例中，遮罩層包含具有氧化層(例如包含氧化矽之焊墊氧化層)和/或氮化層(例如包含氮化矽之焊墊氮化層)之硬遮罩層。在部分示例中，遮罩層包含熱成長氧化物、化學氣相沉積-沉積氧化物，和/或原子層沉積-沉積氧化物。在部分實施例中，遮罩層包含藉由化學氣相沉積或其他適當技術沉積之氮化層。
同時在保護第一類型元件之鰭片下，執行氧化製程，使得第二類型元件之鰭片的選擇性地磊晶層氧化。在部分實施例中，氧化(例如完全氧化)第二類型元件之磊晶堆疊的矽鍺磊晶層。包含各一第一和第二類型元件之基材可以遭受濕式氧化製程、乾式氧化製程或以上組合。在至少部分實施例中，使用水氣或蒸氣作為氧化劑以暴露元件於濕式氧化製程。
參照第52A圖之示例，第一類型元件(例如P型場 效電晶體)具有設置於於第一類型元件之硬遮罩層3902。同時設置硬遮罩層3902於第一類型元件之上，如第52B圖所示，執行氧化製程於第二類型元件(例如N型場效電晶體)之鰭片的源極/汲極區域的磊晶層304上。在部分實施例中，磊晶層304、磊晶層306具有不同氧化速率因而允許選擇性地氧化製程。舉例而言，在部分實施例中，磊晶層304為矽鍺以及磊晶層306為矽。矽鍺以較高於矽之氧化速率氧化。再使用第52A圖作為示例，在實施例中，磊晶層304為矽鍺以及產生氧化矽鍺之氧化層3904。在部分實施例中，未氧化磊晶層306。如上所描述，在部分實施例中，先氧化第二元件類型之中的底磊晶層304以形成氧化層502。在部分實施例中，氧化層502具有大於氧化層3904之厚度。在部分實施例中，兩者氧化層502和氧化層3904為氧化矽鍺。
在部分實施例中，舉例而言，如第2-9圖所示，位於源極/汲極區域之中的磊晶層厚度為介於約2和6奈米。當氧化磊晶層304時，層可以擴展以提供氧化層3904之厚度，舉例而言，在部分實施例中，氧化層3904具有之厚度介於約5和25奈米。此擴展可以提供應力(例如產生鄰近層之彎曲)，施加至鰭片402之源極汲極區域的磊晶層306。繪示此剖面示意圖於第62B圖。於第62B圖中，因為增加氧化層3904之厚度，磊晶層306便不再與通道區域(閘極之下)和源極/汲極區域之間共平面或共線。應當注意磊晶層306在介於源極/汲極區域和通道區域之間本質上厚度依舊一致(例如6和12奈米)。厚度依舊可以供給有益元件之應變增進，舉例而言，用於N型金氧半導 體元件。底層-氧化層502於第二元件區域之厚度可以厚於氧化層3904。在部分實施例中，氧化層502於第二元件區域中之厚度為介於約5奈米和25奈米。
在部分實施例中，方塊5114持續提供移除硬遮罩層於第一元件類型上。使用第53A/53B之示例，從基材202移除硬遮罩層3902。
方法5100隨後執行方塊5116，其中第一類型(例如P形場效電晶體)元件之鰭片之中的鰭片源極/汲極區域中移除磊晶堆疊之選擇性地磊晶層。方塊5116本質上類似於如上分別描述所參照之第38圖之方法3800之方塊3814、第1圖之方法100之方塊114，和/或第20圖之方法2000之方塊2012。如第54A/54B所示，在第一元件類型(如第54A圖)之鰭片402之源極/汲極區域中之基材202移除磊晶層304第二類型元件(如第54B圖)本質上未改變。第54A圖繪示間隙1002設置於移除地磊晶層304(第53A圖)之中。填充間隙1002在周圍環境下(例如空氣、氮氣)。在部分實施例中，介於磊晶層304和氧化的磊晶層3904(氧化磊晶層304)之間的選擇性允許從第一元件類型中選擇性地移除磊晶層304。
方法5100隨後執行方塊5118，其中設置間隔層於鰭片之兩者元件類型之基材上。方塊5100本質上類似如上描述所參照之第38圖之方法3800之方塊3816和第39A/39B圖、如上描述所參照之第1圖之方法100之方塊116，和第11圖、如上描述所參照之第20圖之方法2000之方塊201。第55A/55B繪示設置於鰭片402上的間隔層1102。關於第一類型元件，第 55A圖繪示包含於間隙1002之中且形成於鰭片上的間隔層1102。在部分實施例中，參照第56A和56B的示例，在形成間隔層1102之後，可以背蝕刻間隔層1102以暴露鄰近和未被閘極結構902覆蓋(例如源極/汲極區域)之部分鰭片元件402。示例性的第56圖本質上類似如上所討論參照第12A和12B圖。如上所討論，如第56A圖所示，雖然可以從磊晶堆疊2202之頂表面以及磊晶堆疊2202之側表面移除間隔層1102，間隔層1102依舊介於元件之第一類型的源極/汲極區域之中的磊晶堆疊302之磊晶層306。介於第一類型元件之鰭片之中的磊晶層306之間的間隔層1102之厚度可以為介於約2-6奈米。同時參照第二類型元件，第56B圖繪示經背蝕刻之間隔層1102，使得間隔物依舊位於閘極結構902之側壁形成間隔元件。
方法5100隨後執行方塊5120，其中形成源極/汲極特徵。方塊5120本質上類似如上描述所參照之第38之方法3800之方塊3818，和第44A圖、第44B圖，如上描述所參照之第20圖方法2000之方塊2016，和第31圖，和/或本質上類似於如上描述所參照之第1圖之方法100之方塊118。如上所討論，藉由執行磊晶成長製程提供磊晶材料鑲嵌於鰭片的源極/汲極區域中的部分磊晶層而形成源極/汲極特徵。參照第57A/57B圖的示例，形成源極/汲極特徵4402和4404於各一元件類型之鄰近閘極堆疊902之鰭片元件402上。參照第57A圖之示例，源極/汲極特徵4404包含藉由磊晶成長半導體材料層於鄰近閘極堆疊902之磊晶層306之區域上所形成材料4402A。換句話說，在臨近閘極之奈米線(例如磊晶層306)周圍形成材料 4402A；這又稱為在奈米線周圍形成「鑲嵌」。包含磊晶材料4402A之源極/汲極特徵本質上為類似如上討論所參照之第44A圖，和/或本質上為類似於如上所討論參照第13圖之磊晶源極/汲極材料1302A。參照第57B圖之示例，源極/汲極特徵4404包含藉由磊晶成長半導體材料層於鄰近閘極堆疊902之磊晶層306之區域上所形成材料4404A。換句話說，在臨近閘極之奈米線(例如磊晶層306)周圍形成材料4404A；這又稱為在奈米線周圍形成「鑲嵌」。包含磊晶材料4404A之源極/汲極特徵本質上為類似如上所討論參照第44B圖，和/或本質上為類似於磊晶源極/汲極材料1302A如上所討論參照第13圖。用於材料4404A和材料4404A的材料可以為適當之組成和/或摻雜關於連結元件類型(n-型、p-型)。因此，在實施例中，材料4404A和4204在至少一組成或摻雜中不同。舉例而言，在部分實施例中，磊晶材料4204A提供適合於P型場效電晶體之源極/汲極材料；磊晶材料4404A提供適合於N型場效電晶體之源極/汲極材料。因此，可以形成源極/汲極特徵4402和4404於相同或不同製程中。
方法5100隨後執行方塊5122，其中形成層間介電層和/或移除閘極電極。方塊5122本質上類似方法300之方塊3820、方法200之方塊2018和/或方法100之方塊120f。參照第58A/58B之示例，形成層間介電層1402於基材202之上。如第59A/59B圖所示，移除電極層904(或電極層904和介電層802)而產生溝槽1404。
方法5100隨後執行方塊5124，其中提供選擇性地 移除元件之通道區域中的磊晶層。在實施例中，在將形成閘極結構於鰭片上或之上的區域移除選擇性地磊晶層，換句話說，在通道區域中移除選擇性地磊晶層。可以執行選擇性地移除共同用於兩者類型之元件，或於包含適當遮罩元件之分別步驟中。方塊5124本質上類似於方法3800的方塊3822、第20圖之方法200的方塊2020和/或第33圖之示例，和/或1圖之方法100的方塊122和/或第15圖之示例。參照第59A/59B圖之示例，從用於兩者類型元件(n-型和p-型)之溝槽1404內的基材202的通道區域移除磊晶層304。如上所討論，在實施例中，磊晶層304為矽鍺以及磊晶層306為矽而允許選擇性移除矽鍺磊晶層304。應當注意在方塊5124(例如第59A/59B圖)期間，於通道區域中鄰近的奈米線之間提供間隙1502(例如間隙1502介於磊晶層306之間)。
方法5100隨後執行方塊5126，其中形成閘極結構。方塊3824本質上類似於方法3800的方塊3824、如上述所參照之第20圖之方法2000的方塊2022、第34圖、第35圖、第36圖和第37圖和/或本質上類似於如上述所參照之第1圖之方法100的方塊124和/或第16圖、第17圖、第18圖和第19圖之示例。參照第60A圖之示例，在方塊5126之實施例中，形成閘極堆疊4702於第二類型元件之溝槽1404內。閘極堆疊4702和閘極堆疊4704可以包含不同組成和/或形成於不同製程期間。各一或兩者閘極結構4702和閘極堆疊4704可以為高-介電係數/金屬閘極堆疊。閘極堆疊4702提供適當的功函數予第一元件類型(例如P型場效電晶體)。閘極堆疊4704供適當的功函數予 第二件類型(例如N型場效電晶體)。舉例而言，閘極堆疊4702和閘極堆疊4704之金屬層可以包含相同或不同組成，此些群組鈦、銀、鋁、氮化鋁鈦、碳化鉭、氮化碳鉭、氮化矽鉭、錳、鋯、氮化鈦、氮化鉭、釕、鉬、鋁、氮化鎢、銅、鎢、錸、銥、鈷、鎳、其他適當金屬材料或以上組合。
因此，方法5100提供部分實施例中之第一類型元件6000。在部分實施例中，元件6000為P型場效電晶體元件。方法5100提供部分實施例中之第二類型元件6010。在部分實施例中，元件6010為N型場效電晶體元件。元件6000和6010可以共同提供於相同基材以及功能上以形成積體電路。如上所討論，藉由鑲嵌於源極/汲極磊晶層之間的氧化層(如氧化層3904)形成應變增進以提供方法5100之部分實施例和/或元件6110優勢為。在部分實施例中，元件6000之優點為存在氧化層502於通道和/或源極/汲極區域下。在部分實施例中，元件6100之優點為存在氧化層502於通道和/或源極/汲極區域下。
元件6000和/或6010可以視為環繞式閘極元件，形成閘極結構4702/閘極結構4704於通道區域之奈米線(磊晶層306)之多側壁上。繪示多閘極元件6000之立體視圖於第60A圖以及對應剖面示意圖於第61A圖(剖面切線A)、第62A圖(經由閘極結構4702之剖面切線B)、第63A圖(經由源極/汲極之剖面切線C)。繪示多閘極元件6010之立體視圖於第60B圖以及對應剖面示意圖於第61B圖(剖面切線A)、第62B圖(經由閘極結構4702之剖面切線B)、第63B圖(經由源極/汲極之剖面切線C)。移除層間介電層1402以便於參照於第61A/B圖、第62A/B 圖和第63A/B圖。如第61A圖、第62A圖、第61B圖、第62B圖所示，設置閘極介電層4706於磊晶層306(例如奈米線)之下。然而，在其他實施例中，也可以分別設置其他部分閘極結構4702、閘極結構4704(例如閘極電極4710、4712)於磊晶層306之下。在部分實施例中，元件6000和/或元件6010可以具有形成於通道區域之至少兩側上的閘極和/或具有其他習知技術之配置的鰭式場效電晶體元件。第63A圖、第63B圖之元件6000和6010繪示源極/汲極特徵4402、4404，源極/汲極特徵4402、4404具有設置於磊晶層306(例如奈米線)之多表面上的磊晶成長鑲嵌層4402A、4404A，同時具有介電材料(分別具有間隔層1102和氧化層3904)於源極/汲極區域之中的磊晶層306之間。
半導體元件6000和/或半導體元件6010經歷更進一步製程以形成習知技術之多樣態特徵和區域。舉例而言，隨後製程可以形成接觸開口、接觸金屬、以及多樣態接觸/通孔/線和多層內連接特徵(例如金屬層1606和層間介電層1402)於基材202上，配置並連接多樣態特徵以形成包含一或多多閘極元件之功能電路。為了促進本示例，多層內連接可以包含垂直內連接，例如通孔或接觸，以及水平內連接，例如金屬線。多樣態內連接特徵可以使用多樣態傳導材料包含銅、鎢、和/或碳化物。在一示例中，使用鑲嵌和/或雙重鑲嵌製程以形成銅相關多層內連接結構。此外，在方法5100之前、之間和之後，可以實施額外製程步驟，以及可以依據方法3800之多樣態實施例而取代或消除上述部分製程步驟。
上述已概述數個實施方式的特徵，因此熟習此技藝者可更了解本揭露之態樣。熟悉此技藝者應了解到，其可輕易地利用本揭露做為基礎，來設計或潤飾其他製程與結構，以實現與在此所介紹之實施方式相同之目的及/或達到相同的優點。熟悉此技藝者也應了解到，這類均等架構並未脫離本揭露之精神和範圍，且熟悉此技藝者可在不脫離本揭露之精神和範圍下，進行各種之更動、取代與潤飾。
因此，在一較為廣泛的實施例中，描述半導體元件製造之方法包含形成從基材延伸之鰭片以及具有源極/汲極區域和通道區域。鰭片包含具有第一組成之第一磊晶層和位於第一磊晶層上的第二磊晶層，第二磊晶層具有第二組成。從鰭片之源極/汲極區域移除第二磊晶層以形成間隙。填充介電材料於間隙。形成另一磊晶層於第一磊晶層之至少兩個表面上以形成源極/汲極特徵。
在實施例中，呈現用以製造多閘極元件之方法。方法包含成長包含第一、第二、第三磊晶層之磊晶堆疊。圖案化磊晶堆疊以形成鰭片元件。形成虛設閘極結構於鰭片元件之上。轉換於第一區域之第二磊晶層和鰭片之第二區域至介電層。藉由重疊虛設閘極結構之鰭片的第三區域介入第一和第二區域。在轉換第二磊晶層之後移除虛設閘極結構，因而形成溝槽。於溝槽之中形成金屬閘極結構，其中設置金屬閘極結構於各一第一和第三壘晶層之多側上。在部分進一步實施例中，藉由氧化第二磊晶層轉換第二磊晶層。在部分進一步實施例中，藉由移除第二磊晶層以形成間隙和填充介電材料於間隙來轉 換第二磊晶層。
在另一實施例中，形成多閘極半導體元件以提供從基材延伸的第一鰭片元件。閘極結構延伸於第一鰭片元件之通道區域之上。第一鰭片區域之通道區域包含藉由部分閘極結構環繞之各一複數個通道半導體層。第一鰭片元件之源極/汲極區域鄰近閘極結構。源極/汲極區域包含第一半導體層、位於第一半導體層之上的介電層、位於介電層之上的第二半導體層。
100‧‧‧方法
102~124‧‧‧步驟

Claims (20)

  1. 一種半導體元件的製作方法，包含：形成一鰭片，該鰭片從一基材延伸，該鰭片具有一源極/汲極區域和一通道區域，其中該鰭片包含一第一磊晶層，該第一磊晶層具有一第一組成與位於該第一磊晶層上的一第二磊晶層，該第二磊晶層具有一第二組成；從該鰭片之該源極/汲極區域移除該第二磊晶層，以形成一間隙；填充一介電材料於該間隙；以及當填充該介電材料於該間隙時，成長另一磊晶材料於該第一磊晶層之至少兩個表面，以形成一源極/汲極特徵。
  2. 如申請專利範圍第1項之製作方法，更包含：形成一第三磊晶層，覆蓋在該第一磊晶層上；氧化該第三磊晶層，以形成一氧化的第三磊晶層；以及其中該氧化的第三磊晶層覆蓋位於該通道區域之上的一閘極和該源極/汲極特徵。
  3. 如申請專利範圍第1項之製作方法，更包含：從該鰭片之該通道區域，移除該第二磊晶層以從另一間隙；以及形成一閘極結構於該通道中的該第一磊晶層之上，其中形成至少一部分的該閘極結構於該另一間隙之中。
  4. 如申請專利範圍第1項之製作方法，更包含： 在形成該鰭片之前，執行一反碰透(anti-punch through；APT)離子佈植於該基材；以及在執行反碰透離子佈植之後和形成該鰭片之前，沉積該第一磊晶層於該基材之上和沉積該第二磊晶層於該第一磊晶之上。
  5. 如申請專利範圍第1項之製作方法，更包含：藉由成長一矽層，形成該第一磊晶層；以及藉由直接成長一矽鍺層於該矽層上，形成該第二磊晶層。
  6. 如申請專利範圍第1項之製作方法，其中該第一磊晶層具有一第一氧化速率，而其中該第二磊晶層具有一第二氧化速率，該第二氧化速率大於該第一氧化速率。
  7. 如申請專利範圍第1項之製作方法，更包含：形成另一鰭片，該另一鰭片從該基材延伸並具有一源極/汲極區域和一通道區域，其中該另一鰭片包含該第一磊晶層和該第二磊晶層；當一硬遮罩層保護該鰭片時，氧化該另一鰭片之該第二磊晶層；以及成長一源極/汲極磊晶層於該另一鰭片之該第一磊晶層上，其中該源極/汲極磊晶層鄰近該氧化的第二磊晶層。
  8. 如申請專利範圍第7項之製作方法，其中該氧化的第二磊晶層之厚度大於該第二磊晶層之厚度，因而提 供該第一磊晶層之一頂表面於該通道區域之中，並位於該另一鰭片之該源極/汲極區域之中的該第一磊晶層之該頂表面之下。
  9. 如申請專利範圍第1項之製作方法，更包含：形成一閘極結構於該鰭片之上，其中該閘極結構設置於該通道區域之中的該第一磊晶層之頂端、底端和相對側邊之上。
  10. 如申請專利範圍第9項之製作方法，更包含：形成該閘極結構的一高介電係數閘極介電質，該高介電係數閘極介電質位於該通道區域之中的該第一磊晶層之頂端、底端和相對側邊之上。
  11. 一種多閘極元件的製作方法，包含：成長一磊晶層堆疊，該磊晶層堆疊包含一第一磊晶層、一第二磊晶層和一第三磊晶層；圖案化該磊晶層堆疊，以形成一鰭片元件；形成一虛設閘極結構於該鰭片元件之上；轉換該第二磊晶層的一第一區域的和該鰭片的一第二區域至一介電層，其中該鰭片的一第三區域介於該第一區域和該第二區域中，其中該第三區域覆蓋於該虛設閘極結構上；在轉換該第二磊晶層之後，移除該虛設閘極結構，因而形成一凹槽；以及形成一金屬閘極結構於該凹槽之中，其中該金屬閘極結 構設置於各一該第一磊晶層和該第三磊晶層的多側。
  12. 如申請專利範圍第11項之製作方法，其中該轉換步驟包含氧化該第二磊晶層的該第一區域。
  13. 如申請專利範圍第11項之製作方法，其中該轉換步驟包含：移除該第二磊晶層的該第一區域以形成一間隙；以及填充一介電材料於該間隙。
  14. 如申請專利範圍第11項之製作方法，更包含：在移除該虛設閘極結構之後，從該鰭片的該第三區域移除該第二磊晶層以形成一間隙於該第三區域。
  15. 如申請專利範圍第14項之製作方法，其中設置該金屬閘極結構的一高介電係數介電層於該第三區域之該間隙之中。
  16. 如申請專利範圍第13項之製作方法，更包含：形成一第四磊晶層，該第四磊晶層覆蓋該第一磊晶層、該第二磊晶層、該第三磊晶層；以及氧化該第四磊晶層以形成一氧化層，其中該氧化層之該厚度大於該介電層之該厚度。
  17. 一種多閘極半導體元件，包含：一鰭片元件，延伸於一基材；一閘極結構，延伸於該鰭片元件之一通道區域之上，其中該鰭片元件之該通道區域包含複數個通道半導體層，該通道半導體層受到一部分的該閘極結構圍繞；以及該鰭片元件的一閘極/源極區域，鄰近於該閘極結構，其中該閘極/源極區域更包含：一第一半導體層，設置於該第一半導體層的一介電層，和設置於該介電層之上的一第二半導體層。
  18. 如申請專利範圍第17項之半導體元件，更包含一第三半導體層，該第三半導體層包覆該第一半導體層和該第二半導體層，以及面對該介電層之一側壁。
  19. 如申請專利範圍第18項之半導體元件，其中該第一半導體層包含矽，該介電層包含氧化的矽鍺，和該第二半導體層包含矽。
  20. 如申請專利範圍第18項之半導體元件，其中該閘極結構的一高介電係數閘極介電質設置於各一該複數個通道半導體層之間。
TW104138302A 2015-06-30 2015-11-19 半導體元件與其製作方法 TWI619174B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/788,161 2015-06-30
US14/788,161 US9818872B2 (en) 2015-06-30 2015-06-30 Multi-gate device and method of fabrication thereof

Publications (2)

Publication Number Publication Date
TW201701359A true TW201701359A (zh) 2017-01-01
TWI619174B TWI619174B (zh) 2018-03-21

Family

ID=57684052

Family Applications (1)

Application Number Title Priority Date Filing Date
TW104138302A TWI619174B (zh) 2015-06-30 2015-11-19 半導體元件與其製作方法

Country Status (4)

Country Link
US (4) US9818872B2 (zh)
KR (1) KR101769213B1 (zh)
CN (1) CN106328539B (zh)
TW (1) TWI619174B (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111128736A (zh) * 2018-10-31 2020-05-08 台湾积体电路制造股份有限公司 半导体元件的制造方法及其元件
TWI761980B (zh) * 2019-10-31 2022-04-21 台灣積體電路製造股份有限公司 半導體裝置結構及其形成方法
TWI775995B (zh) * 2017-12-04 2022-09-01 日商東京威力科創股份有限公司 奈米線或奈米層片電晶體元件之電晶體延遲的控制方法

Families Citing this family (166)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9917195B2 (en) * 2015-07-29 2018-03-13 International Business Machines Corporation High doped III-V source/drain junctions for field effect transistors
US10283638B2 (en) * 2015-08-03 2019-05-07 Samsung Electronics Co., Ltd. Structure and method to achieve large strain in NS without addition of stack-generated defects
US9437501B1 (en) * 2015-09-22 2016-09-06 International Business Machines Corporation Stacked nanowire device width adjustment by gas cluster ion beam (GCIB)
DE112015006939T5 (de) * 2015-09-25 2018-06-14 Intel Corporation Steuerung einer Rückseitenfinnenaussparung mit Möglichkeit mehrerer HSI
US9754840B2 (en) 2015-11-16 2017-09-05 Taiwan Semiconductor Manufacturing Company, Ltd. Horizontal gate-all-around device having wrapped-around source and drain
US9899387B2 (en) * 2015-11-16 2018-02-20 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-gate device and method of fabrication thereof
US9960273B2 (en) * 2015-11-16 2018-05-01 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit structure with substrate isolation and un-doped channel
US10115807B2 (en) * 2015-11-18 2018-10-30 Globalfoundries Inc. Method, apparatus and system for improved performance using tall fins in finFET devices
US10164012B2 (en) 2015-11-30 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
KR102366953B1 (ko) * 2016-01-06 2022-02-23 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US9660033B1 (en) 2016-01-13 2017-05-23 Taiwan Semiconductor Manufactuing Company, Ltd. Multi-gate device and method of fabrication thereof
US9515073B1 (en) * 2016-02-08 2016-12-06 International Business Machines Corporation III-V semiconductor CMOS FinFET device
CN107452793B (zh) * 2016-06-01 2020-07-28 中芯国际集成电路制造(上海)有限公司 半导体装置及其制造方法
US9853150B1 (en) * 2016-08-15 2017-12-26 Taiwan Semiconductor Manufacturing Co., Ltd. Method of fabricating epitaxial gate dielectrics and semiconductor device of the same
CN119050097A (zh) 2016-08-26 2024-11-29 英特尔公司 集成电路器件结构和双侧制造技术
CN108538914A (zh) * 2017-03-02 2018-09-14 中芯国际集成电路制造(上海)有限公司 场效应晶体管及其制作方法
US9953977B1 (en) * 2017-04-13 2018-04-24 International Business Machines Corporation FinFET semiconductor device
US10297663B2 (en) 2017-04-19 2019-05-21 International Business Machines Corporation Gate fill utilizing replacement spacer
US10103065B1 (en) 2017-04-25 2018-10-16 International Business Machines Corporation Gate metal patterning for tight pitch applications
US10332965B2 (en) * 2017-05-08 2019-06-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of fabricating the same
US10535780B2 (en) * 2017-05-08 2020-01-14 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device including an epitaxial layer wrapping around the nanowires
CN108962823B (zh) 2017-05-19 2021-05-04 中芯国际集成电路制造(上海)有限公司 半导体制造方法及半导体装置
US10354923B2 (en) 2017-05-31 2019-07-16 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method for atomic layer deposition of a dielectric over a substrate
US10147787B1 (en) * 2017-05-31 2018-12-04 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure and manufacturing method thereof
EP3425673A1 (en) 2017-07-04 2019-01-09 IMEC vzw Germanium nanowire fabrication
US10217900B2 (en) * 2017-07-06 2019-02-26 Globalfoundries Inc. Light emitting diode structures
US10211307B2 (en) 2017-07-18 2019-02-19 Taiwan Semiconductor Manufacturing Co., Ltd. Methods of manufacturing inner spacers in a gate-all-around (GAA) FET through multi-layer spacer replacement
CN109427779B (zh) 2017-08-22 2021-07-13 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
KR102385567B1 (ko) 2017-08-29 2022-04-12 삼성전자주식회사 반도체 장치 및 반도체 장치의 제조 방법
US10699956B2 (en) 2017-08-30 2020-06-30 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
US10403550B2 (en) 2017-08-30 2019-09-03 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
CN109494151B (zh) * 2017-09-12 2021-03-30 联华电子股份有限公司 垂直金属氧化物半导体晶体管及其制作方法
KR102465537B1 (ko) * 2017-10-18 2022-11-11 삼성전자주식회사 반도체 장치
US10276697B1 (en) * 2017-10-27 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Negative capacitance FET with improved reliability performance
US10431696B2 (en) * 2017-11-08 2019-10-01 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of semiconductor device structure with nanowire
US10727230B2 (en) * 2017-11-30 2020-07-28 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated semiconductor device with 2D material layer
US10833157B2 (en) * 2017-12-18 2020-11-10 International Business Machines Corporation iFinFET
CN108155241B (zh) * 2017-12-22 2020-06-30 中国电子科技集团公司第五十四研究所 一种抗辐照多栅器件及其制备方法
US11081567B2 (en) * 2018-03-12 2021-08-03 International Business Machines Corporation Replacement-channel fabrication of III-V nanosheet devices
US10522410B2 (en) * 2018-04-20 2019-12-31 Globalfoundries Inc. Performing concurrent diffusion break, gate and source/drain contact cut etch processes
US10431581B1 (en) 2018-04-30 2019-10-01 Qualcomm Incorporated Complementary metal-oxide semiconductor (CMOS) integration with compound semiconductor devices
US11398476B2 (en) * 2018-05-16 2022-07-26 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of semiconductor device with hybrid fins
US10872825B2 (en) 2018-07-02 2020-12-22 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
US11276695B2 (en) * 2018-07-16 2022-03-15 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-gate device and related methods
US10510871B1 (en) 2018-08-16 2019-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US11038036B2 (en) 2018-09-26 2021-06-15 Taiwan Semiconductor Manufacturing Co., Ltd. Separate epitaxy layers for nanowire stack GAA device
US10720530B2 (en) * 2018-09-27 2020-07-21 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and methods of forming same
US10680075B2 (en) * 2018-09-28 2020-06-09 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device including source/drain epitaxial layer having facets and manufacturing method thereof
US11205597B2 (en) * 2018-09-28 2021-12-21 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
CN110970489B (zh) * 2018-09-28 2023-05-23 台湾积体电路制造股份有限公司 半导体器件和形成半导体器件的方法
US10714347B2 (en) * 2018-10-26 2020-07-14 Taiwan Semiconductor Manufacturing Company, Ltd. Cut metal gate processes
EP3653568B1 (en) * 2018-11-14 2022-10-19 IMEC vzw A method for forming a semiconductor device comprising nanowire field-effect transistors
US11101360B2 (en) * 2018-11-29 2021-08-24 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
US11031298B2 (en) * 2018-11-30 2021-06-08 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
KR102728519B1 (ko) * 2019-05-27 2024-11-13 삼성전자주식회사 반도체 장치
CN112018113A (zh) 2019-05-29 2020-12-01 台湾积体电路制造股份有限公司 半导体装置及其形成方法
US11430892B2 (en) 2019-05-29 2022-08-30 Taiwan Semiconductor Manufacturing Co., Ltd. Inner spacers for gate-all-around transistors
US10879379B2 (en) * 2019-05-30 2020-12-29 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-gate device and related methods
US11355363B2 (en) * 2019-08-30 2022-06-07 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacturing
US11165032B2 (en) * 2019-09-05 2021-11-02 Taiwan Semiconductor Manufacturing Co., Ltd. Field effect transistor using carbon nanotubes
US11205650B2 (en) 2019-09-26 2021-12-21 Taiwan Semiconductor Manufacturing Co., Ltd. Input/output semiconductor devices
US11205711B2 (en) 2019-09-26 2021-12-21 Taiwan Semiconductor Manufacturing Co., Ltd. Selective inner spacer implementations
CN110729248B (zh) * 2019-10-28 2021-09-14 中国科学院微电子研究所 一种堆叠纳米线或片cmos器件制备方法
US11444200B2 (en) * 2019-12-26 2022-09-13 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor structure with isolating feature and method for forming the same
DE102020129004A1 (de) 2019-12-26 2021-07-01 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleiterstruktur mit isolierendem element und verfahren zum bilden derselben
US11444202B2 (en) * 2020-01-17 2022-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of forming the same
US11430867B2 (en) 2020-01-24 2022-08-30 Taiwan Semiconductor Manufacturing Co., Ltd. Channel mobility improvement
CN113178487A (zh) 2020-01-24 2021-07-27 台湾积体电路制造股份有限公司 半导体器件
US11264508B2 (en) * 2020-01-24 2022-03-01 Taiwan Semiconductor Manufacturing Co., Ltd. Leakage prevention structure and method
US11705372B2 (en) * 2020-02-11 2023-07-18 Taiwan Semiconductor Manufacturing Co., Ltd. Fin loss prevention
US11152477B2 (en) 2020-02-26 2021-10-19 Taiwan Semiconductor Manufacturing Co., Ltd. Transistors with different threshold voltages
US11404417B2 (en) 2020-02-26 2022-08-02 Taiwan Semiconductor Manufacturing Co., Ltd. Low leakage device
US11830773B2 (en) * 2020-02-26 2023-11-28 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with isolation structures
US11855225B2 (en) 2020-02-27 2023-12-26 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with epitaxial bridge feature and methods of forming the same
CN113130484A (zh) 2020-02-27 2021-07-16 台湾积体电路制造股份有限公司 半导体装置
EP3876287A1 (en) * 2020-03-02 2021-09-08 Imec VZW Inner spacers for nanowires or nanosheets
US11594637B2 (en) * 2020-03-27 2023-02-28 Intel Corporation Gate-all-around integrated circuit structures having fin stack isolation
US11424338B2 (en) 2020-03-31 2022-08-23 Taiwan Semiconductor Manufacturing Co., Ltd. Metal source/drain features
US11195937B2 (en) 2020-03-31 2021-12-07 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-gate transistor structure
DE102020129842A1 (de) 2020-03-31 2021-09-30 Taiwan Semiconductor Manufacturing Co., Ltd. Finfet-vorrichtungen mit rückseitiger stromschiene und rückseitiger selbstjustierender durchkontaktierung
US11362213B2 (en) * 2020-03-31 2022-06-14 Taiwan Semiconductor Manufacturing Co., Ltd. Method for manufacturing a FinFET device with a backside power rail and a backside self-aligned via by etching an extended source trench
DE102020119940A1 (de) 2020-03-31 2021-09-30 Taiwan Semiconductor Manufacturing Co., Ltd. Mehrfachgatetransistorstruktur
US11417751B2 (en) * 2020-04-01 2022-08-16 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure and method for forming the same
US11532711B2 (en) * 2020-04-16 2022-12-20 Taiwan Semiconductor Manufacturing Co., Ltd. PMOSFET source drain
US11417766B2 (en) 2020-04-21 2022-08-16 Taiwan Semiconductor Manufacturing Co., Ltd. Transistors having nanostructures
US11289584B2 (en) 2020-04-24 2022-03-29 Taiwan Semiconductor Manufacturing Co., Ltd. Inner spacer features for multi-gate transistors
US11342413B2 (en) 2020-04-24 2022-05-24 Taiwan Semiconductor Manufacturing Co., Ltd. Selective liner on backside via and method thereof
TWI764678B (zh) * 2020-04-24 2022-05-11 台灣積體電路製造股份有限公司 半導體結構及其形成方法
DE102020121223A1 (de) 2020-04-24 2021-10-28 Taiwan Semiconductor Manufacturing Co., Ltd. Selektive Auskleidung auf Rückseitendurchkontaktierung und deren Verfahren
TWI764399B (zh) * 2020-04-27 2022-05-11 台灣積體電路製造股份有限公司 半導體裝置、積體晶片及其形成方法
US11670723B2 (en) 2020-05-12 2023-06-06 Taiwan Semiconductor Manufacturing Co., Ltd. Silicon channel tempering
DE102020131030A1 (de) 2020-05-12 2021-11-18 Taiwan Semiconductor Manufacturing Co., Ltd. Siliziumkanal-anlassen
DE102021109275A1 (de) 2020-05-13 2021-11-18 Taiwan Semiconductor Manufacturing Co., Ltd. Gate-all-around-vorrichtungen mit selbstausgerichteter abdeckung zwischen kanal und rückseitiger leistungsschiene
US11670692B2 (en) 2020-05-13 2023-06-06 Taiwan Semiconductor Manufacturing Co., Ltd. Gate-all-around devices having self-aligned capping between channel and backside power rail
US11532627B2 (en) 2020-05-22 2022-12-20 Taiwan Semiconductor Manufacturing Co., Ltd. Source/drain contact structure
US11948987B2 (en) 2020-05-28 2024-04-02 Taiwan Semiconductor Manufacturing Co., Ltd. Self-aligned backside source contact structure
US11232988B2 (en) 2020-05-29 2022-01-25 Taiwan Semiconductor Manufacturing Co., Ltd. Wavy profile mitigation
US11532626B2 (en) 2020-05-29 2022-12-20 Taiwan Semiconductor Manufacturing Co., Ltd. Reduction of gate-drain capacitance
US11508736B2 (en) 2020-06-08 2022-11-22 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming different types of devices
US11158634B1 (en) 2020-06-15 2021-10-26 Taiwan Semiconductor Manufacturing Co., Ltd. Backside PN junction diode
US11222892B2 (en) 2020-06-15 2022-01-11 Taiwan Semiconductor Manufacturing Co., Ltd. Backside power rail and methods of forming the same
US11637109B2 (en) 2020-06-29 2023-04-25 Taiwan Semiconductor Manufacturing Co., Ltd. Source/drain feature separation structure
US11233005B1 (en) 2020-07-10 2022-01-25 Taiwan Semiconductor Manufacturing Co., Ltd. Method for manufacturing an anchor-shaped backside via
US11495677B2 (en) * 2020-07-10 2022-11-08 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacturing thereof
US11245036B1 (en) 2020-07-21 2022-02-08 Taiwan Semiconductor Manufacturing Co., Ltd. Latch-up prevention
US11735669B2 (en) 2020-07-30 2023-08-22 Taiwan Semiconductor Manufacturing Company, Ltd. Vertically-oriented complementary transistor
US11450673B2 (en) 2020-07-31 2022-09-20 Taiwan Semiconductor Manufacturing Co., Ltd. Connection between source/drain and gate
US11329168B2 (en) 2020-07-31 2022-05-10 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with fish bone structure and methods of forming the same
US11862701B2 (en) * 2020-07-31 2024-01-02 Taiwan Semiconductor Manufacturing Co., Ltd. Stacked multi-gate structure and methods of fabricating the same
US11450662B2 (en) 2020-08-10 2022-09-20 Taiwan Semiconductor Manufacturing Co., Ltd. Gate isolation structure
DE102020131140A1 (de) 2020-08-10 2022-02-10 Taiwan Semiconductor Manufacturing Co., Ltd. Gateisolierungsstruktur
US11437373B2 (en) 2020-08-13 2022-09-06 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-gate device structure
US11482594B2 (en) 2020-08-27 2022-10-25 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor devices with backside power rail and method thereof
US12279451B2 (en) 2020-08-31 2025-04-15 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device including source/drain feature with multiple epitaxial layers
US11355502B2 (en) 2020-09-21 2022-06-07 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with gate recess and methods of forming the same
US11430701B2 (en) * 2020-09-25 2022-08-30 Taiwan Semiconductor Manufacturing Co., Ltd. Gate oxide structures in semiconductor devices
US11437245B2 (en) 2020-09-30 2022-09-06 Taiwan Semiconductor Manufacturing Company, Ltd. Germanium hump reduction
US11404576B2 (en) 2020-10-13 2022-08-02 Taiwan Semiconductor Manufacturing Company, Ltd. Dielectric fin structure
US12078551B2 (en) * 2020-10-13 2024-09-03 Taiwan Semiconductor Manufacturing Company, Ltd. Complementary bipolar junction transistor
US11600625B2 (en) 2020-10-14 2023-03-07 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having an offset source/drain feature and method of fabricating thereof
US11532744B2 (en) 2020-10-26 2022-12-20 Taiwan Semiconductor Manufacturing Company, Ltd. Gate cut structure and method of forming the same
US11658119B2 (en) 2020-10-27 2023-05-23 Taiwan Semiconductor Manufacturing Company, Ltd. Backside signal interconnection
US11489078B2 (en) 2020-10-27 2022-11-01 Taiwan Semiconductor Manufacturing Company, Ltd. Lightly-doped channel extensions
US11462612B2 (en) 2020-10-28 2022-10-04 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device structure
US11444178B2 (en) 2020-11-13 2022-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. Inner spacer liner
US11362217B1 (en) 2020-11-23 2022-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming transistors of different configurations
US11699760B2 (en) 2021-01-04 2023-07-11 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure for stacked multi-gate device
US11527534B2 (en) 2021-01-06 2022-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Gap-insulated semiconductor device
US11735647B2 (en) 2021-01-26 2023-08-22 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming semiconductor device
US11728394B2 (en) 2021-01-27 2023-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming backside power rails
US11710737B2 (en) 2021-02-05 2023-07-25 Taiwan Semiconductor Manufacturing Company, Ltd. Hybrid semiconductor device
US11901428B2 (en) 2021-02-19 2024-02-13 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with backside gate isolation structure and method for forming the same
US11605720B2 (en) 2021-02-26 2023-03-14 Taiwan Semiconductor Manufacturing Company, Ltd. Metal gate cap
US12484257B2 (en) * 2021-02-26 2025-11-25 Taiwan Semiconductor Manufacturing Co., Ltd Method of forming gate structures for nanostructures
US11444170B1 (en) 2021-03-12 2022-09-13 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with backside self-aligned power rail and methods of forming the same
US11916105B2 (en) 2021-03-26 2024-02-27 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with corner isolation protection and methods of forming the same
US11615987B2 (en) 2021-03-26 2023-03-28 Taiwan Semiconductor Manufacturing Company, Ltd. Backside via with a low-k spacer
US11854896B2 (en) 2021-03-26 2023-12-26 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device with S/D bottom isolation and methods of forming the same
US12191369B2 (en) 2021-03-31 2025-01-07 Taiwan Semiconductor Manufacturing Company, Ltd. Source and drain engineering process for multigate devices
US11784228B2 (en) 2021-04-09 2023-10-10 Taiwan Semiconductor Manufacturing Company, Ltd. Process and structure for source/drain contacts
US11605638B2 (en) 2021-04-21 2023-03-14 Taiwan Semiconductor Manufacturing Company, Ltd. Transistors with multiple threshold voltages
US11848372B2 (en) 2021-04-21 2023-12-19 Taiwan Semiconductor Manufacturing Co., Ltd. Method and structure for reducing source/drain contact resistance at wafer backside
US12324202B2 (en) 2021-05-11 2025-06-03 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device structure and method for forming the same
US12159924B2 (en) 2021-05-13 2024-12-03 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for multigate devices with suppressed diffusion
US11791402B2 (en) 2021-05-14 2023-10-17 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device having strained channels
US11973128B2 (en) 2021-05-27 2024-04-30 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for forming multi-gate transistors
US12342565B2 (en) * 2021-06-17 2025-06-24 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacturing thereof
US11532733B1 (en) 2021-06-25 2022-12-20 Taiwan Semiconductor Manufacturing Company, Ltd. Dielectric isolation structure for multi-gate transistors
US11855081B2 (en) 2021-07-16 2023-12-26 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming epitaxial features
US12389652B2 (en) * 2021-07-23 2025-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing a semiconductor device and a semiconductor device
US12080603B2 (en) 2021-08-30 2024-09-03 Taiwan Semiconductor Manufacturing Company, Ltd. Active region cut process
US12074206B2 (en) 2021-08-30 2024-08-27 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit device with improved reliability
US12040325B2 (en) * 2021-08-31 2024-07-16 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit structure with a reduced amount of defects and methods for fabricating the same
US20230088753A1 (en) * 2021-09-23 2023-03-23 Intel Corporation Gate-all-around integrated circuit structures having doped subfin
US12125915B2 (en) 2021-10-13 2024-10-22 Taiwan Semiconductor Manufacturing Company, Ltd. Source/drain features of multi-gate devices
KR20230063917A (ko) 2021-10-29 2023-05-10 삼성전자주식회사 패턴 형성 방법 및 이를 이용한 반도체 소자의 제조 방법
US12324190B2 (en) 2021-12-16 2025-06-03 Taiwan Semiconductor Manufacturing Company, Ltd. Method and multi-channel devices with anti-punch-through features
US12237390B2 (en) 2021-12-28 2025-02-25 Taiwan Semiconductor Manufacturing Company, Ltd. Low resistance contact feature
US12495534B2 (en) 2022-01-13 2025-12-09 Taiwan Semiconductor Manufacturing Company, Ltd. Epitaxial features in semiconductor devices and method of forming the same
US20230238448A1 (en) * 2022-01-27 2023-07-27 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit structure and method for fabricating the same
US12336249B2 (en) * 2022-03-16 2025-06-17 Taiwan Semiconductor Manufacturing Company, Ltd. Gate spacer and formation method thereof
US12538532B2 (en) 2022-05-09 2026-01-27 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming a gap under a source/drain feature of a multi-gate device
US12419099B2 (en) * 2022-08-12 2025-09-16 Taiwan Semiconductor Manufacturing Company, Ltd. Method for manufacturing semiconductor device
US20240079483A1 (en) * 2022-09-01 2024-03-07 Taiwan Semiconductor Manufacturing Co., Ltd. Isolation structures in semiconductor devices
US20240170563A1 (en) * 2022-11-22 2024-05-23 Taiwan Semiconductor Manufacturing Co., Ltd. Dielectric Layer for Nanosheet Protection and Method of Forming the Same
WO2025252306A1 (en) * 2024-06-06 2025-12-11 Huawei Technologies Co., Ltd. Twin channels semiconductor device

Family Cites Families (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6372356B1 (en) * 1998-06-04 2002-04-16 Xerox Corporation Compliant substrates for growing lattice mismatched films
US20080135949A1 (en) 2006-12-08 2008-06-12 Agency For Science, Technology And Research Stacked silicon-germanium nanowire structure and method of forming the same
US7667271B2 (en) 2007-04-27 2010-02-23 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field-effect transistors
KR101471858B1 (ko) * 2008-09-05 2014-12-12 삼성전자주식회사 바 타입의 액티브 패턴을 구비하는 반도체 장치 및 그 제조방법
US8440517B2 (en) 2010-10-13 2013-05-14 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET and method of fabricating the same
US8497528B2 (en) 2010-05-06 2013-07-30 Taiwan Semiconductor Manufacturing Company, Ltd. Method for fabricating a strained structure
US9245805B2 (en) 2009-09-24 2016-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. Germanium FinFETs with metal gates and stressors
US8362575B2 (en) 2009-09-29 2013-01-29 Taiwan Semiconductor Manufacturing Company, Ltd. Controlling the shape of source/drain regions in FinFETs
US8610240B2 (en) 2009-10-16 2013-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit with multi recessed shallow trench isolation
US8729627B2 (en) 2010-05-14 2014-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. Strained channel integrated circuit devices
US8796759B2 (en) 2010-07-15 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. Fin-like field effect transistor (FinFET) device and method of manufacturing same
US8367498B2 (en) 2010-10-18 2013-02-05 Taiwan Semiconductor Manufacturing Company, Ltd. Fin-like field effect transistor (FinFET) device and method of manufacturing same
US8962400B2 (en) 2011-07-07 2015-02-24 Taiwan Semiconductor Manufacturing Company, Ltd. In-situ doping of arsenic for source and drain epitaxy
US8841701B2 (en) 2011-08-30 2014-09-23 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device having a channel defined in a diamond-like shape semiconductor structure
US8723272B2 (en) 2011-10-04 2014-05-13 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of manufacturing same
US8723236B2 (en) 2011-10-13 2014-05-13 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of manufacturing same
US8722472B2 (en) * 2011-12-16 2014-05-13 International Business Machines Corporation Hybrid CMOS nanowire mesh device and FINFET device
CN103999226B (zh) * 2011-12-19 2017-02-15 英特尔公司 在栅绕式架构中的锗和iii‑v纳米线及纳米带的cmos实现
KR101681396B1 (ko) * 2011-12-19 2016-11-30 인텔 코포레이션 고전압 트랜지스터와 그 제조방법, 고전압 트랜지스터를 포함하는 시스템 온 칩 및 고전압 트랜지스터를 포함하는 이동 컴퓨팅 장치
US9240410B2 (en) * 2011-12-19 2016-01-19 Intel Corporation Group III-N nanowire transistors
US9153583B2 (en) 2011-12-20 2015-10-06 Intel Corporation III-V layers for N-type and P-type MOS source-drain contacts
US9012284B2 (en) * 2011-12-23 2015-04-21 Intel Corporation Nanowire transistor devices and forming techniques
US8847293B2 (en) 2012-03-02 2014-09-30 Taiwan Semiconductor Manufacturing Company, Ltd. Gate structure for semiconductor device
US8836016B2 (en) 2012-03-08 2014-09-16 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structures and methods with high mobility and high energy bandgap materials
US8785285B2 (en) 2012-03-08 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices and methods of manufacture thereof
JP5580355B2 (ja) * 2012-03-12 2014-08-27 株式会社東芝 半導体装置
US8680576B2 (en) 2012-05-16 2014-03-25 Taiwan Semiconductor Manufacturing Company, Ltd. CMOS device and method of forming the same
CN103456609B (zh) * 2012-06-05 2016-04-20 中芯国际集成电路制造(上海)有限公司 一种全包围栅极器件形成纳米线的方法
US8729634B2 (en) 2012-06-15 2014-05-20 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET with high mobility and strain channel
US9484447B2 (en) 2012-06-29 2016-11-01 Intel Corporation Integration methods to fabricate internal spacers for nanowire devices
US8497171B1 (en) * 2012-07-05 2013-07-30 Taiwan Semiconductor Manufacturing Co., Ltd. FinFET method and structure with embedded underlying anti-punch through layer
US9947773B2 (en) 2012-08-24 2018-04-17 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor arrangement with substrate isolation
US8785909B2 (en) * 2012-09-27 2014-07-22 Intel Corporation Non-planar semiconductor device having channel region with low band-gap cladding layer
US8809139B2 (en) 2012-11-29 2014-08-19 Taiwan Semiconductor Manufacturing Company, Ltd. Fin-last FinFET and methods of forming same
US9859429B2 (en) 2013-01-14 2018-01-02 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET device and method of fabricating same
US8853025B2 (en) 2013-02-08 2014-10-07 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET/tri-gate channel doping for multiple threshold voltage tuning
US9093514B2 (en) 2013-03-06 2015-07-28 Taiwan Semiconductor Manufacturing Co., Ltd. Strained and uniform doping technique for FINFETs
US9716174B2 (en) 2013-07-18 2017-07-25 Globalfoundries Inc. Electrical isolation of FinFET active region by selective oxidation of sacrificial layer
US9166023B2 (en) * 2013-08-09 2015-10-20 Stmicroelectronics, Inc. Bulk finFET semiconductor-on-nothing integration
US9257545B2 (en) * 2013-09-12 2016-02-09 Globalfoundries Inc. Stacked nanowire device with variable number of nanowire channels
US9257527B2 (en) * 2014-02-14 2016-02-09 International Business Machines Corporation Nanowire transistor structures with merged source/drain regions using auxiliary pillars
US9219154B1 (en) * 2014-07-15 2015-12-22 International Business Machines Corporation Method of fabricating electrostatically enhanced fins and stacked nanowire field effect transistors
US9397200B2 (en) * 2014-10-24 2016-07-19 Globalfoundries Inc. Methods of forming 3D devices with dielectric isolation and a strained channel region
US10170537B2 (en) * 2014-12-23 2019-01-01 International Business Machines Corporation Capacitor structure compatible with nanowire CMOS
US10770593B2 (en) * 2016-04-01 2020-09-08 Intel Corporation Beaded fin transistor
US11631671B2 (en) * 2019-12-31 2023-04-18 Tokyo Electron Limited 3D complementary metal oxide semiconductor (CMOS) device and method of forming the same
US11532617B2 (en) * 2020-04-07 2022-12-20 Mediatek Inc. Semiconductor structure and method of forming the same

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI775995B (zh) * 2017-12-04 2022-09-01 日商東京威力科創股份有限公司 奈米線或奈米層片電晶體元件之電晶體延遲的控制方法
CN111128736A (zh) * 2018-10-31 2020-05-08 台湾积体电路制造股份有限公司 半导体元件的制造方法及其元件
US11335604B2 (en) 2018-10-31 2022-05-17 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
TWI772699B (zh) * 2018-10-31 2022-08-01 台灣積體電路製造股份有限公司 半導體元件的製造方法及其元件
CN111128736B (zh) * 2018-10-31 2023-04-11 台湾积体电路制造股份有限公司 半导体元件的制造方法及其元件
TWI761980B (zh) * 2019-10-31 2022-04-21 台灣積體電路製造股份有限公司 半導體裝置結構及其形成方法

Also Published As

Publication number Publication date
US20210273100A1 (en) 2021-09-02
US20200152794A1 (en) 2020-05-14
CN106328539A (zh) 2017-01-11
US20170005195A1 (en) 2017-01-05
CN106328539B (zh) 2019-08-23
US11437513B2 (en) 2022-09-06
US9818872B2 (en) 2017-11-14
KR101769213B1 (ko) 2017-08-17
KR20170003354A (ko) 2017-01-09
US11942548B2 (en) 2024-03-26
TWI619174B (zh) 2018-03-21
US20180090615A1 (en) 2018-03-29
US10516049B2 (en) 2019-12-24

Similar Documents

Publication Publication Date Title
TWI619174B (zh) 半導體元件與其製作方法
US11355611B2 (en) Multi-gate device and method of fabrication thereof
US11855087B2 (en) Semiconductor device and fabricating the same
US11955554B2 (en) Method of fabricating a multi-gate device
US10833084B2 (en) Semiconductor device and fabricating the same
US10790280B2 (en) Multi-gate device and method of fabrication thereof
US10157799B2 (en) Multi-gate device and method of fabrication thereof
US12191307B2 (en) Multi-gate device and related methods
TWI721575B (zh) 半導體裝置及其形成方法
KR20170139781A (ko) 반도체 장치 제조 방법
TWI873504B (zh) 半導體裝置及其製造方法