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TW201603497A - 電路、積體電路、發射器、接收器、收發器、用以獲得校準資料之方法及用以產生本地振盪器信號之方法 - Google Patents

電路、積體電路、發射器、接收器、收發器、用以獲得校準資料之方法及用以產生本地振盪器信號之方法 Download PDF

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TW201603497A
TW201603497A TW104105363A TW104105363A TW201603497A TW 201603497 A TW201603497 A TW 201603497A TW 104105363 A TW104105363 A TW 104105363A TW 104105363 A TW104105363 A TW 104105363A TW 201603497 A TW201603497 A TW 201603497A
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circuit
signal
digital
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signal processing
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湯瑪斯 梅爾
斯特凡 特提克
彼德 普雷利
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英特爾智財公司
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Abstract

根據範例的一種電路包括數位至時間轉換器及信號處理電路，該信號處理電路耦接至該數位至時間轉換器並組態成產生從提供至該信號處理電路的信號導出的經處理信號，該經處理信號包含相對於提供至該信號處理電路之該信號的預定相關係，其中該電路組態成接收基準信號並基於該經接收基準信號產生輸出信號。將量測電路組態成量測該輸出信號及該基準信號之間的延遲，其中該數位至時間轉換器的該輸出耦接至組態成儲存基於該經量測延遲的該數位至時間轉換器之校準資料的記憶體。

Description

電路、積體電路、發射器、接收器、收發器、用以獲得校準資料之方法及用以產生本地振盪器信號之方法
本揭示發明相關於校準數位至時間轉換器(DTC)，且特別相關於積體電路、發射器、接收器、收發器、用於獲得校準資料的方法、用於產生輸出信號的方法、用於獲得校準資料的設備、用於產生本地振盪器信號的設備、及對應的軟體為基的實作。
在許多發射器、接收器、或收發器應用中，將本地振盪器(LO)信號用於，例如，昇混合或降混合待發送的信號。數位至時間轉換器(DTC)可，例如，用於產生此等經調變或未調變本地振盪器信號。數位至時間轉換器可使用為延遲電路以控制，例如，對應振盪信號的相。取決於應用，例如，取決於所使用的調變設計，與數位至時間轉換器之線性度有關的需求可係至為重要的。因為數位至 時間轉換器直接在相敏信號上操作，濾波DTC輸出信號不會係可行步驟，其甚至可更增加將數位至時間轉換器線性化的需要。
降低此種電路上的線性度需求的一種方式係預扭曲觀念，其可應用於數位至時間轉換器的控制信號輸入。在此情形中，可使用經量測非線性度值以抵消數位至時間轉換器的非線性度。然而，此可需要將數位至時間轉換器精確地校正至非常高的程度。
在其他技術領域中，數位至時間轉換器也可，例如，使用為延遲電路，但也用於其他目的。例如，數位至時間轉換器可使用在量測應用、同步應用、及其他應用中，此處僅舉幾個例子。又，在此等應用中，數位至時間轉換器的線性度可直接影響該應用。
在此等領域中，與先前提及的預扭曲技術相似的技術也可用於至少部分地抵消數位至時間轉換器。用於數位至時間轉換器的校正資料也可對此等應用有用，以增加所實現之結果的準確度。
因此，對提供用於獲得數位至時間轉換器的校正資料之可輕易應用的架構存在需求。
此需求可藉由根據任何獨立申請專利項的電路、積體電路、發射器、接收器、收發器、用於獲得校正資料的方法、用於產生本地振盪器信號的方法、用於獲得校正資料 的設備、用於產生本地振盪器信號的設備、及電腦程式而滿足。
100‧‧‧電路
110‧‧‧數位至時間轉換器
120‧‧‧信號處理電路
130‧‧‧串聯連接
140‧‧‧量測電路
150‧‧‧記憶體
160、320‧‧‧時間至數位轉換器
170‧‧‧產生器電路
180‧‧‧積分器或累積器
190‧‧‧晶體振盪器
200‧‧‧溫度穩定晶體振盪器
210‧‧‧選擇性終端
220‧‧‧輸出終端
230‧‧‧控制電路
300‧‧‧基準時鐘信號產生器
310、500‧‧‧分數PLL電路
330‧‧‧斜波產生器
340‧‧‧時間至數位轉換器(TDC)
350、520‧‧‧頻道字組
400、410‧‧‧理想線性特徵
420、430‧‧‧實際特徵
440、450‧‧‧箭號
460‧‧‧差
510‧‧‧基準時鐘產生器
530‧‧‧迴路濾波器
540‧‧‧可控制振盪器
550‧‧‧數位控制振盪器
560‧‧‧多模除法器
570‧‧‧三角積分調變器
600‧‧‧積體電路
610‧‧‧基板
620‧‧‧混合器
630‧‧‧終端
700‧‧‧發射器
710‧‧‧接收器
720‧‧‧收發器
730‧‧‧天線
CS‧‧‧控制信號
DS‧‧‧經延遲信號
LO‧‧‧本地振盪器信號
OS‧‧‧輸出信號
PS‧‧‧經處理信號
RS‧‧‧基準信號
設備及/或方法的部分範例將僅藉由範例並參考隨附圖式於下文描述。
圖1顯示根據範例之電路的簡化方塊圖；圖2顯示根據另一範例之電路的簡化方塊圖；圖3顯示用於數位至時間轉換器之校正的更習知方式的方塊圖；圖4顯示描繪圖3所示之習知校正設定的數位至時間轉換器及時間至數位轉換器的非線性度的二圖；圖5顯示根據範例之電路的簡化方塊圖；圖6顯示包含基準信號、PLL輸出信號、及DTC輸出信號的時序圖；圖7顯示根據範例的電路之另一實作的簡化方塊圖；圖8顯示根據範例之積體電路的示意圖；圖9顯示根據範例之發射器、接收器、或收發器的示意方塊圖；圖10顯示根據範例之用於獲得校正資料的方法的流程圖；且圖11顯示根據範例之用於產生輸出信號的方法的流程圖。
現在將參考部分範例描繪於其中的隨附圖式以更完全地描述各種範例。在圖式中，線、層、及/或區域的厚度可能為了清楚而強調。
因此，在範例能有各種修改及其他形式的同時，圖式中的說明範例將在本文中詳細地描述。然而，應理解未企圖將範例限制在所揭示的特定形式，相反地，範例涵蓋落在本揭示發明之範圍內的所有修改、等效實例、及替代實例。相似數字在圖式的通篇描述中參考至相似或類似元件。再者，概括參考符號將用於同時參考一個以上的結構、元件、或物件或描述一個以上的結構、元件、或物件。藉由相同、相似、或概括參考符號參考的物件、結構、及元件可等同地實作。然而，一個、部分、或所有的性質、特性、及尺寸也可隨元件變化。
將理解當將元件指稱為「連接」或「耦接」至另一元件時，其可直接連接或耦接至該另一元件或可能存在中間元件。相反地，當將元件指稱為「直接連接」或「直接耦接」至另一元件時，沒有中間元件存在。用於描述元件間的關係的其他用辭應以相似方式解釋(例如，「其間」對「正在其間」、「相鄰」對「直接相鄰」等)。
本文使用的術語僅用於描述特定範例的目的且未企圖限制範例。如本文所使用的，除非本文另外明確地指示，單數形式「一」及「該」也企圖包括複數形式。將更理解當在本文中使用時，術語「包含」及/或「包括」指定所 陳述特性、整體、步驟、操作、元件、及/或組件的存在，但未排除存在或額外的一或多個其他特性、整體、步驟、操作、元件、組件、及/或彼等的群組。
除非另外界定，本文使用的所有術語(包括技術及科學術語)具有如熟悉範例所屬之本技術的人士所共同理解的相同意義。將更理解應將術語，例如，界定在常用字典中的該等術語，解釋為具有與彼等在相關技術的本文中的意義一致的意義，且除非於本文中明確地界定，將不以理想化或過於正式的方式解釋。
如上文指示的，數位至時間轉換器(DTC)可使用在範圍廣泛的技術應用中，例如，以產生經調變或未調變本地振盪器(LO)信號。此種本地振盪器信號可，例如，用於接收、發射、或交換資料，此處僅舉幾個例子。例如，資料可使用無線技術以及有線連結技術發射、接收、或交換。結果，範例來自，例如，接收器、發射器、及收發器的技術領域。此等裝置可，例如，在射頻(RF)領域中操作。
存在為，例如，單一鎖相迴路(PLL)電路外的RF收發器提供一或多個經調變或未調變本地振盪器信號的一般需求。再者，存在將越來越多功能、區塊、模組、及其他結構積集至單一電路中，例如，積體電路，的需求。
在PLL-為基的系統中，數位至時間轉換器可，例如，使用為延遲電路，以致能PLL電路緊緊地控制所提供信號的相。針對此種應用，對數位至時間轉換器的關鍵 要求可係其線性度。因為數位至時間轉換器直接在相信號上操作，數位至時間轉換器輸出的濾波係不可用的，甚至將更高的需求及壓力設定在數位至時間轉換器的線性度上。
為降低此種電路上的線性度需求，可使用，例如，經量測非線性度值將技術預扭曲應用至數位至時間轉換器輸入以抵消非線性度的效應。然而，依據所關注的應用，此可需要數位至時間轉換器的精確校正，導致低至次皮秒的延遲量測。
圖1顯示根據範例之電路100的簡化方塊圖。使用根據範例的電路100可使用，例如，窄範圍時間至數位轉換器TDC致能更準確的數位至時間轉換器(DTC)校正。如將於下文更詳細地描述的，此等校正技術可使用在數位至時間轉換器的情況中，其可依次用於極性調變器或實作其他更複雜的調變設計。電路100可用包含，例如，電腦系統架構特性的量產架構，例如，實作在大量生產的介面。其可涵蓋資訊架構、裝置，諸如，電晶體、及關聯製程。
電路100包含數位至時間轉換器110及信號處理電路120。信號處理電路120組態成產生從提供至信號處理電路120之信號導出的經處理信號PS。經處理信號PS包含相對於提供至信號處理電路120之信號的預定相關係。
在圖1所示的範例中，信號處理電路120沿著藉由，例如，經處理信號PS的方向指示的信號流耦接在數位至 時間轉換器110之前。電路100組態成接收基準信號RS並基於經接收基準信號RS產生輸出信號OS。因此，在圖1所示的範例中，提供至信號處理電路120的信號對應於基準信號RS。然而，在其他範例中，例如，如相對於圖2所描述的，數位至時間轉換器110及信號處理電路120的次序可不同。
數位至時間轉換器110及信號處理電路120以串聯形成串聯連接130的方式耦接，其中將基準信號RS提供至串聯連接130的輸入且輸出信號OS可從串聯連接130的輸出獲得。如上文提及的，在圖1所示的範例中，將基準信號RS提供至信號處理電路120，同時輸出信號OS可從數位至時間轉換器110獲得。
電路100更包含量測電路140，其組態成量測輸出信號OS及基準信號RS之間的延遲。為致能此，將量測電路140耦接至信號處理電路120之輸入以接收基準信號RS，並耦接至數位至時間轉換器110的輸出，且因此，耦接至電路100的輸出以獲得輸出信號OS。
電路100更包含記憶體150，其耦接至數位至時間轉換器110的輸出，且其組態成儲存基於藉由數位至時間轉換器110的經量測延遲之數位至時間轉換器110的校正資料。量測電路140可組態成偵測輸出信號OS及基準信號RS之間的三個以上的不同延遲值。因此，量測電路140能，例如，偵測比比較器更多的值。例如，量測電路可包含或由時間至數位轉換器160組成。
在描畫於圖1中的範例中，信號處理電路120係以其可不使用由量測電路140提供之信號操作的方式設計及建構的。換言之，如圖1所示，量測電路140的輸出不反饋回信號處理電路120。然而，在其他電路100中，量測電路140可實作為，例如，信號處理電路120的一部分。
電路100藉由比較或量測基準信號RS及輸出信號OS之間的延遲、相偏移、或相變化而獲得數位至時間轉換器110的校正資料。為作到此，信號處理電路120設有基準信號RS，其依次產生具有相對於基準信號RS之已知或預界定相關係的經處理信號PS。此已知或預界定關係可，例如，由信號處理電路120導致的內部延遲或其他效果所導致。為致能此，信號處理電路120能處理振盪信號，並基於提供至其的振盪信號將經處理信號PS也產生為振盪信號。
由於振盪信號的週期性，其可能藉由數位至時間轉換器110更延遲經處理信號PS而抵消由信號處理電路120導致的延遲，其依次能可控制地延遲提供至其輸入的信號並在數位至時間轉換器110的輸出產生經延遲信號DS。在圖1所示的範例中，輸出信號OS對應於經延遲信號DS。自然地，如將於下文更詳細地描述的，在其他範例中，經延遲信號DS可對應於另一信號。
量測電路140設有基準信號RS及輸出信號OS二者。藉由使用如圖1描畫之時間至數位轉換器160量測此等信號之間的延遲，可獲得整體電路100的延遲，然後能 作為校正資料儲存至記憶體150。例如，校正資料可用查找表的形式儲存，此處僅舉一個例子。
在電路100的操作期間，當，例如，能將輸出信號OS使用為本地振盪器信號(LO信號)時，儲存在記憶體150中的校正資料可用於預扭曲數位至時間轉換器110的設定以獲得數位至時間轉換器110的更線性化的特徵。使用如圖1所描畫的電路100可提供可避免在運作中校正數位至時間轉換器110的可能性。量測可藉由使用能偵測輸出信號OS及基準信號RS之間的三個以上的不同延遲值的量測電路140量測該延遲而使用，其結果可於之後用於抵消非線性度的事實。因此，可避免運作中校正的扭曲及其他副作用。
再者，藉由重複實行量測並藉由平均對應校正資料，校正電路100，或更確切地說，校正其數位至時間轉換器110，即使在更易有雜訊的環境中，係可能的。
再者，可能使用具有與線性度有關之較低需求的量測電路140。在理想情況下，基準信號RS及輸出信號OS之間的相差或差變化係在，例如，等於或基本上等於零(0)的所有操作條件常數下。因為數位至時間轉換器110用於抵消由信號處理電路120施加的相變化，即使在未校正狀態中，電路100可能僅顯示相似的相變化及延遲。結果，相較於其他校正程序，藉由量測電路140量測的可能延遲範圍可較小。由於可能延遲值的此較小範圍，相較於此等其他校正程序，非線性度及其他量測誤差可更 不顯著，因為此等非線性度及其他誤差傾向於變大，輸出信號OS及基準信號RS之間的相變化或相差的延遲傾向於變得更大。換言之，量測電路140可提供更準確的資料，因為其量測範圍相較於其他校正程序有限。
信號處理電路120可至少部分地包含或甚至由整數鎖相迴路電路(整數PLL電路)、分數鎖相迴路電路(分數PLL電路)、直接數位合成器電路(DDS電路)、倍頻器電路、或任何彼等的組合組成。取決於信號處理電路120的實作，其能提供具有相對於提供至信號處理電路120之信號的頻率之頻率的經處理信號，使得此比率或其倒數大於1且等於整數部分及不為零之分數部分的和，其之絕對值可小於1。由於此不為零之小於1的分數部，相偏移建立在待藉由數位至時間轉換器110補償的信號處理電路120內側。結果，可能使用信號處理電路120的此性質以在校正處理期間將數位至時間轉換器110驅動至不同相差或延遲。
例如，上文提及的該比率或該比率的倒數可等於(I+p/q)，其中I係整數且其中p及q係非零整數。為確保非零分數部分的絕對值小於1，p的絕對值小於q的絕對值。
如所略述的，由於該比率的分數部分，信號處理電路120能，例如，基於先前提及的相差建立改變預定相關係，該電路可包含能提供控制信號CS至數位至時間轉換器110以抵消預定相關係之改變的產生器電路170。依據 實作，產生器電路170可包含積分器或累積器180，其耦接至數位至時間轉換器110以提供控制信號至其。控制信號CS可包含與該比率或其倒數之先前提及的分數部分有關的資訊。結果，積分器或累積器180可組態以處理，例如，來自信號處理電路120的信號，其包含與該比率或其倒數之上文提及的分數部分有關的資訊。術語「積分器」及「累積器」可同義地使用。累積器及積分器二者能基於先前接收的信號、值、或資訊而加總、積分、或累積提供至彼等的信號、值、或其他資訊。因此，二術語均可指等同的實作或電路，其可在不同應用、實作、及情景中不同地稱呼。
然而，依據信號處理電路120的實作，積分器或累積器180及產生器170的其他部分也可選擇性地實作為信號處理電路120的一部分。例如，在分數鎖相迴路電路至少部分地包含在信號處理電路120中的情形中，可將分數PLL電路的累積器使用為電路100的積分器或累積器180。
積分器或累積器180可選擇性藉由基準信號RS或從基準信號RS導出之包含與基準信號RS基本相同之頻率的信號時控。例如，基準信號RS可藉由晶體振盪器190，例如，溫度穩定晶體振盪器200，提供。晶體振盪器190或溫度穩定晶體振盪器200可藉由選擇性終端210耦接至電路100，以提供基準信號RS至電路100。
自然地，晶體振盪器190或溫度穩定晶體振盪器200 可同等良好地實作為電路100的一部分。在此情形中，不必然實作終端210，以將振盪器190、200耦接至電路100。自然地，電路100也可包含耦接至串聯連接130之輸出的輸出終端220，且在圖1所示的範例中，耦接至可在其獲得輸出信號OS之數位至時間轉換器110的輸出。
依據所關注應用，電路100能將輸出信號OS產生為射頻信號。在此情形中，電路100可，例如，使用在無線或有線連結的射頻相關發射設計中。此種實作的細節將於下文描述。
返回至記憶體150，控制信號可用於定址或另外指定記憶體150內側將與特定相差有關的校正資料儲存至其的記憶體位置。此可因為控制信號CS包含與待由數位至時間轉換器110補償之目前相差有關的資訊而完成。自然地，也可實作其他儲存設計。儲存可，例如，包含平均複數個量測週期上的校正資料。此可基於算術平均值計算、幾何值計算、加權平均計算、或任何其他平均值或平均計算設計實作。
電路100更能在普通操作模式期間將本地振盪器信號產生為輸出信號OS。普通操作模組可與校正模組不同。電路100在此情形中能基於儲存在記憶體150中的校正資料在本地振盪器信號的產生期間控制數位至時間轉換器110。為促進此，電路100可，例如，更包含能存取記憶體150且能提供對應控制信號至數位至時間轉換器110的控制電路230。控制電路230可，例如，包含為或實作為 產生器電路170的一部分或如圖1所描畫的分離電路。
圖2顯示電路100之另一範例的簡化方塊圖，其與圖1所示電路的不同主要相關於串聯連接130。為更精準，在圖2所示的範例中，依據數位至時間轉換器110及信號處理電路120的位置，沿著從終端210至輸出終端220的信號流方向的次序相反。結果，現在將經延遲信號DS作為輸入信號提供至信號處理電路120，同時將基準信號RS提供至數位至時間轉換器110的輸入。因此，藉由信號處理電路120提供的經處理信號PS現在變成輸出信號OS。
圖3顯示用於數位至時間轉換器(DTC)校正設定之更習知方式的方塊圖。圖3所示的設定包含耦接至分數PLL電路310的基準時鐘信號產生器300。分數PLL電路310耦接至數位至時間轉換器320，其再次如同產生圖3所示之設定的輸出信號的可控制延遲電路般地運作。該設定更包含斜波產生器330，其以控制由DTC 320產生之延遲的此種方式耦接至數位至時間轉換器320。為更精準，DTC 320可，例如，用延遲形式產生提供至其輸入之信號的複本，其中該延遲可基於由圖3所示之設定中的斜波產生器330提供的控制信號調整或改變。
將DTC 320的輸入及輸出二者耦接至時間至數位轉換器(TDC)340，其能決定分別提供至及由DTC 320產生的輸入及輸出之間的延遲。
分數PLL電路310係藉由提供對應頻道字組350至分數PLL電路310而受控制。頻道字組350可，例如， 對應於指示待基於由基準時鐘信號產生器300提供的基準時鐘信號由分數PLL電路310產生之頻率的頻率字組。在分數PLL電路310如圖3所描繪的情形中，頻道字組可，例如，包含如上文概述的整數部分及分數部分。
藉由實作如圖3所描畫的設定，可能校正數位至時間轉換器320。在此可能解決方案中，DTC非線性度係藉由量測或決定DTC輸入及輸出之間的時間差而量測。然而，雖然此實作可允許直接決定DTC 320的非線性度，若沒有必要，也可使其至少可取的實作具有輸出信號之至少一週期的偵測範圍的時間至數位轉換器340，以量測該時間差。輸出信號可再度使用為本地振盪器信號(LO信號)。
然而，在此情形中，時間至數位轉換器340可必需實作成在其可能值的全部範圍上係線性的。否則，量測誤差可限制可實現的預扭曲品質，且因此限制數位至時間轉換器320的校正品質。時間至數位轉換器340的校正可用於修正經量測校正資料值。然而，因為此可必需對範圍廣泛的延遲值完成，校正TDC 340可更昂貴或複雜。如將於下文更詳細地描述的，使用電路100的範例或其他範例可協助放鬆TDC線性度或校正需求以校正數位至時間轉換器110。
使用，例如，如圖1及2所示的範例可允許量測分別在圖1所示之實作的情形中的或在圖2所示之實作的情形中之信號處理電路120的DCT輸出信號及其可自然地實 作為PLL之信號處理電路120的基準時鐘信號RS之間的時間差。該PLL，或更概括地說，信號處理電路120可使用為數位至時間轉換器110的輸入源。
原則上，在理想情況下，相較於基準頻率的次一較低倍數，若數位至時間轉換器相偏移恰為信號處理電路120之相偏移的負相偏移，則給定線性DTC 110及線性量測電路140或TDC 160，DTC輸出及基準時鐘邊緣可完美重合。因此，平均而言，任何經量測時間差均來自DTC非線性度。
為更詳細地說明此，圖4顯示彼此相鄰之在圖4左側將DTC延遲輸出特徵指示為DTC輸入碼的函數，並將TDC輸入延遲特徵指示為TDC輸出碼之函數的二圖。二圖各者分別包含理想線性特徵400、410，彼等在左及右圖中顯示為虛線。然而，由於實作及與裝置相關及環境相關的影響，實際特徵420、430顯示更複雜、非線性行為，彼等僅分別與理想線性特徵400、410近似。
在圖4中，量測情況係藉由描繪單一校正處理的三個箭號440所描繪。例如，以包括在由斜波產生器330產生之控制信號中的DTC輸入碼開始，相較於藉由特徵420指示的其輸入信號，DTC 320將延遲輸入信號。將此延遲作為TDC 340的輸入延遲提供至其，然後其藉由TDC 340轉變為對應的TDC輸出碼，然後可將其儲存在未顯示於圖3中的記憶體中。
然而，由於TDC 340的甚大非線性度，藉由箭號440 描繪之量測程序的校正導致略為過小的TDC輸出碼。為說明此，基於DTC輸入碼及DTC 320的特徵420，圖4也經由箭號450指示TDC 340應已基於其理想線性特徵410提供的TDC輸入碼。指示在右圖之橫座標上的差460對應於由於使用描畫於圖3中之校正設定所導致的誤差。
圖4的右圖描繪為何使用圖1及2所示的範例可改善校正品質以補償如圖1及2所示之DTC 100的非線性度。由於信號處理電路120及DTC 110基本上抵消彼此的效果，如先前討論的，待由量測電路140或其時間至數位轉換器160量測的延遲可顯著的較小。經量測延遲係可比較的，或在部分情形中，甚至基本上可對每個量測相同。因此，TDC 160(量測電路140)可僅在非常窄的值範圍中操作。因此，依據對量測誤差的貢獻，該範圍外側的非線性度最終可有較少重要性或甚至沒有重要性。然而，精準的操作點在何處並不重要。其也可在較大的輸入延遲。結果，較高準確度可依據經決定延遲而實現，且校正資料也可更準確。
換言之，因為僅取得非線性度而非輸出信號OS或由數位至時間轉換器110產生之信號的絕對相偏移，可能使用非常窄的時間至數位轉換器160或其他量測電路140。此可協助放鬆量測電路140或其時間至數位轉換器160的設計及校正參數。
圖5顯示電路100之另一範例的簡化方塊圖。電路100再度包含串聯連接130，其包含數位至時間轉換器 110及信號處理電路120，其在此處實作為分數PLL電路500。基準時鐘產生器510，例如，可基於晶體振盪器190或溫度穩定晶體振盪器200。如已於圖1中所示的，基準時鐘產生器510產生基準信號RS，然後將其提供至分數PLL電路，其依次產生經處理信號PS。然後將經處理信號PS提供至數位至時間轉換器110，其產生經延遲信號DS或輸出信號OS，其可，例如，使用為本地振盪器信號LO。再次，將其可包含，例如，整數部分及分數部分以控制分數PLL電路500，且因此可視為指示經處理信號之頻率的頻率字組的頻道字組520耦接至分數PLL電路500。
頻道字組的分數部分提供至產生器電路170及其積分器或累積器180。頻道字組的分數部分可選擇性地乘以(-1)並提供至包含在產生器電路170中的積分器或累積器180。依據實作規格，依據，例如，是否將提供給DTC110的該(刻意)時間延遲視為係正或負相偏移的問題，實作(-1)的因子或略過此因子可係可取的。
如先前指示的，積分器或累積器180係使用基準信號RS時控。將積分器或累積器180之代表控制信號CS的輸出設定給數位至時間轉換器110以控制由數位至時間轉換器110導致的延遲。
或者，積分器或累積器180可基於電路100的輸出信號OS受時控。例如，積分器或累積器180可設有控制信號CS，其指示或包含頻道字組除以全部頻道字組之分數 部分的資訊。例如，產生器電路170能或組態成接收頻道字組並以個別控制信號CS提供數位至時間轉換器110。此可至少部分地允許更經常地，例如，針對輸出信號OS的各邊緣，取代，例如，僅針對基準信號的各邊緣，修正信號處理電路120的相偏移。
該電路更包含量測電路140，其在本處實作為時間至數位轉換器160。時間至數位轉換器160耦接至可在其獲得輸出信號OS之數位至時間轉換器110的輸出，或更確切地說，電路100的輸出，及在操作期間基準信號RS存在於其之電路100的輸入二者。時間至數位轉換器的輸出耦接至記憶體150，其中藉由時間至數位轉換器160提供的量測資料依據相信號，或更確切地說，指示儲存在記憶體150中之查找表的位址之控制信號CS的值儲存為校正資料。
在圖5中，將量測電路140的時間至數位轉換器160稱為TDC2，因為分數PLL電路500可，例如，將另一時間至數位轉換器160(TDC)包含為，例如，分數PLL電路的相偵測器。換言之，時間至數位轉換器160可代表實作在電路中的額外時間至數位轉換器160。
在此情形中，應注意作為時間至數位轉換器160的替代品，可將能決定相差或時間差的任何其他電路實作為量測電路140。例如，量測電路140可，例如，基於偏移暫存器實作，連同更習知的相偵測器包含一或多個除法器或多模除法器，此處僅舉另一個例子。
顯示於圖5中之電路100的方塊圖能量測數位至時間轉換器輸出及基準時鐘產生器510之間的時間差。基於此時間差，數位至時間轉換器110可如圖5所描繪地校正。在此實作中，也稱為頻道字組N的PLL頻道字組520基本上代表除以基準頻率的DTC輸入頻率。
N=I+p/q=fDCO/fREF (1)
在方程式(1)中，如之前概述的，I係整數部分，同時p/q係分數部分。fDCO係輸出信號OS的頻率且fREF係基準信號RS的頻率。
因為數位至時間轉換器110的輸出待使用時間至數位轉換器160與基準時鐘比較，使用係基準信號RS之循環週期的TREF，DTC輸出頻率fDCO係基準頻率fREF(=1/TREF)的整數倍。根據方程式(2)，DCO輸出在一基準週期TREF中的經正規化相偏移係該頻率的積分。
結果，數位至時間轉換器110需要各循環以還原完整週期(2π．p/q)之p/q的相偏移。因此，如藉由將頻道字組之負分數部分的積分應用至藉由產生器170及其積分器或累積器180實作的數位至時間轉換器110，精準地獲得此相偏移。最後，量測電路140，或更確切地說，時間至數位轉換器160看見固定相誤差加上由數位至時間轉換器110之非線性度所導致的偏移。
也考慮雜訊，使用根據範例的電路100與先前討論的 更習知方式的不同在於包含DTC輸入及輸出的直接比較。使用根據範例的電路100，當量測電路140僅比較數位至時間轉換器110輸出及基準時鐘產生器510及其基準信號RS時，量測電路140，或更確切地說，其時間至數位轉換器160對分數PLL電路500的完全PLL雜訊暴露。然而，因為該雜訊未相關於數位至時間轉換器110的非線性度，其可經由平均許多量測而衰減。校正表可因此建立在記憶體150中。藉由量測電路140提供的經量測結果能將DTC輸入使用為儲存藉由量測電路140獲得之實際值的位址而儲存在查找表(LUT)中。
與之前描述的更習知程序相反，此方法中的TDC線性度較不關鍵，因為時間至數位轉換器160僅取得非線性度而非線性部分。自然地，假設平均收斂至實際TDC輸入延遲可係可取的。結果，例如，使用內插設計實作程序以將TDC線性化可係可取的。然而，因為其係小範圍，特徵可依據時間至數位轉換器160更輕易地與輸出信號或本地振盪器信號的完全週期範圍比較。
然而，雖然在圖5中已顯示分數PLL電路，原則上，可使用任何種類的信號處理電路120。能使用，例如，任何其他種類的射頻時鐘產生器，取代分數PLL電路的整數。範例包括，例如，先前提及的直接數位合成器電路(DDS電路)以及倍頻器電路。
圖6顯示指示基準信號RS(Ref Clk)、代表PLL之輸出信號的經處理信號PS(PLL輸出)、及藉由數位至 時間轉換器110提供或產生的輸出信號(DTC輸出)的時序圖。如藉由箭號所指示的，圖6沿著其指示時間的橫座標顯示經處理信號PS包含相對於基準信號RS之不同延遲的三種不同情況。然而，由於數位至時間轉換器110的影響，輸出信號OS始終與基準信號RS同相。
換言之，圖6描繪PLL輸出信號PS相對於基準信號RS的延遲如何能由於DTC延遲受正確的調整而受補償。結果，與DTC輸出信號對應之輸出信號OS的上昇側面始終與基準信號RS的邊緣同線。
圖7顯示基於閉迴路組態的另一實作。圖7所示的另一解決方案將時間至數位轉換器160使用為分數PLL電路500的量測電路140，以直接量測輸出信號OS及基準信號RS之間的相差。分數PLL電路500實作數位寬頻閉迴路相調變器。
在如圖7所描畫之藉由電路100實作的閉迴路校正設計中，分數PLL電路500沿著藉由圖7中之箭號指示的信號流包含實作為時間至數位轉換器160之量測電路140、迴路濾波器530、及實作為數位控制振盪器550之可控制振盪器540的串聯連接。換言之，迴路濾波器530耦接在時間至數位轉換器160之後，且可控制振盪器540耦接在迴路濾波器530之後。然後將可控制振盪器540的輸出耦接至數位至時間轉換器110的輸入。
經由多模除法器560(MMD)將由數位至時間轉換器110產生及提供的輸出信號OS反饋至將分數PLL電路 500的迴路封閉之時間至數位轉換器160的另一輸入。多模除法器560能回應於從三角積分調變器570(Σ△)獲得的信號除輸出信號的頻率。三角積分調變器570設有作為輸入的頻道字組520，該頻道字組再度包含指示待由分數PLL電路500產生之頻率的整數部分及分數部分。三角積分調變器570以將也包含分數部分的頻道字組轉變至具有經調變信號(PWM信號)之路徑的此種方式控制多模除法器560，該經調變信號具有對應於頻道字組之值，換言之，對應於整數部分及分數部分之和的值的平均值。因此，三角積分調變器570在二或多數除法器操作模式之間切換多模除法器560，使得平均除法比率對應於頻道字組520的平均值。
量測電路140的輸出耦接至記憶體150以將對應於藉由量測電路140量測之延遲的量測資料保存為對應校正資料。此能再度藉由將資料保存或儲存在查找表中而完成。
或者，取代實作該選擇性的三角積分調變器570，多模除法器560也可直接設有整數部分。在此情形中，整數部分決定封閉分數PLL電路500之反饋迴路的多模除法器560的除法器模式。
為控制數位至時間轉換器110且為提供其對應的控制信號CS，將頻道字組的分數部分提供給再度包含積分器或累積器180的產生器電路170，其將控制信號提供給數位至時間轉換器110及代表將量測資料儲存在查找表中之位址的記憶體150。雖然未描繪於圖7中，積分器或累積 器180再度藉由基準信號RS時控。如相關於於圖5於先前討論的，積分器或累積器180也可基於輸出信號OS受時控。
換言之，在圖7所示的設定中，將多模除法器560編程為整數比率且數位至時間轉換器110產生斜波狀相偏移。分數PLL電路500將安置成輸出信號頻率或本地振盪器頻率，其係基準信號RS(基準時鐘)的整數倍。然後，由數位控制振盪器550(DCO)提供之也使用為數位至時間轉換器110的輸入的輸出頻率也具有分數部分。因此，DTC輸入在全部範圍上激發。
與此設定有關的一個不同係時間至數位轉換器160必需能鎖定PLL電路500。然而，在校正期間，再次僅需要窄偵測範圍。
PLL帶寬內的DTC雜訊可使用此方式衰減。自然地，其他電路100到目前為止不必包含多模除法器560或其他除法器。換言之，電路100也可無除法器地實作或基於無除法器PLL電路500。
在圖7所示的電路100中，量測電路140係信號處理電路120的一部分。量測電路140的輸出耦接至可控制振盪器540，其組態成基於量測電路140的輸出產生經處理信號。然而，在圖7所示的範例中，迴路振盪器530耦接在實作為數位控制振盪器550的可控制振盪器540及量測電路的輸出之間。如之前提及的，數位至時間轉換器110耦接至可控制振盪器540的輸出。
藉由使用電路100，包含數位至時間轉換器110的本地振盪器對包含多模射頻信號處理的應用可變得更有吸引力。例如，可能將在晶片上實作數個PLL電路或數位控制振盪器的需要移除。藉由實作根據範例的電路100，相較於實作使用在更習知接收器、發射器、或收發器中的DCO線圈，可能節省，例如，10或更高因子的晶片面積。
雖然在圖7所顯示範例之前討論的範例中，將量測電路140實作為額外電路。例如，如上文所述，量測電路140可包含額外或第二時間至數位轉換器160。然而，如圖7所示，此至目前為止不係必要的。
圖8顯示積體電路600，其可，例如，實作在基板610上。基板610可係從半導體材料，諸如，矽(Si)、砷化鍺(GeAs)、或其他材料製造的半導體基板，諸如，晶粒等。然而，基板也可係非半導體材料，例如，從絕緣材料製造的電絕緣基板。再者，基板也可包含在其頂部上的及/或電路可形成於其中的一或多個導電及/或絕緣層。
基板610基本上可係沿著三個直線獨立方向延伸的碟狀形狀。相較於第三方向，基板610更顯著地沿著該等直線獨立方向的二者延伸。例如，沿著任何第一及第二方向的最小延伸可係沿著第三方向之延伸的至少10倍、至少20倍、或至少50倍大。基板610的主表面可與於顯著地大於第三方向的第一及第二方向平行。
積體電路600包含根據如之前概述之範例的電路100，其可，例如，使用薄膜處理及其他半導體相關製程製造。積體電路600可選擇性地更包含耦接至該電路的混合器620，以接收作為本地振盪器信號之輸出信號OS。選擇性地，積體電路600可更包含組態成耦接天線至混合器電路620的終端630。
圖9顯示發射器700、接收器710、或收發器720的示意方塊圖。發射器700、接收器710、或收發器720包含如之前描述的電路100。其可更包含以能將電路100的輸出信號OS接收為本地振盪器信號的此種方式耦接至該電路的混合器電路620。其可更包含耦接至混合器電路的天線730。自然地，發射器700、接收器710、或收發器720可包含其他組件以放大、處理、實施信號塑形、雜訊降低、或其他信號操控。然而，僅為了清楚起見，已將其省略。
圖10顯示根據範例之用於獲得校正資料的方法的流程圖。第一處理P100包含量測由電路100的數位至時間轉換器110產生在數位至時間轉換器110之輸出的信號及基準信號RS之間的延遲。電路100係如之前描述之包含，例如，數位至時間轉換器110及信號處理電路120的電路100，該信號處理電路耦接至數位至時間轉換器110並組態成產生從提供至信號處理電路120之信號導出的經處理信號PS。經處理信號PS包含相對於提供至信號處理電路之信號的預定相關係。電路100更組態成接收基準信 號RS並基於經接收基準信號產生輸出信號。
在選擇性處理P110中，將控制信號提供至數位至時間轉換器110以抵消預定相關係的改變，其中信號處理電路120組態成改變預定相關係。在處理P110中提供控制信號可選擇性地包含如之前概述及討論之在處理P120中積分或累積包含與分數部分有關之資訊的信號。
在處理P130中，將經量測延遲作為數位至時間轉換器110的校正資料儲存至記憶體。
圖11最後顯示根據範例之用於產生本地振盪器信號的方法的流程圖。該方法包含在處理P200中使用電路產生本地振盪器信號，該電路包含數位至時間轉換器110及信號處理電路120，該信號處理電路耦接至數位至時間轉換器110並組態成產生從提供至信號處理電路120的信號導出之經處理信號PS。經處理信號包含相對於提供至信號處理電路120之信號的預定相關係。電路100組態成接收基準信號RS並基於經接收基準信號產生輸出信號。在處理P210中，該方法更包含在本地振盪器信號產生期間基於儲存在電路100之記憶體中的校正資料控制數位至時間轉換器。本地振盪器信號可係該電路的輸出信號OS。
選擇性地，在處理P220中，控制數位至時間轉換器110包含從記憶體150讀取校正資料。
以下範例關於其他範例。
範例1係包含數位至時間轉換器及信號處理電路的一種電路，該信號處理電路耦接至該數位至時間轉換器並組 態成產生從提供至該信號處理電路的信號導出的經處理信號，該經處理信號包含相對於提供至該信號處理電路之該信號的預定相關係，其中該電路組態成接收基準信號並基於該經接收基準信號產生輸出信號。將量測電路組態成量測該輸出信號及該經接收基準信號之間的延遲，其中該數位至時間轉換器的該輸出耦接至組態成儲存基於該經量測延遲的該數位至時間轉換器之校準資料的記憶體。
在範例2中，範例1的主題內容可選擇性地包括以串聯形成串聯連接之方式耦接的該數位至時間轉換器及該信號處理電路，其中該基準信號提供至該串聯連接的輸入且該輸出信號可在該串聯連接的輸出獲得。
在範例3中，任何先前範例的主題內容可選擇性地包括提供至該信號處理電路的該基準信號，其中該輸出信號可從該數位至時間轉換器獲得。
在範例4中，任何先前範例的主題內容可選擇性地包括組態成改變該預定相關係的該信號處理電路，其中該電路包含產生器電路，其組態成提供控制信號至該數位至時間轉換器以抵消該預定相關係的該改變。
在範例5中，範例4的主題內容可選擇性地包括包含耦接至該數位至時間轉換器的積分器或累積器以提供該控制信號的該產生器電路。
在範例6中，範例5的主題內容可選擇性地包括藉由該基準信號、從該基準信號導出之包含與該基準信號實質相同的頻率的信號、或基於該輸出信號時控的該積分器或 該累積器。
在範例7中，任何先前範例的主題內容可選擇性地包括組態成基於提供至該記憶體的控制信號儲存該校準資料的該記憶體。
在範例8中，任何先前範例的主題內容可選擇性地包括組態成儲存包含該數位至時間轉換器的該校準資料之查找表的該記憶體。
在範例9中，任何先前範例的主題內容可選擇性地包括組態成處理提供至該信號處理電路的振盪信號並將該經處理信號產生為振盪信號的該信號處理電路。
在範例10中，任何先前範例的主題內容可選擇性地包括該經處理信號的頻率相對於提供至該信號處理電路之該信號的頻率的比率或該比率的倒數大於一(1)並等於整數部分及不為零之分數部分的和，其中該分數部分的絕對值小於一(1)。例如，該信號處理電路可因此組態或調適。
在範例11中，範例10的主題內容可選擇性地包括該比率或該比率的倒數等於(I+p/q)，其中I係整數，其中p及q係非零整數，且其中p的絕對值小於q的絕對值。
在範例12中，任何先前範例的主題內容可選擇性地包括組態成改變該預定相關係的該信號處理電路，其中該電路包含組態成提供控制信號至該數位至時間轉換器以抵消該預定相關係之該改變的產生器電路，該產生器電路包含耦接至該數位至時間轉換器的積分器或累積器以提供該 控制信號，其中該積分器或累積器組態成處理包含與該分數部分有關之資訊的信號。
在範例13中，任何先前範例的主題內容可選擇性地包括包含至少部分整數鎖相迴路電路、分數鎖相迴路電路、直接數位合成器電路、及倍頻器電路之至少一者的該信號處理電路。
在範例14中，任何先前範例的主題內容可選擇性地包括組態成偵測該輸出信號及該基準信號之間多於三個的不同延遲值的該量測電路。
在範例15中，任何先前範例的主題內容可選擇性地包括係該信號處理電路之一部分的該量測電路。
在範例16中，範例15的主題內容可選擇性地包括耦接至組態成基於該量測電路的該輸出產生該經處理信號的可控制振盪器之該量測電路的輸出。
在範例17中，範例16的主題內容可選擇性地包括耦接在該量測電路的該輸出及該可控制振盪器之間的迴路濾波器。
在範例18中，任何範例16或17的主題內容可選擇性地包括係數位控制振盪器的該可控制振盪器。
在範例19中，任何範例16至18的主題內容可選擇性地包括耦接至該可控制振盪器之輸出的該數位至時間轉換器。
在範例20中，任何範例1至14的主題內容可選擇性地包括組態成可與由該量測電路提供之信號無關地操作的 該信號處理電路。
在範例21中，任何先前範例的主題內容可選擇性地包括包含時間至數位轉換器的該量測電路。
在範例22中，任何先前範例的主題內容可選擇性地包括組態成藉由可控制延遲延遲提供至該數位至時間轉換器之輸入的信號並在該數位至時間轉換器之輸出產生該經延遲信號的數位至時間轉換器。
在範例23中，任何先前範例的主題內容可選擇性地包括組態成將該輸出信號產生為射頻信號的該電路。
在範例24中，任何先前範例的主題內容可選擇性地包括終端以提供該基準信號至該電路。
在範例25中，任何先前範例的主題內容可選擇性地包括組態成從溫度穩定晶體振盪器接收該基準信號的該電路。
在範例26中，任何先前範例的主題內容可選擇性地包括組態成將本地振盪器信號產生為該輸出信號的該電路，且其中該電路組態成在該本地振盪器信號產生期間基於儲存在該記憶體中的該校正資料控制該數位至時間轉換器。
範例27係包含電路的一種積體電路，其中該電路包含數位至時間轉換器及信號處理電路，該信號處理電路耦接至該數位至時間轉換器並組態成產生從提供至該信號處理電路的信號導出的經處理信號，該經處理信號包含相對於提供至該信號處理電路之該信號的預定相關係，其中該 電路組態成接收基準信號並基於該經接收基準信號產生輸出信號，其中將該量測電路組態成量測該輸出信號及該經接收基準信號之間的延遲，且其中該數位至時間轉換器的該輸出耦接至組態成儲存基於該經量測延遲的該數位至時間轉換器之校準資料的記憶體。
在範例28中，範例27的主題內容可選擇性地更包括耦接至該電路以將該電路的該輸出信號接收為本地振盪器信號的混合器電路。
在範例29中，範例28的主題內容可選擇性地包括包含組態成耦接天線至該混合器電路之終端的該積體電路。
在範例30中，任何範例28或29的主題內容可選擇性地包括組態成在該本地振盪器信號產生期間基於儲存在該記憶體中的該校正資料控制該數位至時間轉換器的該積體電路。
範例31係包含電路的一種發射器、一種接收器、或一種收發器，該電路包含數位至時間轉換器及信號處理電路，該信號處理電路耦接至該數位至時間轉換器並組態成產生從提供至該信號處理電路的信號導出的經處理信號，該經處理信號包含相對於提供至該信號處理電路之該信號的預定相關係，其中該電路組態成接收基準信號並基於該經接收基準信號產生輸出信號。將該量測電路組態成量測該輸出信號及該經接收基準信號之間的延遲，其中該數位至時間轉換器的該輸出耦接至組態成儲存基於該經量測延遲的該數位至時間轉換器之校準資料的記憶體。
在範例32中，範例31的主題內容可選擇性地更包括耦接至該電路以將該電路的該輸出信號接收為本地振盪器信號的混合器電路。
在範例33中，範例32的主題內容可選擇性地包括耦接至該混合器電路的天線。
在範例34中，任何範例32或33的主題內容可選擇性地包括組態成在該本地振盪器信號產生期間基於儲存在該記憶體中的該校正資料控制該數位至時間轉換器的該積體電路。
範例35係用於獲得校正資料的一種方法，該方法包含量測電路的輸出信號及基準信號之間的延遲，該電路包含數位至時間轉換器及信號處理電路，該信號處理電路耦接至該數位至時間轉換器並組態成產生從提供至該信號處理電路的信號導出的經處理信號，該經處理信號包含相對於提供至該信號處理電路之該信號的預定相關係，其中該電路組態成接收該基準信號並基於該經接收基準信號產生輸出信號，及將基於該經量測延遲的該數位至時間轉換器的校準資料儲存至記憶體。
在範例36中，範例35的主題內容可選擇性地包括組態成改變該預定相關係的該信號處理電路，該方法更包含提供控制信號至該數位至時間轉換器以抵消該預定相關係的該改變。
在範例37中，範例36的主題內容可選擇性地包括儲存該校正資料包含基於該控制訊號儲存該校正資料。
在範例38中，任何範例36或37的主題內容可選擇性地包括儲存該校正資料包含以查找表的形式儲存該校正資料。
在範例39中，任何範例36至38的主題內容可選擇性地包括該經處理信號的頻率相對於提供至該信號處理電路之該信號的頻率的比率或該比率的倒數大於一(1)並等於整數部分及不為零之分數部分的和，其中該分數部分的絕對值小於一(1)。例如，該信號處理電路可因此組態。
在範例40中，範例39的主題內容可選擇性地包括該比率或該比率的倒數等於(I+p/q)，其中I係整數，其中p及q係非零整數，且其中p的絕對值小於q的絕對值。
在範例41中，任何範例39或40的主題內容可選擇性地包括提供該控制信號至該數位至時間轉換器包含積分或累積包含與該分數部分有關之資訊的信號。
在範例42中，任何範例35至41的主題內容可選擇性地包括量測該延遲包含偵測該輸出信號及該基準信號之間多於三個的不同延遲值。
在範例43中，任何範例35至42的主題內容可選擇性地包括係射頻信號的該輸出信號。
在範例44中，任何範例35至43的主題內容可選擇性地包括組態成從溫度穩定晶體振盪器接收該基準信號的該電路。
範例45係用於獲得校正資料的一種設備，該設備包 含用於量測輸出信號及基準信號之間的延遲的機構，該電路包含數位至時間轉換器及信號處理電路，該信號處理電路耦接至該數位至時間轉換器並組態成產生從提供至該信號處理電路的信號導出的經處理信號，該經處理信號包含相對於提供至該信號處理電路之該信號的預定相關係，其中該電路組態成接收該基準信號並基於該經接收基準信號產生輸出信號，及用於儲存基於該經量測延遲的該數位至時間轉換器之校準資料的機構。
在範例46中，範例45的主題內容可選擇性地包括組態成改變該預定相關係的該信號處理電路，該方法更包含提供控制信號至該數位至時間轉換器以抵消該預定相關係的該改變。
範例47係一種包括程式碼的機器可讀儲存媒體，當執行時，導致機器實施範例35至44之任一者的方法。
範例48係一種包括機器可讀指令的機器可說儲存器，當執行時，實作或實現在任何先前範例中所描述的方法或設備。
範例49係一種電腦程式，具有當該電腦程式在電腦或處理器上執行時用於實施任何範例35至44之方法的程式碼。
範例50係用於產生本地振盪器信號的方法，該方法包含使用電路產生輸出信號，該電路包含數位至時間轉換器及信號處理電路，該信號處理電路耦接至該數位至時間轉換器並組態成產生從提供至該信號處理電路的信號導出 的經處理信號，該經處理信號包含相對於提供至該信號處理電路之該信號的預定相關係，其中該電路組態成接收該基準信號並基於該經接收基準信號將輸出信號產生為該本地振盪器信號，並基於儲存在記憶體中的該校正資料在該本地振盪器信號的產生期間控制該數位至時間轉換器。
在範例51中，範例50的主題內容可選擇性地包括控制該數位至時間轉換器包含從該記憶體讀取校正資料。
範例52係用於產生輸出信號的設備，該設備包含用於使用電路產生輸出信號的機構，該電路包含數位至時間轉換器及信號處理電路，該信號處理電路耦接至該數位至時間轉換器並組態成產生從提供至該信號處理電路的信號導出的經處理信號，該經處理信號包含相對於提供至該信號處理電路之該信號的預定相關係，其中該電路組態成接收該基準信號並基於該經接收基準信號產生該輸出信號，及用於基於儲存在記憶體中的該校正資料在該本地振盪器信號的產生期間控制該數位至時間轉換器的機構。
在範例53中，範例52的主題內容可選擇性地包括用於控制該數位至時間轉換器的機構包含用於從該記憶體讀取校正資料的機構。
範例54係一種包括程式碼的機器可讀儲存媒體，當執行時，導致機器實施範例50或51之任一者的方法。
範例55係一種包括機器可讀指令的機器可說儲存器，當執行時，實作或實現在任何先前範例中所描述的方法或設備。
範例56係一種電腦程式，具有當該電腦程式在電腦或處理器上執行時用於實施任何範例50或51之方法的程式碼。
因此，範例可提供一種電腦程式，其具有當該電腦程式在電腦或處理器上執行時，用於實施以上方法之一者的程式碼。熟悉本技術的人士會輕易地認知上述各種方法的步驟可藉由可程式化電腦實施。此處，也將部分範例視為涵蓋程式儲存裝置，諸如，係機器或電腦可讀的數位資料儲存媒體，並編碼機器可執行或電腦可執行之指令的程式，其中該等指令實施上述方法的部分或全部行動。程式儲存裝置可係，數位記憶體、磁性儲存媒體，諸如，磁碟及磁帶，硬碟、或光學可讀數位資料儲存媒體。該等範例也企圖涵蓋程式化以實施上述方法之行動的電腦，或程式化以實施上述方法之行動的(場效)可程式化邏輯陣列((F)PLA)或(場效)可程式化閘陣列((F)PGA)。
該等描述及圖式僅說明本揭示發明的原理。因此雖然未明顯地描述或顯示於本文中，熟悉本發明之人士將理解本技術將能設計具現本揭示發明之原理並包括在其精神及範圍內的各種配置。此外，原則上將本文陳述的所有範例明確地視為僅供教學目的之用，以協助閱讀者理解由本發明人(等)提供之本揭示發明的原理及觀念以進一步發展本技術，且係以對此種具體陳述之範例及條件沒有限制的方式構成。再者，將陳述原理、樣態，及將本揭示發明的範例、以及其特定範例之本文的所有敘述視為包含其等效 實例。
應將標示為(實施特定功能)「用於……之機構」的功能方塊理解為包含分別組態成實施特定功能之電路的功能方塊。因此，也可能將「用於某事的機構」理解為「組態成或合適某事的機構」。組態成實施特定功能的機構因此並未暗示此種機構必需實施該功能(在指定時刻)。
顯示於圖式中之各種元件的功能，包括標籤為「機構」、「用於提供感測器信號的機構」、「用於產生發射信號的機構」等的任何功能區塊可經由使用專屬硬體，諸如，「信號提供器」、「信號處理單元」、「處理器」、「控制器」等，以及能關聯於合適軟體執行軟體的硬體提供。再者，在本文中描述為「機構」的任何實體可對應於或實作為「一或多個模組」、「一或多個裝置」、「一或多個單元」等。當藉由處理器提供時，該等功能可能藉由單一專屬處理器、藉由單一共享處理器、或藉由彼等的一部分可共享的複數個獨立處理器提供。再者，術語「處理器」或「控制器」的明顯使用不應構成對能執行軟體之硬體的獨佔指稱，並可能無限制地隱含地包括數位訊號處理器(DSP)硬體、網路處理器、特定應用積體電路(ASIC)、場效可規劃閘極陣列(FPGA)、用於儲存軟體的唯讀記憶體(ROM)、隨機存取記憶體(RAM)、及非揮發性記憶體。也可包括其他習知及/或定製的硬體。
熟悉本技術的人士應理解本文的任何方塊代表具現本 揭示發明原理之說明電路的概念圖。相似地，將理解任何流程圖、流程圖式、狀態轉移圖、及虛擬碼等代表可實質呈現在電腦可讀媒體中，且無論是否明顯地顯示電腦或處理器，藉由此種電腦或處理器執行的各種處理。
此外，藉此將下文的申請專利範圍併入實施方式中，將申請專利範圍各項作為本發明之個別範例。在申請專利範圍各項可作為個別範例的同時，待注意-雖然附屬項在申請專利範圍中係指一或多個其他項的特定組合-其他範例也可包括該附屬項與其他各附屬項之主題內容的組合。除非所陳述的此種組合不係所意圖的特定組合，其將於本文提議。另外，也企圖將申請專利範圍之項的特性包括至任何其他獨立項，即使未使此項直接相關於該獨立項。
更需注意揭示於本說明書或申請專利範圍中的方法可藉由具有用於實施此等方法的各個別行動之機構的裝置實作。
另外，待理解不會將揭示於本說明書或申請專利範圍中之多個行動或功能的揭示構成在特定次序內。因此，多個行動或功能的揭示未將彼等限制成特定次序，除非此種行動或功能因為技術原因不可交換。此外，在部分範例中，單一行動可包括或可分解為多個次行動。除非明顯排除，此種次行動或次處理可包括在此種單一行動或處理中或係其一部分。
100‧‧‧電路
110‧‧‧數位至時間轉換器
120‧‧‧信號處理電路
130‧‧‧串聯連接
140‧‧‧量測電路
150‧‧‧記憶體
160‧‧‧時間至數位轉換器
170‧‧‧產生器電路
180‧‧‧積分器或累積器
190‧‧‧晶體振盪器
200‧‧‧溫度穩定晶體振盪器
210‧‧‧選擇性終端
220‧‧‧輸出終端
230‧‧‧控制電路
CS‧‧‧控制信號
DS‧‧‧經延遲信號
OS‧‧‧輸出信號
PS‧‧‧經處理信號
RS‧‧‧基準信號

Claims (23)

  1. 一種電路，包含：數位至時間轉換器；及信號處理電路，耦接至該數位至時間轉換器並組態成產生從提供至該信號處理電路之信號導出的經處理信號，該經處理信號包含相對於提供至該信號處理電路之該信號的預定相關係，其中該電路組態成接收基準信號並基於該經接收基準信號產生輸出信號；其中將量測電路組態成量測該輸出信號及該經接收基準信號之間的延遲；且其中該數位至時間轉換器的該輸出耦接至組態成儲存基於該經量測延遲的該數位至時間轉換器之校準資料的記憶體。
  2. 如申請專利範圍第1項的電路，其中該數位至時間轉換器及該信號處理電路以串聯形成串聯連接的方式耦接，其中該基準信號提供至該串聯連接的輸入且該輸出信號可在該串聯連接的輸出獲得。
  3. 如申請專利範圍第1項的電路，其中該基準信號提供至該信號處理電路，且其中該輸出信號可從該數位至時間轉換器獲得。
  4. 如申請專利範圍第1項的電路，其中該信號處理電路組態成改變該預定相關係，且其中該電路包含產生器電路，其組態成提供控制信號至該數位至時間轉換器以抵 消該預定相關係的該改變。
  5. 如申請專利範圍第4項的電路，其中該產生器電路包含耦接至該數位至時間轉換器的積分器或累積器以提供該控制信號。
  6. 如申請專利範圍第5項的電路，其中該積分器或該累積器係藉由該基準信號、從該基準信號導出之包含與該基準信號實質相同的頻率的信號、或基於該輸出信號時控。
  7. 如申請專利範圍第1項的電路，其中該記憶體組態成基於提供至該記憶體的控制信號儲存該校準資料。
  8. 如申請專利範圍第1項的電路，其中該記憶體組態成儲存包含該數位至時間轉換器的該校準資料的查找表。
  9. 如申請專利範圍第1項的電路，其中該信號處理電路組態成處理提供至該信號處理電路的振盪信號並將該經處理信號產生為振盪信號。
  10. 如申請專利範圍第1項的電路，其中該經處理信號的頻率相對於提供至該信號處理電路之該信號的頻率的比率或該比率的倒數大於一並等於整數部分及不為零之分數部分的和，其中該分數部分的絕對值小於一。
  11. 如申請專利範圍第1項的電路，其中該信號處理電路組態成改變該預定相關係，其中該電路包含組態成提供控制信號至該數位至時間轉換器以抵消該預定相關係之該改變的產生器電路，該產生器電路包含耦接至該數位至 時間轉換器的積分器或累積器以提供該控制信號，其中該積分器或累積器組態成處理包含與該分數部分有關之資訊的信號。
  12. 如申請專利範圍第1項的電路，其中該信號處理電路包含至少部分整數鎖相迴路電路、分數鎖相迴路電路、直接數位合成器電路、及倍頻器電路的至少一者。
  13. 如申請專利範圍第1項的電路，其中該量測電路組態成偵測該輸出信號及該基準信號之間多於三個的不同延遲值。
  14. 如申請專利範圍第1項的電路，其中該量測電路係該信號處理電路的一部分。
  15. 如申請專利範圍第14項的電路，其中該量測電路的輸出耦接至組態成基於該量測電路的該輸出產生該經處理信號的可控制振盪器。
  16. 如申請專利範圍第1項的電路，其中該信號處理電路組態成可與由該量測電路提供的信號無關地操作。
  17. 如申請專利範圍第1項的電路，其中該量測電路包含時間至數位轉換器。
  18. 如申請專利範圍第1項的電路，其中該電路組態成將該輸出信號產生為射頻信號。
  19. 如申請專利範圍第1項的電路，包含終端以提供該基準信號至該電路。
  20. 一種包含電路的積體電路，該電路包含數位至時間轉換器，及 信號處理電路，耦接至該數位至時間轉換器並組態成產生從提供至該信號處理電路之信號導出的經處理信號，該經處理信號包含相對於提供至該信號處理電路之該信號的預定相關係，其中該電路組態成接收基準信號並基於該經接收基準信號產生輸出信號；其中將量測電路組態成量測該輸出信號及該經接收基準信號之間的延遲；且其中該數位至時間轉換器的該輸出耦接至組態成儲存基於該經量測延遲的該數位至時間轉換器之校準資料的記憶體。
  21. 如申請專利範圍第20項的積體電路，更包含耦接至該電路以將該電路的該輸出信號接收為本地振盪器信號的混合器電路。
  22. 一種包含電路的發射器、接收器、或收發器、該電路包含數位至時間轉換器，及信號處理電路，耦接至該數位至時間轉換器並組態成產生從提供至該信號處理電路之信號導出的經處理信號，該經處理信號包含相對於提供至該信號處理電路之該信號的預定相關係，其中該電路組態成接收基準信號並基於該經接收基準信號產生輸出信號；其中將量測電路組態成量測該輸出信號及該經接收基 準信號之間的延遲；且其中該數位至時間轉換器的該輸出耦接至組態成儲存基於該經量測延遲的該數位至時間轉換器之校準資料的記憶體。
  23. 一種用於獲得校準資料的方法，該方法包含：量測電路的輸出信號及基準信號之間的延遲，該電路包含數位至時間轉換器及信號處理電路，該信號處理電路耦接至該數位至時間轉換器並組態成產生從提供至該信號處理電路的信號導出的經處理信號，該經處理信號包含相對於提供至該信號處理電路之該信號的預定相關係，其中該電路組態成接收該基準信號並基於該經接收基準信號產生輸出信號；及將基於該經量測延遲的該數位至時間轉換器的校準資料儲存至記憶體。
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