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TW201526167A - 在矽鰭部之（１１１）平面上形成三五族裝置結構 - Google Patents

在矽鰭部之（１１１）平面上形成三五族裝置結構 Download PDF

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TW201526167A
TW201526167A TW103132434A TW103132434A TW201526167A TW 201526167 A TW201526167 A TW 201526167A TW 103132434 A TW103132434 A TW 103132434A TW 103132434 A TW103132434 A TW 103132434A TW 201526167 A TW201526167 A TW 201526167A
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薩納斯 珈納
班傑明 朱功
馬可 拉多撒福傑維克
宋承宏
羅伯特 趙
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英特爾股份有限公司
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Abstract

說明高電壓(111)矽奈米結構的形成方法。這些方法及結構包含：在矽鰭部結構的(111)表面上形成三五族裝置層；在三五族裝置層上形成感應極化層的二維電子氣體(2DEG)；在矽鰭部的終端上的三五族裝置層的一部份上形成源極/汲極材料。在源極與汲極區之間的矽鰭部結構的中間部份被移除，以及，以介電質材料回填，然後，在三五族裝置層上形成閘極介電質及閘極材料。

Description

在矽鰭部之(111)平面上形成三五族裝置結構
本發明係關於在矽鰭部之(111)平面上形成三五族裝置結構。
對於例如用於系統晶片(SoC)技術之高電壓及射頻(RF)裝置的這種應用以及用於互補金屬氧化物矽(COMS)應用，集成至(100)矽表面(100)上的像是氮化鎵等三五(III-V)族材料係高度需求的。由於二材料之間的晶格失配特性，可能引起製造此種集成的挑戰。接近四十二%的此種晶格失配會造成抑制低缺陷密度III-V材料的磊晶生長。此外，與習知用於氮化鎵的高生長溫度相耦合之矽與氮化鎵之間的大熱失配(約116%)，可導致在磊晶層上形成表面裂痕，因而阻礙裝置製造時矽(100)上III-V族材料的使用。
100‧‧‧裝置結構
102‧‧‧基底
104‧‧‧矽鰭部
104’‧‧‧矽鰭部
105‧‧‧頂部
105’‧‧‧上部
106‧‧‧間隔器層
107‧‧‧矽結晶平面
107’‧‧‧矽結晶平面
108‧‧‧三五族裝置層
109‧‧‧頂部
110‧‧‧極化層
112‧‧‧源極/汲極材料
113‧‧‧頂點
114‧‧‧間隙
115‧‧‧二維電子氣體
116‧‧‧閘極介電質材料
118‧‧‧閘極電極
119‧‧‧高電壓裝置結構
200‧‧‧計算裝置
201a‧‧‧組件
201b‧‧‧組件
210‧‧‧主機板
212‧‧‧第一側
214‧‧‧第二側
240‧‧‧封裝結構
300‧‧‧電腦系統
310‧‧‧積體電路
311‧‧‧雙積體電路
312‧‧‧處理器
313‧‧‧RFIC雙處理器
314‧‧‧通訊電路
315‧‧‧通訊電路
316‧‧‧嵌入式晶粒上記憶體
317‧‧‧雙晶粒上記憶體
320‧‧‧系統匯流排
330‧‧‧電壓源
340‧‧‧外部記憶體
342‧‧‧主記憶體
344‧‧‧硬碟機
346‧‧‧可移式媒體
348‧‧‧嵌入式記憶體
350‧‧‧顯示裝置
360‧‧‧音訊輸出
370‧‧‧輸入裝置
380‧‧‧被動裝置
雖然說明書以特別指出及明顯地主張某些實施例之申 請專利範圍為結論，但當配合附圖而閱讀本發明的前述說明時，可以更容易地確認這些實施例的優點，其中：
圖1a-h代表根據各式各樣實施例的結構之剖面視圖。
圖2代表根據實施例之結構的剖面視圖。
圖3代表根據實施例的系統簡圖。
圖4代表根據實施例的流程圖。
【發明內容及實施方式】
在下述詳細說明中，藉由說明附圖所示的符號，可實施方法及結構之具體實施例。詳細地說明這些實施例，以使習於此技藝者能夠施行實施例。須瞭解，各式各樣的實施例雖然不同，但是不必互斥。舉例而言，在不悖離實施例的精神及範圍之下，配合一實施例之此處所述之特別的特點、結構、或特徵可以在其它實施例內實施。此外，須瞭解，在不悖離實施例的精神及範圍之下，在各揭示的實施例內之個別元件的位置或配置可以修改。因此，不應以限定方式解讀下述詳細說明，且實施例的範圍僅係由經適當解釋之後附的申請專利範圍以及申請專利範圍被賦予之均等物的完整範圍來予以界定。在圖式中，在多個視圖中，類似的代號意指相同或類似的功能。
說明形成及利用例如形成於矽奈米結構的(111)矽平面上之高電壓電晶體等微電子結構的的方法及相關結構。這些方法/結構包含在矽鰭部結構的(111)表面上形成III-V 族裝置層、在III-V族裝置層上形成極化感應層、以及在III-V族裝置層上形成III-V族為基礎的源極/汲極材料，其中，III-V族為基礎的源極/汲極材料形成於矽鰭部的終端上。在源極與汲極區之間的矽鰭部結構的中間部份可以被移除，以及，閘極介電質及閘極材料可以纏繞在閘極區中的III-V族裝置層上。此處揭示之各式各樣的(111)矽奈米鰭部結構實施例允許例如RF功率及功率管理積體電路(PMIC)應用等高電壓SoC應用。
圖1a-1h顯示形成例如包括(111)矽平面的矽奈米鰭部結構等微電子結構的實施例之剖面視圖。在實施例中，包括例如鰭式場效電晶體(FINFET)等多閘極結構的一部份、三閘極、及奈米線/奈米帶結構之裝置結構100包括基底102(圖1a)。基底102包括具有(100)結晶平面的矽基底。在實施例中，基底102包括(100)矽晶圓。舉例而言，矽基底102又包括例如電晶體及被動元件等電路元件。在實施例中，基底102包括CMOS基底/晶圓102的一部份。
在實施例中，基底102包括單晶矽、鍺、矽鍺、及例如砷化鎵之III-V族材料。在實施例中，基底102包括一部份的絕緣體上的矽(SOI)之基底。裝置100又包括矽鰭部104。在實施例中，矽鰭部104包括頂部105。在實施例中，矽鰭部104的頂部105包括頂點113。矽鰭部104的頂部105包括(111)矽結晶平面107、107’。在實施例中，舉例而言，矽鰭部104摻雜例如硼等p型材料。矽 鰭部104的p型摻雜可以用以降低當例如三閘極電晶體裝置及/或奈米線/奈米帶電晶體裝置等根據此處的實施例之裝置關閉時流動的漏電流。
在實施例中，包括例如二氧化矽及/或氧氮化矽材料等介電材料之薄間隔器層106可以形成於奈米鰭部104的矽(100)側壁上及/或矽(110)上，以及也可以形成於基底102的表面上。間隔器材料106用以防止III-V族磊晶材料在後續的製程步驟中生長於鰭部104的矽(110)側壁上及(100)矽基底上。在實施例中，間隔器106允許用於在矽(111)平面上生長III-V族裝置層之區域。在實施例中，III-N晶核層(未顯示)可選地形成於鰭部104的矽(111)側107、107’上。在實施例中，III-N晶核層包括氮化鋁。
在實施例中，三五(III-V)族裝置層108形成於矽鰭部104的頂部105的矽(111)平面上，其中，舉例而言，III族部包括任何來自週期表的III族元素，V族部包括例如氮化物等來自週期表的V族元素。在實施例中，III-V族裝置層包括GaN/InGaN材料108，以及包括電晶體通道結構108。三五族裝置層108包括在約1nm至約100nm之間的厚度。
使用磊晶生長，以生長三五族裝置層108。磊晶生長包括橫向磊晶生長，以及，形成懸垂區111，懸垂區111配置成離開矽鰭部104以及在朝向基底102的向下方向上。藉由調整矽鰭部104的啟始高度，可以調諧離開矽鰭部104的過生長量。三五族裝置層108僅從矽(111)平面 生長以及橫向地過度生長，其中，橫向過度生長的三五族裝置層108實質上無缺陷。舉例而言，對於自矽(111)平面生長的氮化鎵(GaN)，在GaN中的缺陷通常平行於GaN中的(0001)方向衍生，因此垂直於矽鰭部(111)平面107。如此，所有的缺陷垂直地衍生，但是，對於橫向過度生長的GaN，缺陷不彎曲並因而懸垂部具有減少的缺陷密度。具體而言，這部份地導因於GaN及III-N材料系統的材料特性，其中，錯位傾向於使它們本身定向在(0001)軸上，因而橫向生長的材料造成低缺陷密度。在三五族裝置層108生長之後，將三五族裝置層108的頂部109平坦化。在實施例中，三五族裝置層108包括二維電子氣體(2DEG)115區/層。
在實施例中，極化層110形成於三五族裝置層108上。在實施例中，極化層110包括例如AlGaN/AlInN層等III-V族材料，以及包括約3至約20nm的厚度，但可視裝置設計要求而變。極化層110感應三五族裝置層108中的2DEG。在實施例中，2DEG於三五族裝置層108的生長晶體結構之頂表面(c-平面)上被感應。在實施例中，裝置100包括每覆蓋區之大Z高度，造成高電流，高電流在例如PMIC及RF功率放大器等用於SoC的應用中是有用的。在實施例中，極化層110的頂部109被拋光及平坦化。在形成極化層110之後，配置在矽鰭部104的終端之三五族裝置層108的一部份維持曝露。
在實施例中，源極/汲極材料112生長於配置在矽鰭 部104的終端之三五族裝置層108的曝露部份上(圖1b)。在實施例中，舉例而言，源極/汲極材料112包括n+ III-V材料，其中，n+型摻雜劑包括磷或矽。在實施例中，源極/汲極材料112包括InGaN/GaN III-V材料112。在實施例中，源極/汲極材料112可以不形成於矽鰭部104的中間部份中。在實施例中，源極/汲極材料112可以生長於矽鰭部104的曝露矽(111)部份上，以及，包括六角形結晶平面結構113。在實施例中，源極/汲極材料112沿著矽鰭部的方向111生長(請參見圖1a)，方向111大致上在朝向基底102的向下方向上。
在實施例中，舉例而言，藉由使用例如濕蝕刻處理等蝕刻處理，移除在源極/汲極材料112之間的矽鯺部104的中間部份以形成間隙114(圖1c)。這在高電壓裝置應用中防止高電場穿入下層矽鰭部104。因此，藉由移除鰭部104的此部份114，可以避免導因於矽崩潰之早期裝置崩潰。依此方式，此處的實施例之電晶體/裝置的崩潰電壓由III-V族裝置層/通道特性本身決定，而不是由此處移除之下方矽鰭部114決定。
在實施例中，以濕蝕刻及乾蝕刻的組合以蝕刻掉中間部份，而形成配置在三五族裝置層108之下的間隙114。在實施例中，間隙114大致上配置在三五族裝置層108的閘極區之下。在實施例中，一部份矽鰭部104維持在源極/汲極材料/結構112之下，以支援在那些區域中的三五族裝置層108。在實施例中，空穴/間隙114可由介電材料 再填充。在實施例中，高能帶隙、低k介電質材料可以用以回填空穴114區。在實施例中，在矽鰭部的中間部份被蝕刻及氧化物回填至間隙114之後，矽鰭部包括配置在源極區之下的第一部份104”、以及配置在汲極部份之下的第二部份104”’。介電層配置在第一與第二部份之間，其中，沒有矽配置在矽鰭部的第一與第二部份104”、104”’之間。
在實施例中，在某些情形中包括高k介電質閘極材料116之閘極介電質材料116形成於三五族裝置層/通道108上(圖1d)。在實施例中，以原子層沈積(ALD)，形成閘極介電質材料116。閘極電極118形成於閘極介電質材料116上，以形成高電壓裝置結構119。藉由高電壓電晶體/裝置結構119，而能夠允許高電壓應用。在實施例中，高電壓裝置結構119包括多閘極、奈米線、奈米帶、FINFET及其它此類多閘極電晶體結構中之一。
在實施例中，閘極介電質材料116及閘極電極材料118圍繞磊晶生長的三五族裝置層108的懸垂區形成。在實施例中，分別使用ALD及PVD/ALD製程，形成閘極介電質及閘極金屬。在實施例中，閘極介電質材料116包括氧化鉿、氧化鋁、及其它此類高K介電質材料中至少之一。在實施例中，閘極電極118材料包括例如鎳、鉑、鈦氮化物等材料。
在實施例中，舉例而言，裝置119的列//陣列設於基底102上，以及彼此接次地堆疊以提供系統晶片(SoC) 應用要求的總Z(圖1e)。在圖1f中所示的另一實施例中，假使矽鰭部104’包括背離基底102方向朝上的二上部105、105’，其中，奈米鰭部104’包括M形結構(舉例而言，相較於圖1a的矽鰭部的V形結構)。在實施例中，包括GaN通道108之三五族裝置層108沿著矽鰭部104’的(111)平面之二部份105、105’形成(圖1g)。在本實施例中，沿著GaN通道108形成的源極汲極區112以遠離基底102之向上方向117形成。在源極與汲極區112之間的矽奈米鰭部104’的部份中，形成間隙114。間隙114接著由介電質層(未顯示)填充。閘極介電質116及閘極電極118接著形成在三五族裝置層108的閘極區上的間隙區114上方之三五族裝置層108上(圖1h)。
轉至圖4，顯示根據實施例之形成於奈米矽鰭部結構上的高電壓電晶體裝置之方法的流程圖。在步驟400，晶核層形成於矽鰭部的(111)平面上。在步驟402，III-V族裝置層形成於晶核層上。在實施例中，III-V族裝置層包括GaN裝置/通道層。在步驟404，極化層形成於III-V族裝置層上。在步驟406，源極/汲極結構形成於矽鰭部的終端上。源極/汲極結構包括六角形平面結構。
在步驟408，移除在源極與汲極結構之間的矽鰭部的一部份，以形成間隙，以及，以介電質材料回填間隙。在步驟410，在閘極區中的III-V族裝置層上形成閘極介電質，以及，閘極材料形成於閘極介電質上。
此處，舉例而言，裝置包括部份電路元件，電路元件 包括用於處理器晶粒的邏輯電路。金屬化層及絕緣體材料包含在此處的裝置中、以及耦合金屬層/互連至外部裝置之導電接點/凸塊中。在實施例中，凸塊包括銅。
在實施例中，此處的裝置可以與任何適當形式的封裝結構相耦合，所述封裝結構能夠在例如晶粒等微電子裝置與封裝結構耦合的下一階組件(例如電路板)之間提供電通訊。在另一實施例中，裝置與封裝結構耦合，封裝結構包括能夠在與此處的實施例之裝置耦合的上積體電路(IC)封裝與晶粒之間提供電通訊之任何適當形式的封裝結構。
舉例而言，此處的裝置包括矽邏輯晶粒或記憶體晶粒的一些部份、或是任何型式適當的微電子裝置/晶粒。在某些實施例中，取決於特定實施例，此處的裝置又包括彼此堆疊的複數個晶粒。在某些情形中，此處的裝置可以設於/接合/嵌入於封裝結構的前側、後側、或是前側與後側的某種結合上或之中。在實施例中，晶粒部份地或完全地嵌入於實施例的封裝結構中。
在(111)矽樣板上生長的奈米結構之各式各樣的實施例能夠允許高電壓裝置應用。由於矽奈米鰭部104是奈米級尺寸，所以，有III-V族材料生長於上的部份比生長於Si晶圓上覆蓋之大面積III-V族材料更並容。這造成應變轉移至奈米級鰭部中，因而降低磊晶生長的III-V族層中的塑膠鬆弛之開始。此外，由於矽鰭部包括三維本質，所以，有更多自由的表面面積可由三五族材料108利用以接受自由表面鬆弛。舉例而言，與習知的電晶體結構不同， 三五族材料108的形成未要求厚的緩衝層，因此產生較快的生長、較低成本、及III-V族材料與例如矽系統晶片(SoC)裝置等裝置更容易整合。在習知的電晶體結構中，典型上要求在(100)矽晶圓上覆蓋生長III-N。此處之實施例能夠形成實質上無缺陷之包括微少至無缺陷的三五族材料108。
由於在矽鰭部的曝露(111)表面的晶格參數與III-V裝置層的晶格參數之間的失配實質上降低，所以，此處所述的實施例提供不要求使用厚緩衝層之優點。舉例而言，GaN對(111)矽(17%)具有較低的晶格失配，與對(100)矽(100)(~40%)相反。
在包括CMOS電路的Si(100)大面積晶圓上使用啟始矽(111)樣板，使得III-N電晶體能夠與CMOS一齊整合。此處使用的矽(111)平面具有對稱的六角形單元格，因而有助於六角形III-V族材料的更佳晶體定形，例如在(111)矽的頂部上的GaN單元格。這不是用於(100)矽，其中，單元格具有立方體(鑽石晶格結構)對稱性，因而使六角形晶體(III-N材料)在立體材料上定向會造成形成多重域並因而造成缺陷。
用於此處的裝置之應用包含SoC產品，所述SoC產品在輸出濾波器與驅動電路中要求例如DC至DC轉換等直流電池的高電壓切換。在用於智慧型電話、筆記型電腦、平板電腦、及其它電子行動裝置中的SoC電路中可見的功率管理IC中會要求DC至DC轉換器。允許基地台無 線傳輸網路、電力傳輸網路中的電力轉換技術、及電動車技術。實施例提供與大規模矽基底實施相耦合之低缺陷密度。
實施例也允許在矽基底上使用熱及晶格失配系統，導致較薄的磊晶及磊晶膜中較低的缺陷密度。具有矽(111)平面的奈米結構用以生長III-N磊晶材料。與Si(100)相比，矽(111)與GaN具有較低的失配。六角形單元格提供對稱性，因而有助於(111)矽的頂部上六角形GaN之更佳晶體定形。舉例而言，能夠允許具有利用非矽CMOS的選取感測器之高電壓IC、以及在約31.8GHz以上操作之RF濾波器和RF開關應用。
回至圖2，顯示計算系統200的實施例。系統200包含配置在主機板210及其它電路板上的多個組件。主機板210包含第一側212及對立的第二側214，以及，各式各樣的組件可以配置在第一及第二側212、214中任一側或二側上。在所示的實施例中，計算系統200包含配置於主機板的第一側212上之封裝結構240，其中，封裝結構240包括此處所述的任何裝置結構實施例。
系統200包括例如手持或行動計算裝置等任何型式的計算系統(例如，蜂巢式電話、智慧型電話、行動網際網路裝置、音樂播放器、平板電腦、膝上型電腦、桌上型易網機電腦、等等)。但是，揭示的實施例不限於手持及其它行動電腦裝置，且這些實施例可以在例如桌上型電腦及伺服器等其它型式的計算系統中找到應用。
主機板210包括能夠在配置於板上之各式各樣的組件中之一或更多之間提供電通訊之任何適當型式的電路板或其它基底。在一實施例中，舉例而言，主機板210包括印刷電路板(PCB)，印刷電路板(PCB)包括彼此以介電質材料分開且以導電通孔互連之多層金屬層。任一或更多金屬層以所需的電路樣式形成，以安排(可能配合其它金屬層)在與板210耦合的多個組件之間的電訊號之路由。但是，應瞭解，揭示的實施例不侷限於上述PCB，此外，主機板210可包括任何其它適當的基底。
除了封裝結構240之外，一或更多其它組件可以配置在主機板210的任一或二側212、214上。舉例而言，如圖所示，組件201a配置在主機板210的第一側212上，以及，組件201b配置在主機板的相對側214上。可以配置在主機板210上的其它組件包含IC裝置(例如，處理裝置、記憶體裝置、訊號處理裝置、無線通訊裝置、圖形控制器及/或驅動器、音訊處理器及/或控制器、等等)、配電組件(例如，電壓調節器及/或其它電力管理裝置、例如電池等電源、及/或例如電容器等被動裝置)、以及一或更多使用者介面裝置(例如，音訊輸入裝置、音訊輸出裝置、鍵盤或例如觸控螢幕顯示器等其它資料輸入裝置、及/或圖形顯示器、等等)、以及這些及/或其它裝置的任何組合。
在一實施例中，計算系統200包括含輻射屏蔽。在另外的實施例中，計算系統200包含冷卻手段。在又另一實 施例中，計算系統200包含天線。在又另外的實施例中，組合地200可以配置在機殼或機箱中。在主機板210配置在機殼內的情形中，計算系統200的某些組件，例如使用者介面裝置、顯示器或鍵盤、及/或例如電池等電源，可以與主機板210電耦合(及/或配置於此板上的組件)但是可以與機殼機械地耦合。
圖3顯示根據實施例之電腦系統300簡圖。所示之電腦系統300(也稱為電子系統300)具體實施/包含裝置結構，裝置結構包含本揭示中所提出的多個實施例及其均等者中的任一實施。電腦系統300可以是例如筆記型電腦等行動裝置。電腦系統300可以是例如無線智慧型電話等行動裝置。電腦系統300可以是桌上型電腦。電腦系統300可以是手持讀取器。電腦系統300可以整合至汽車。電腦系統300可以整合至電視。
在實施例中，電子系統300是電腦系統，其包含系統匯流排320以電耦合電子系統300的各式各樣組件。根據各式各樣的實施例，系統匯流排320是單一匯流排或是多個匯流排的任何組合。電子系統300包含提供功率給積體電路310的電壓源330。在某些實施例中，電壓源330供應電流經過系統匯流排320而至積體電路310。
根據實施例，積體電路310電地、通訊地耦合至系統匯流排320以及包含此處所述的各式各樣實施例的封裝/裝置之任何電路、或是多個電路的組合。在實施例中，積體電路310包含處理器312，處理器312包含根據此處的 實施例之任何型式的封裝結構。如此處所使用般，處理器312意指任何型式的電路，例如但不限於微處理器、微控制器、圖形處理器、數位訊號處理器、或另一處理器。在實施例中，處理器312包含此處揭示的封裝結構的任何實施例。在實施例中，SRAM實施例可見於處理器的快取記憶體中。
包含於積體電路310中的其它形式的電路是客製電路或是特定應用積體電路(ASIC)，例如用於例如蜂巢式電話、智慧型電話、呼叫器、可攜式電腦、雙向無線電、及類似的電子系統等無線裝置之通訊電路314。在實施例中，處理器312包含例如靜態隨機存取記憶體(SRAM)等晶粒上記憶體316。在實施例中，處理器312包含嵌入式晶粒上記憶體316，例如嵌入式動態隨機存取記憶體(eDRAM)。
在實施例中，積體電路310與後續的積體電路311互補。在實施例中，雙積體電路311包含例如eDRAM等嵌入式晶粒上記憶體317。雙積體電路311包含RFIC雙處理器313以及雙通訊電路315以及例如SRAM等雙晶粒上記憶體317。雙通訊電路315可配置成用於RF處理。
至少一被動裝置380耦合至後續的積體電路311。在實施例中，電子系統300也包含外部記憶體340，外部記憶體340接著包含適合特別應用的一或更多記憶體元件，例如RAM形式的主記憶體342、一或更多硬碟機344、及/或一或更多處理可移式媒體346之驅動器，可移式媒體 346可為例如碟片、光碟(CD)、數位可變碟片(DVD)、快閃記憶體驅動器、及此領域中習知的其它可移式媒體。外部記憶體340也可為嵌入式記憶體348。在實施例中，電子系統300也包含顯示裝置350、及音訊輸出360。在實施例中，電子系統300包含例如控制器370等輸入裝置，輸入裝置可為鍵盤、滑鼠、觸控墊、小鍵盤、軌跡球、遊戲控制器、麥克風、語音辨識裝置、或是輸入資訊至電子系統300之任何其它輸入裝置。在實施例中，輸入裝置370包含相機。在實施例中，輸入裝置370包含數位聲音記錄器。在實施例中，輸入裝置370包含相機及數位聲音記錄器。
雖然上述說明已具體說明可用於實施例的方法中的某些步驟及材料，但是，習於此技藝者將瞭解可作很多修改及替代。因此，所有這些修改、改變、替代及添加被視為落在後附的申請專利範圍所界定的實施例之精神及範圍內。此外，此處提供的圖式僅顯示與實施例的實施相關之舉例說明的微電子裝置及相關連的封裝結構之部份。因此，實施例不侷限於此處所述的結構。
100‧‧‧裝置結構
102‧‧‧基底
104‧‧‧矽鰭部
105‧‧‧頂部
106‧‧‧間隔器層
107‧‧‧矽結晶平面
107’‧‧‧矽結晶平面
108‧‧‧三五族裝置層
109‧‧‧頂部
110‧‧‧極化層
111‧‧‧懸垂區
113‧‧‧頂點
115‧‧‧二維電子氣體

Claims (32)

  1. 一種裝置結構形成方法，包括：在矽鰭部結構的(111)表面上形成三五族裝置層，其中，該矽鰭部結構配置於(100)矽基底上；在該三五族裝置層上形成極化層；在該三五族裝置層的一部份上形成源極/汲極材料，其中，該源極/汲極材料形成於該矽鰭部的終端上；移除該矽鰭部結構的中間部份；在閘極區中的該三五族裝置層上形成閘極介電材料；以及在該閘極介電質材料上形成閘極材料。
  2. 如申請專利範圍第1項之方法，其中，該源極/汲極材料包括六角形平面晶體結構。
  3. 如申請專利範圍第1項之方法，又包括其中，該矽鰭部是p摻雜以及包括V形結構。
  4. 如申請專利範圍第1項之方法，其中，被移除的該矽鰭部的該中間部位於該源極與該汲極材料之間。
  5. 如申請專利範圍第1項之方法，又包括其中，在形成該三五族裝置層之前，在該基底表面上及該矽鰭部側壁上形成間隔器層。
  6. 如申請專利範圍第1項之方法，又包括其中，藉由使用磊晶製程，橫向地過度生長該三五族裝置層，其中，該三五族裝置層實質上無缺陷。
  7. 如申請專利範圍第1項之方法，又包括其中，該 三五族裝置層包括氮化鎵磊晶層。
  8. 如申請專利範圍第4項之方法，又包括其中，將該三五族裝置層的頂部平坦化。
  9. 如申請專利範圍第1項之方法，又包括其中，該極化層包括鋁鎵氮化物及鋁銦氮化物中之一。
  10. 如申請專利範圍第1項之方法，又包括其中，於該三五族裝置層的閘極區之下移除該矽鰭部的該中間部份，其中，使用低k介電質以回填該區。
  11. 如申請專利範圍第1項之方法，又包括其中，該閘極介電質包括HfO2、Al2O3、及其它高k材料中至少之一者且以原子層沈積形成。
  12. 如申請專利範圍第1項之方法，又包括其中，該閘極材料包括鎳、鉑、鈦氮化物中至少之一者且以物理氣相沈積處理形成。
  13. 如申請專利範圍第1項之方法，又包括，在該裝置層與該矽鰭部的該(111)平面之間形成晶核層。
  14. 如申請專利範圍第1項之方法，又包括其中，複數個裝置結構陣列地形成於該(100)矽基底上。
  15. 如申請專利範圍第1項之方法，又包括其中，該矽鰭部包括M形結構。
  16. 如申請專利範圍第1項之方法，又包括其中，該裝置結構包括多閘極及奈米線電晶體結構中之一者的一部份。
  17. 一種電晶體結構形成方法，包括： 在矽鰭部結構的(111)表面上形成三五族裝置層，其中，該矽鰭部結構配置於(100)矽基底上；在該三五族裝置層上形成極化層，其中，該極化層包括二維電子氣體；以及在該三五族裝置層的一部份上形成源極/汲極結構，其中，該源極/汲極材料形成於該矽鰭部的終端上，以及，其中，該源極/汲極材料包括六角形晶體平面結構。
  18. 如申請專利範圍第17項之方法，又包括移除該矽鰭部結構的中間部份以及以介電質材料填充它。
  19. 如申請專利範圍第17項之方法，又包括在閘極區中在該三五族裝置層上形成閘極介電質材料。
  20. 如申請專利範圍第17項之方法，又包括在該閘極介電質材料上形成閘極材料。
  21. 一種裝置結構，包括：三五族裝置層，配置在矽鰭部結構的(111)表面上，其中，該矽鰭部結構配置於(100)矽基底上；極化層，配置在該三五族裝置層上；源極/汲極材料，配置在該三五族裝置層的一部份上，其中，該源極/汲極材料形成於該矽鰭部的終端上，以及包括六角形結晶結構。
  22. 如申請專利範圍第21項之結構，又包括其中，該矽鰭部是p摻雜以及包括V形結構及M形結構中之一者。
  23. 如申請專利範圍第21項之結構，又包括其中， 介電質材料的間隔器層配置在該基底表面上及該矽鰭部側壁上。
  24. 如申請專利範圍第21項之結構，又包括其中，該三五族裝置層包括氮化鎵層，以及在朝向該基底的向下方向上延伸，以及其中，該三五族裝置層實質上無缺陷。
  25. 如申請專利範圍第21項之結構，又包括其中，晶核層配置在該矽鰭部(111)表面與該三五族裝置層之間。
  26. 如申請專利範圍第21項之結構，又包括其中，該極化層包括鋁鎵氮化物及鋁銦氮化物中之一者。
  27. 如申請專利範圍第21項之結構，又包括其中，該矽鰭部包括配置在該源極材料之下的第一部份以及配置在該汲極材料之下的第二部份，其中，氧化物層配置在該第一及第二部份之間，以及，其中，沒有矽配置在該矽鰭部的該第一及第二部份之間。
  28. 如申請專利範圍第21項之結構，又包括配置在閘極區中該三五族裝置層上的閘極介電質材料，其中，該閘極介電質材料包括HfO2、Al2O3、及其它高k材料中之一者，且以原子層沈積形成。
  29. 如申請專利範圍第28項之結構，又包括其中，閘極材料配置在該閘極介電質材料上，其中，該閘極材料包括鎳、鉑、鈦氮化物中至少之一者。
  30. 如申請專利範圍第21項之結構，又包括其中，複數個該裝置結構陣列地配置於(100)基底上。
  31. 如申請專利範圍第21項之結構，又包括系統，該系統包括：匯流排，通訊地耦合至該裝置結構；以及嵌入式動態隨機存取記憶體，通訊地耦合至該匯流排。
  32. 如申請專利範圍第21項之結構，又包括其中，該裝置結構包括多閘極電晶體裝置及奈米線裝置中之一者。
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