TW201508816A - 半導體結構之雙重圖案製程方法 - Google Patents

Abstract

本發明提出了一種用來形成接觸印刷遮罩的交錯式雙節距圖案製程方法。首先，依序沉積一第一層、一第二層、以及一第三層。接著在第三層上形成一光阻，並將該光阻圖形化成一圖形化第一光阻，再將一氧化層沉積於其上。該氧化層會被蝕刻成用來構成一第一圖案的間隙壁，該第一圖案之後則用來蝕刻該第三層。之後以同樣步驟在該第三層上形成一第二交錯圖案，其與該第一圖案。最後以兩圖案對該第一層與該第二層進行選擇性蝕刻。

Description

半導體結構之雙重圖案製程方法

本發明大體上與一種半導體製程有關，更具體言之，其係關於一種不需要過多的層疊結構或是用到任何平坦化步驟的交錯式雙重圖案化製程方法。

在半導體製程中，為了要將積體電路佈局轉移到半導體晶圓上，積體電路佈局會先以光罩圖形來設計形成，之後再將光罩圖案轉移到層結構上。然而，隨著半導體元件(如記憶體)的微型化與高積集度的需求演進，元件變得越來越微細，光罩的尺度亦變得越來越小。

因此緣故，業界開發出雙重圖案製程來製作具有更小接觸窗(接觸洞)尺寸的半導體結構。儘管如此，為了獲得所要的最終圖形，製程中會用到多重的層疊結構，因而增加了整體結構的高度，導致深寬比變大。為了製作出更精確的結構以及獲得更佳的半導體元件效能，高深寬比是需要避免的眾多製程變數之一。

在實際的製程中，為了獲得所需圖案，牽涉到越多的層結構亦即代表需要更多的製作步驟，如需要進行更多的平坦化步驟來使製程面平整。然而，越多的製程步驟會使整體製程變得更為複雜、冗長且昂貴。

因此，如何減少製程中所需的層結構數目以降低深寬比，以及如何降低製程複雜度以減少製作成本與時間，是現在本技術領域重要的開發目標與課題。

有鑑於此，本發明提出了一種交錯式雙節距圖案製程，其不需要形成過多的層疊結構或使用任何的平坦化步驟，因而能避免先前技術中的高深寬比問題以及其衍生出的製程變數。

根據本發明一態樣，其提出了一種製程方法，包含下述步驟：有下而上形成層疊的一第一層、一第二層、以及一第三層，其中第一層為碳層，第二層為抗反射介電塗佈層，而第三層為抗反射層，且該第二層與第三層具有良好的蝕刻選擇比。

無疑地，本發明的這類目的與其他目的在閱者讀過下文以多種圖示與繪圖來描述的較佳實施例細節說明後將變得更為顯見。

11‧‧‧第一層

12‧‧‧第二層

13‧‧‧第三層

14‧‧‧光阻層

15‧‧‧氧化層

16‧‧‧間隙壁

20‧‧‧溝渠

34‧‧‧光阻層

35‧‧‧氧化層

36‧‧‧間隙壁

40‧‧‧接觸孔

本說明書含有附圖併於文中構成了本說明書之一部分，俾使閱者對本發明實施例有進一步的瞭解。該些圖示係描繪了本發明一些實施例並連同本文描述一起說明了其原理。在該些圖示中：第1-4圖描繪出根據本發明方法實施例形成接觸印刷遮罩的第一步驟的截面圖；第5圖描繪出根據本發明實施例一沉積在結構上用來形成接觸印刷遮罩的第一圖案的頂視圖；第6-8描繪出根據本發明實施例一形成接觸印刷遮罩之步驟的截面圖；第9圖描繪出根據本發明實施例一沉積在結構上用來形成接觸印刷遮罩的第二圖案的頂視圖；第10圖描繪出根據本發明實施例在結構上蝕刻出一最終圖案以形成接觸印刷遮罩的頂視圖；第11圖描繪出根據本發明實施例在結構上蝕刻出一最終圖案以形成接觸印刷遮罩的截面圖；以及 第12圖描繪出根據本發明實施例在結構上蝕刻出一最終圖案以形成接觸印刷遮罩的頂視圖；須注意本說明書中的所有圖示皆為圖例性質，為了清楚與方便圖示說明之故，圖示中的各部件在尺寸與比例上可能會被誇大或縮小地呈現，一般而言，圖中相同的參考符號會用來標示修改後或不同實施例中對應或類似的元件特徵。

在下文的細節描述中，元件符號會標示在隨附的圖示中成為其中的一部份，並且以可實行該實施例之特例描述方式來表示。這類實施例會說明足夠的細節俾使該領域之一般技藝人士得以具以實施。閱者須瞭解到本發明中亦可利用其他的實施例或是在不悖離所述實施例的前提下作出結構性、邏輯性、及電性上的改變。因此，下文之細節描述將不欲被視為是一種限定，反之，其中所包含的實施例將由隨附的申請專利範圍來加以界定。

請參照第1圖，如圖所示，一第一層11、一第二層12、以及一第三層13係由下而上依序層疊形成。第一層11的材質可為碳，其在完成本發明所有步驟後最終將成為一具有接觸洞(窗)圖案的硬遮罩結構。第二層12為一抗反射介電塗佈層(dielectric anti-reflective coating,DARC)，其共形地沉積在第一(碳)層11上，實質厚度介於200Å(埃)至260Å之間。第三層13的材料可為抗反射材料，其共形地沉積在抗反射介電塗佈的第二層12上，實質厚度約為50Å之間。

在本發明中，第二層12的抗反射介電塗佈材料以及第三層13的抗反射材料係具有不同的蝕刻速率，以達到選擇性蝕刻兩者的目的。

復參照第1圖，一光阻層14形成在第三層13上。光阻層14係根據一第一圖形來圖形化，以使後續形成的間隙壁結構能構成一第一雙節距圖案，其在後續實施例中有詳細說明。

現在請參照第2圖，第2圖表示出本發明方法的下一步驟：透過原子層沉積(atomic layer deposition,ALD)製程在前述圖形化光阻層14以及第三層13上共形地沉積一氧化層15。

接著如第3圖所示，之後氧化層15會受蝕刻而在圖形化光阻層14的兩側形成間隙壁16，再將圖形化光阻層14完全移除即形成了圖中所示的第一雙節距圖形P1。

在下個步驟中，第一雙節距圖形P1會被用作為蝕刻遮罩來蝕刻下層的第三層13，而更下層的第二層12則作為蝕刻停止層。如此，對應前述第一雙節距圖形P1的溝渠20因而形成在第三層13中，其如第4圖之截面圖以及第5圖之頂視圖所示。

以同樣的步驟，接著會形成一第二交錯圖案P2。首先，如第6圖所示，在第三層13上形成一光阻層34。光阻層34會根據一第二圖形來圖形化，使得後續形成的間隙壁結構可以構成一第二雙節距圖形。其中第二圖形是一交錯式設計的圖形，也就是說在本發明中，由第二雙節距圖形所界定的線條會與第一雙節距圖形所界定的線條成特定角度交錯，其以直角為佳，但不限於此。

之後如第7圖所示，透過原子層沉積製程在圖形化光阻層34以及第三層13上共形地沉積一氧化層35。

之後氧化層35會受蝕刻而在圖形化光阻層14的兩側形成間隙壁36結構。之後再將圖形化光阻層34完全移除即可形成如第8圖所示的第二雙節距圖形P2。

在下個步驟中，構成第二雙節距圖案P2的氧化物間隙壁36以及根據地一雙節距圖案P1圖形化後的第三層13會被用作為蝕刻遮罩來蝕刻下方的第二層12與第一層11。由於第三層13與第二層12具有不同的蝕刻速率，其可提供良好的蝕刻選擇比，故在製程中僅有未受氧化物間隙壁36或圖案化第三層13覆蓋的部位會受到蝕刻，因而形成如第10圖所示的接觸洞(接 觸窗)40圖案。

在第二層12與第一層11中形成接觸洞圖案後，氧化間隙壁36與第三層13會被移除，而獲得最終吾人所欲之接觸印刷遮罩，詳如第11圖之截面圖以及第12圖之頂視圖所示。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

12‧‧‧第二層

13‧‧‧第三層

36‧‧‧間隙壁

40‧‧‧接觸孔

Claims (8)

1. 一種半導體結構之雙重圖案製程方法，包含：由下而上在一基底上依序沉積一第一層、一第二層、以及一第三層，其中該第二層與第三層具有不同的蝕刻速率；在該第三層上沉積一第一光阻層；將該第一光阻層圖形化成一圖形化第一光阻；沉積一第一氧化層；將所沉積的該第一氧化層蝕刻成位在該圖形化第一光阻兩側的第一間隙壁；將該圖形化第一光阻完全移除，得到由該第一間隙壁構成的第一遮罩圖案；以該第一遮罩圖案作為蝕刻遮罩對該第三層進行蝕刻製程，其中該第二層作為蝕刻停止層；在該第三層上沉積一第二光阻層；將該第二光阻層圖形化成一圖形化第二光阻，其中該圖形化第二光阻與該圖形化第一光阻交錯；沉積一第二氧化層；將所沉積的該第二氧化層蝕刻成位在該圖形化第二光阻兩側的第二間隙壁；將該圖形化第二光阻完全移除，得到由該第二間隙壁構成的第二遮罩圖案；以該第二遮罩圖案作為蝕刻遮罩對該第三層進行蝕刻製程，因而在該第二層與該第一層中形成一接觸洞圖案；以及移除剩餘的第二間隙壁以及該第三層，以獲得具有該接觸洞圖案的一接觸印刷遮罩。
2. 如申請專利範圍第1項所述之半導體結構之雙重圖案製程方法，其中該第一層的材料包含碳。
3. 如申請專利範圍第1項所述之半導體結構之雙重圖案製程方法，其中該第二層為一抗反射介電塗佈層。
4. 如申請專利範圍第1項所述之半導體結構之雙重圖案製程方法，其中該第二層的厚度介於200Å至260Å之間。
5. 如申請專利範圍第1項所述之半導體結構之雙重圖案製程方法，其中該第三層的材料包含抗反射材料。
6. 如申請專利範圍第1項所述之半導體結構之雙重圖案製程方法，其中該第三層的厚度為50Å。
7. 如申請專利範圍第1項所述之半導體結構之雙重圖案製程方法，其中該第一氧化層係透過原子層沉積製程形成。
8. 如申請專利範圍第1項所述之半導體結構之雙重圖案製程方法，其中該第二氧化層係透過原子層沉積製程形成。