TW201405735A - 柵格扇出晶圓級封裝和製造柵格扇出晶圓級封裝的方法 - Google Patents

Abstract

在本發明的各種方面中，可提供晶片封裝配置。該晶片封裝配置可包括：鄰接電介質層的具有至少一個晶粒的電介質層；在該晶粒上的至少一個接合區域，該接合區域透過電介質層被暴露；包括第一熱膨脹係數的第一材料，該第一材料基本上圍繞該晶粒且鄰接該電介質層；包括第二熱膨脹係數的第二材料，該第二材料基本上圍繞該晶粒和該第一材料；以及電連接到該晶粒的至少一個導電跡線。

Description

柵格扇出晶圓級封裝和製造柵格扇出晶圓級封裝的方法

本公開的各種方面一般地涉及柵格扇出晶圓級封裝以及製造柵格eWLB封裝的方法。

當今，積體電路裝置的製造通常包括封裝積體電路或半導體裝置。在製造晶粒封裝諸如例如層壓封裝或扇出晶圓級封裝比如嵌入式晶圓級球柵陣列(eWLB)中，可能所期望的是包括圍繞與互連的對方(例如PCB板)匹配的半導體裝置的熱膨脹係數(CTE)柵格。

100‧‧‧封裝配置

101‧‧‧半導體裝置

111‧‧‧重組結構

115‧‧‧電介質層

120‧‧‧再分佈層

125‧‧‧焊球

170‧‧‧阻焊層

200‧‧‧封裝

201‧‧‧晶粒

211‧‧‧重組結構

215‧‧‧電介質

220‧‧‧再分佈層

221‧‧‧柵格

225‧‧‧焊球

230‧‧‧PCB

235‧‧‧金屬化層

240‧‧‧第一層

245‧‧‧封裝

270‧‧‧阻焊層

301‧‧‧半導體裝置

321‧‧‧柵格

340‧‧‧第一層

350‧‧‧載體

355‧‧‧黏合箔

360‧‧‧空腔

401‧‧‧半導體裝置

420‧‧‧再分佈跡線

425‧‧‧焊球

465‧‧‧電介質層

467‧‧‧觸點

470‧‧‧阻焊劑

600‧‧‧封裝

601‧‧‧半導體裝置

602‧‧‧寬度

611‧‧‧模製化合物

621‧‧‧柵格

622,623‧‧‧寬度

640‧‧‧第一層

645‧‧‧第二層

646‧‧‧寬度

在附圖中，相同的參考標記貫穿於不同視圖中一般指稱相同的部分。附圖不必按比例，而一般將重點放在說明本發明的原理。在隨後的說明書中，參考以下附圖來描述本發明的公開的各種方面，其中：圖1示出了晶片封裝配置； 圖2示出了根據本公開的一個方面的晶片封裝配置；圖3A-F示出了說明製造根據本公開的多個方面的晶片封裝配置的方法的示圖；圖4A-4D示出了說明製造根據本公開的多個方面的晶片封裝配置的方法的示圖；圖5示出了根據本公開的另一個方面的晶片封裝配置；圖6示出了根據本公開的另一個方面的晶片封裝配置。

在本公開的各種方面中，可提供晶片封裝配置，其可包括至少一個半導體裝置、一個或多個接合墊和嵌入式柵格。嵌入式柵格可放置成使得它基本圍繞包封在封裝中的半導體裝置。嵌入式柵格可由金屬材料圍繞。該嵌入式柵格可由聚合模製材料形成。封裝可附著到印刷電路板(PCB)。半導體裝置、嵌入式柵格和聚合模製材料的尺寸可變化，以提供更可靠的封裝/印刷電路板(PCB)結構。嵌入式柵格可由與底下的PCB基本上相同的材料所形成。嵌入式柵格可具有與底下的PCB基本上相同的熱膨脹係數(CTE)。

隨後的詳細描述參考了附圖，附圖透過說明示出了可實踐本發明的公開的特定細節和方面。本公開的其他方面可被利用且可做出結構、邏輯和電氣改變而不偏 離本發明的範圍。本公開的各種方面不必是相互排他的，因為本公開的一些方面可與本公開的一個或多個其他方面組合以形成公開的新的方面。隨後的詳細描述因此不是以限制意義理解的，並且本發明的範圍由所附申請專利範圍來限定。

為裝置提供了本公開的各種方面，並且為方法提供了本公開的各種方面。將理解的是，裝置的基本屬性也適用於方法，反之亦然。因此，為了簡潔的緣故，對這樣的屬性的重複的描述可被省略。

本文所使用的術語“耦合”或“連接”可被理解為分別包括直接“耦合”或直接“連接”以及間接“耦合”或間接“連接”。

本文所使用的術語“置於之上”、“位於之上”或“配置在之上”預期包括配置，在該配置中可在第二元件或層上直接放置、定位或安放第一元件或層，其中之間沒有另外的元件或層；配置，在該配置中可在第二元件或層上放置、定位或安放第一元件或層，其中一個或多個附加的元件或層在第一元件或層與第二元件或層之間。

本文所使用的表述“柵格圍繞”可被理解為指示元件或結構至少部分地位於柵格結構的邊界內。例如，根據本公開的一些方面，其中柵格被組態為具有一個或多個側面的結構，術語“圍繞”可被理解為指示元件或結構被柵格結構的一個或多個側面包封。

本文所使用的術語“熱膨脹率”可被理解為 以nm/℃的結構的尺寸隨溫度的變化率。這是直接涉及用於形成該結構的(一種或多種)材料的熱膨脹係數(CTE)的量。

本文所使用的術語“接合墊”可被理解為例如包括將在晶粒或晶片的接合製程中(例如，線上接合製程中、在倒裝片製程中或在球附接製程中)將接觸的墊。在應用球附接製程的情況下，也可使用術語“球墊”。

本文所使用的術語“再分佈跡線”可被理解為例如包括置於半導體裝置的或晶圓的主動表面之上並且用於重定位半導體裝置或晶圓的接合墊的導線或跡線。換言之，借助可再分佈跡線，半導體裝置或晶圓之上的接合墊的原始位置可移動到新的位置，該再分佈跡線可用作“重定位的”新位置處的接合墊和半導體裝置或晶圓之上的原始位置處的電觸點(或墊)之間的電連接。

本文所使用的術語“再分佈層(RDL)”可被理解為指的是包括用於重定位(“再分佈”)晶粒或晶圓的多個接合墊的至少一個或一組再分佈跡線的層。

本文所使用的術語“再分佈結構”可被理解為例如包括可在半導體裝置周圍形成(例如，鑄造)以用作人造晶圓部分的結構，其中例如可放置附加的接合墊(例如，除了位於晶粒之上的墊外)。位於再分佈結構之上的接合墊例如可借助再分佈層的再分佈跡線電連接到半導體裝置(例如連接到半導體裝置的電觸點或墊)。因此，用於半導體裝置的附加的互連可在重組結構上被實現 (所謂的“扇出設計”)。

本文所使用的術語“嵌入式晶圓級球柵陣列(eWLB)”可被理解為指的是扇出晶圓級封裝(用於積體電路的封裝技術)。在eWLB封裝中，互連可應用在由半導體裝置或晶片(例如矽晶粒或晶片)和模製化合物所製成的人造晶圓上。扇出晶圓級封裝可被看作為傳統晶圓級球柵陣列技術(WLB或WLP：晶圓級封裝)的進一步發展。例如，用於產生封裝的所有製程步驟可以在晶圓上執行。與傳統封裝技術(例如球柵陣列)相比較，這例如允許產生非常小和平坦的封裝且以降低的成本改善了電和熱性能。

在構建在晶圓(例如矽晶圓)上的WLB技術中，互連(典型地為焊球)通常裝配在晶片上(所謂的扇入設計)。因此，通常只有具有受限數量的互連的晶片可被封裝，因為不能夠自由地減小互連(典型地為焊球)之間的間距/距離。

與此相反，扇出晶圓級封裝技術可允許實現具有大量互連的半導體裝置或晶片。因此，封裝不可如傳統晶圓級封裝那樣在半導體晶圓(例如矽晶圓)上實現，而是在人造晶圓上。為此，前端處理的晶圓(例如矽晶圓)可例如被切塊且切割的晶片可被放置在載體上。晶片之間的距離可自由地選擇，但典型地可比在矽晶圓上大。晶片周圍的間隙和邊緣可用模製化合物來填充以形成晶圓。在硬化之後，可實現包含在晶粒周圍的用於承載附加 互連元件的模製框的人造晶圓。在構建了人造晶圓(“重組”)之後，來自半導體裝置的電連接或者到互連的晶片觸點或墊可例如用薄膜技術來實現，就如對於其他傳統晶圓級封裝一樣。

利用扇出晶圓級封裝技術，原則上，可以在封裝上以任意的距離(所謂的扇出設計)來實現任意數量的附加互連。因此，扇出晶圓級封裝技術可例如也用於空間敏感應用，其中半導體裝置的面積將不足以在可實現和合理的距離下放置所需數量的互連。

eWLB可看作為所謂的扇出晶圓級封裝的一個例子。除了eWLB，已知其他類型的扇出晶圓級封裝，例如不基於模製化合物或包括所謂的嵌入技術的扇出晶圓級封裝。

在製造封裝諸如例如層壓封裝或扇出晶圓級封裝(例如eWLB)中，必須使用多種不同的材料。半導體裝置通常占絕大多數地為矽，再分佈層通常占絕大多數地為聚合模製化合物，重組層典型地為金屬或其他導體並且底下的印刷電路板(PCB)是在層壓聚合體或其他合適的材料中包住的金屬。之前提到的每個結構將其與獨特的熱膨脹係數(CTE)相關聯，熱膨脹係數是用於形成(一個或多個)結構的(一種或多種)材料的固有屬性。由於與各種材料相關聯的CTE，各個結構將在尺寸上隨溫度的變化而膨脹或收縮。因為各種結構的CTE是不同的，所以這些結構將相對於彼此隨本地環境的溫度改變而稍微移 動。在例如被安裝在客戶板上的應用階段中，由於PCB板和封裝之間的CTE的失配，這引起互連元件中的應力。這樣的移動可例如導致封裝裝置的故障。當封裝裝置受到熱循環時，這尤其成問題。而且，在封裝的末端處(比如例如在封裝邊緣的互連元件處)放大了該效應。這是由於封裝的邊緣經歷了膨脹的最大絕對失配。

圖1示出了典型的扇出晶圓級封裝晶片的封裝配置100，其包括半導體裝置101和圍繞半導體裝置101的重組結構111。重組結構111典型地由聚合模製化合物形成。聚合模製化合物通常是基於環氧化物的合成物。在重組結構111的下面是電介質層115。在電介質層115的下面是再分佈層120。在電介質層115和再分佈層120的下面是阻焊層170。電附著到再分佈層120的是焊球125。焊球125完成到底下的PCB(未示出)的電連接。如上所討論的，半導體裝置100、重組結構111、再分佈層120和PCB均將具有不同的CTE。

圖2示出了根據本公開的各種方面的eWLB的例子。圖2包括eWLB晶片封裝配置200，其包括晶粒201和圍繞半導體裝置的重組結構211。重組結構211典型地由聚合模製化合物形成。重組結構211還包括嵌入式柵格221。柵格221可以由任何適當的材料(例如包括銅)形成。柵格221至少部分地被重組結構211所圍繞和包封。柵格221的形狀將根據特定封裝200的設計而廣泛地變化。以下將進一步討論對探究柵格221的形狀和尺寸 的考慮。

在柵格221、晶粒201和重組結構211之下的是局部的電介質215層。在電介質215的下面是再分佈層220。在電介質215和再分佈層220的下面是局部的阻焊層270。附著到再分佈層220的是焊球225，以進行到底下的PCB 230的電連接封裝200。在根據本公開的各種方面的例子中，PCB 230包括一個或多個銅(Cu)金屬化層235。此外，根據本發明的各種方面，柵格221還可包括Cu或不銹鋼。

將柵格221的材料與PCB 230的金屬化層235的材料匹配的效果在於，對於兩種結構的有效CTE基本上類似，或者在一方面，至少比PCB 230的CTE類似，以及在另一方面，至少比重組結構221的CTE類似。減小這些結構的CTE的差異導致了當進行熱循環時由於各種材料的總CTE差異所引起的總應力的下降。總應力的減小典型地導致了完成的封裝/PCB結構的可靠性的提高。這尤其有助於將封裝邊緣位置處的互連上的應力減小到可能的範圍，因為膨脹中的失配被最小化。

然而，封裝200和PCB 230之間的CTE匹配不可能是精確的。這是因為包括在封裝200內的矽半導體裝置200和封裝200之間的CTE差異不准許太大，或者例如封裝的翹曲可能發生。因此，在本發明的第二方面中，包括併入半導體裝置201的第一層240的各種部件的尺寸被選擇，以便使封裝的包含晶粒的層240和基本上為 模製化合物的封裝245的最上層的有效熱膨脹率之間的差異最小化。使用已知的方法來進行尺寸計算。以下將討論用於根據本公開的各種方面來製造封裝200的方法。

在圖3A-3H中，說明了用於根據本公開的各種方面來生產封裝的製造製程。

在圖3A中，在裝配製程期間提供了將當作用於封裝的載體350的基底350。為此目的，載體350可是任何具有合適長度、硬度、和耐用性的材料。例子包括但不限於金屬、矽、聚合體、藍寶石或陶瓷材料。在根據本公開的一個方面的實施例中，使用了金屬。

在圖3B中，黏合箔355被層壓在基底350上。在本公開的一個方面中，黏合箔355是可釋放的箔。在另一個方面中，黏合箔355可包括能量或化學可釋放的材料。用於實現釋放的能量源可以例如是熱。然而，所使用的黏合箔355的類型和厚度對於本公開的目的不是關鍵的。

在圖3C中，柵格321結構被應用於黏合箔355。在本公開的一個方面中，柵格321結構可作為預先形成的片而提供，比如在圖5中所說明的。當柵格321結構作為預先形成的片被提供時，其可直接應用於黏合箔355而幾乎沒有或沒有必須進一步形成柵格321結構的附加處理。這例如可有利地減少封裝製造製程中的步驟的數量。依據本公開的各種方面，預先形成的柵格321結構可以以多種厚度被提供。柵格321結構的厚度可根據特定封 裝和工程要求而廣泛地變化。柵格結構中的空腔360的尺寸將也根據各種要求而變化，如下進一步所討論的。

柵格321結構的主要目的是使得封裝設計者能夠更好地讓封裝的熱膨脹率適應於底下的PCB的熱膨脹率。因此，柵格321結構的CTE是主要所關心的。結果，對於柵格321結構的材料選擇將主要取決於所期望的CTE，其是基本上匹配PCB、陶瓷、Flex或封裝透過與焊球連接所附著的其他板材料的CTE。諸如銅的金屬將通常表示好的選擇，因為銅通常用於構造印刷電路板。然而，當前方法不限於基於銅的柵格321結構或甚至不限於金屬柵格321結構。柵格321結構可包括具有所希望的CTE的任何材料，包括但不限於金屬或金屬合金(比如不銹鋼)、聚合體、陶瓷或合適CTE的任何其他材料。

在本公開的一個方面中，柵格321結構的厚度將根據多個因數而變化，多個因數包括但不限於半導體裝置301的厚度。一般地，由於CTE失配所引起的翹曲程度隨著柵格321結構的厚度增加而變得更小。因此，在本公開的一個方面中，柵格321結構的厚度將大於半導體裝置301的厚度。然而，在本發明的另外的方面中，柵格321結構的厚度基本上等於半導體裝置301的厚度。

在本公開的又一個方面中，柵格321結構的厚度小於半導體裝置301的厚度。對於本公開的這個方面，例如可能存在特定的製程相關優點。在一個方面中，形成小於半導體裝置301的厚度的柵格321結構的厚度可 例如允許在後續的重疊模製步驟中更容易模製。

在本公開的又另一個方面中，多個層用於形成柵格321結構。可使用任意合適的製程來形成該多個層，包括以上所說明的任何製程。此外，可由一種或多種材料來形成該多個層，取決於對於封裝所期望的封裝要求和有效熱膨脹率。

在本公開的另一個方面中，柵格321結構可首先作為一個或多個固體片被施加到黏合箔355。這可以例如提供與處理有關的某些優點。根據本公開的這個方面，一旦空腔360已經被施加到黏合箔355載體，則空腔360必須在柵格321結構中創建。因此，在隨後的步驟中，使用與用於柵格321結構、黏合箔355和基底350的材料相容的任何製程，可將空腔360蝕刻到柵格321結構中。蝕刻例如可採用化學蝕刻的、乾蝕刻或鐳射蝕刻的形式。在本公開的一個方面中，在蝕刻之前，沉積抗蝕劑層。該抗蝕劑可是任何合適的材料。在本公開的一個方面中，抗蝕劑包括聚合材料。在沉積和(如果必要)硬化抗蝕劑之後，使用適於抗蝕劑材料的方法來對其進行圖案化。本文所使用的特定的抗蝕劑沉積和圖案化製程取決於所使用的柵格321結構。

在對抗蝕劑進行圖案化之後，蝕刻暴露的圖案。在本公開的一個方面中，使用濕蝕刻製程。合適的濕蝕刻製程將取決於所使用的柵格321結構，並且本公開不取決於濕蝕刻製程的類型。在本公開的另一個方面中，使 用乾蝕刻製程。類似地，乾蝕刻製程將主要取決於用來形成柵格321結構的材料，並且作為結果，任何數量的乾蝕刻製程將適合於本公開的目的。

在圖3D中，在圖案化(如果必要)之後，一個或多個半導體裝置310被應用於柵格321結構的空腔中並且附著到底下的黏合箔355。在本公開的一個方面中，拾放製程用於放置半導體裝置301。在本公開的另一個方面中，之前在製程的前端上已經被測試為良好的半導體裝置301被使用，以使封裝裝置的成品率最大。半導體裝置301被放置成主動(或電路)側向下，使得觸點面向封裝的底部以及對於下面的金屬再分佈線320可用。在本公開的一個方面中，半導體裝置301可包括覆蓋主動電路和在電路和黏合箔355中間的電介質層。在本公開的另一個方面中，半導體裝置301可包括在晶片墊上的銅金屬化。

在圖3E中，說明了重疊模製製程。該製程使用標準的聚合模製化合物。在本公開的一個方面中，聚合模製化合物是環氧化物的合成物。

在圖3E中，半導體裝置301和柵格321結構嵌入在模製化合物中。典型地，半導體裝置301和柵格321結構之間的間隙也必須用模製化合物填充。在本公開的一個方面中，包含半導體裝置301的第一層340上的模製化合物的厚度被最小化。接著硬化模製化合物。在硬化之後，從由此例如透過添加能量所形成的人造晶圓上移除黏合箔355和載體350，如圖3F所示。

圖4A和B說明了再分佈層的形成。在圖4A中，局部電介質層465被沉積在重組的晶圓的較下側。使用與之前沉積在扇出晶圓級封裝上的多個層相容的任何方法來沉積該層，包括但不限於例如旋塗、層壓、或印刷。在本發明的該方面中所公開的柵格扇出晶圓級封裝與各種各樣的電介質465沉積方法相容，並且照此，本發明的該方面不由所應用的方法所限制。電介質層465是局部的層，因為其必須例如讓到半導體裝置401的觸點467暴露，以使得電連接能夠形成到底下的PCB。

在圖4B中，使用已知的沉積方法，再分佈跡線420被沉積並且電連接到電觸點467。由於當前公開的柵格扇出晶圓級封裝不取決於用來應用再分佈跡線420的方法，所以將不討論各種方法的製程的特定細節。

在本實施例的一個方面中，可使用薄膜沉積技術來應用再分佈跡線420。這樣的技術包括步驟：1)透過濺射或化學汽相沉積來沉積金屬層；2)形成光阻層；3)使用掩模和透過暴露給適當的光源來圖案化光阻層；4)使用例如濕化學技術或乾蝕刻技術來移除未圖案化的抗蝕劑；5)使用濕化學或乾蝕刻技術來從沒有被光阻覆蓋的區域移除金屬膜；6)使用濕化學或乾蝕刻技術來移除剩餘的光阻。

在本公開的第二方面中，可使用噴鍍技術來應用再分佈跡線420。這樣的技術包括步驟：1)沉積噴鍍掩模；2)圖案化噴鍍掩模；3)使用標準電鍍或無電的 噴鍍技術將金屬跡線噴鍍在基底上；4)使用濕化學或其他方法來移除噴鍍掩模；5)使用濕化學或乾蝕刻技術來從沒有被光阻覆蓋的區域移除金屬膜；6；。

在應用導電的再分佈跡線420之後，在再分佈跡線420上應用阻焊劑470，如圖4C中所說明的。這樣作是為了防止將焊料應用於可能不期望的區域，比如應用於可能例如橋接導體的區域。阻焊劑470可以透過多種方法來應用，包括但不限於基於環氧化物的、基於聚醯亞胺、基於任何其他聚合物的液體的旋塗、乾薄膜層壓或液態感光或非感光阻焊劑的印刷。在沉積和圖案化之後，如果要求，為了暴露電觸點467，阻焊劑470可經受熱硬化。

在本公開的一個方面中，使用自動裝備，將焊球425緊接著放置在所暴露的電觸點467之上。

在沉積和硬化阻焊劑470之後，封裝被切割。這是使用業界中已知的方法來進行的。在本公開的一個方面中，使用晶圓鋸切技術來切割人造晶圓中的晶粒401。

接下來，切割的半導體部件被放置在PCB上。在將部件放置在PCB上之後，使用例如回流焊爐來加熱在放置封裝(整個組件)之前印刷在PCB板之上的焊膏。這使焊料熔化且回流。在回流之後，該部分被允許冷卻，使得焊料固化。這形成了例如如圖2所說明的結構。

在本公開的另一個方面中，使用其他已知的方法將部件附著到PCB。其他方法包括但不限於焊料隆起墊、岸面柵格陣列(LGA)、列柵格陣列(CGA)或其他BGA可替換物。本文所描述的方法不由所使用的PCB附著的方法所限制，並且照此，以上描述僅僅是示例的。

圖6說明了本公開的一個方面。圖6包括扇出晶圓級封裝600。封裝600包括第一層640和第二層645。第一層640包括銅柵格621結構、模製化合物611和半導體裝置601。柵格621結構具有目標寬度622和623=a mm，模製化合物具有目標寬度612和613=b mm，並且晶粒601例如具有(已知的)寬度602=5mm。包括模製化合物的第二層645例如具有寬度646=8mm。各種部件的熱膨脹係數是：柵格621結構，16ppm/℃；模製化合物611,7ppm/℃；和晶粒601,3ppm/℃。

根據當前公開的一個方面的目標膨脹率計算產生了以下結果：第二層645膨脹率=寬度*CTE=(8mm)(7pmm)=0.056nm/℃。

為了使封裝翹曲的勢能最小化，進行尺寸計算以將第一層的有效膨脹率與第二層的膨脹率匹配：(2)(amm)(16pmm)+(2)(cm)(7ppm)+(5mm)(3ppm)=比率(nm/℃)。

使用已知的方法來對各變數a、b和c求解，部件目標寬度如下：例如在0.0576nm/℃目標膨脹率的情 況下，柵格621結構具有寬度622和623=1.2mm、模製化合物具有寬度612和613=0.3mm，並且半導體裝置601具有寬度602=5mm。透過這樣的目標厚度，根據本公開的若干方面的柵格eWLB封裝可被實現。

本領域技術人員將認識到，可形成以上示例實施例的組合。例如，在本公開的一些方面中，在包含柵格的層上形成模製化合物的第二層可能是不必要的。在該情況下，包含柵格的層中的組分的相對尺寸可能不太重要。而且，使用某些柵格材料可例如致使不必要在包含柵格的層中使用模製化合物。類似地，兩種或更多種不同模製化合物或兩個或更多個柵格層的使用落入本公開的範圍內。

儘管已經參考本公開的特定方面特別示出和描述了本發明，本領域技術人員將理解的是，各種形式和細節上的變化可在這裏做出而不偏離由所附申請專利範圍所限定的申請專利範圍的精神和範圍。本發明的範圍因此由所附申請專利範圍指示，並且因此旨在涵蓋落入申請專利範圍等效物的含義和範圍內的所有改變。

200‧‧‧封裝

201‧‧‧晶粒

211‧‧‧重組結構

215‧‧‧電介質

220‧‧‧再分佈層

221‧‧‧柵格

225‧‧‧焊球

230‧‧‧PCB

235‧‧‧金屬化層

240‧‧‧第一層

245‧‧‧封裝

270‧‧‧阻焊層

Claims (20)

1. 一種晶片封裝配置，包括：電介質層；鄰接該電介質層的至少一個半導體裝置；在該至少一個半導體裝置上的至少一個接合區域，該接合區域透過電介質層被暴露；包括第一熱膨脹係數的第一材料，該第一材料基本上圍繞該至少一個半導體裝置且鄰接該電介質層；包括第二熱膨脹係數的第二材料，該第二材料基本上圍繞該至少一個半導體裝置和該第一材料；以及電連接到該至少一個半導體裝置的至少一個導電跡線。
2. 如申請專利範圍第1項的晶片封裝配置，其中封裝還連接到印刷電路板。
3. 如申請專利範圍第1項的晶片封裝配置，其中第一熱膨脹係數大於第二熱膨脹係數。
4. 如申請專利範圍第1項的晶片封裝配置，其中第一材料是金屬。
5. 如申請專利範圍第1項的晶片封裝配置，其中第一材料是銅。
6. 如申請專利範圍第2項的晶片封裝配置，其中印刷電路板的熱膨脹係數基本上類似於第一材料的熱膨脹係數。
7. 如申請專利範圍第1項的晶片封裝配置，其中第 二材料包括模製化合物。
8. 一種製造晶片封裝配置的方法，該方法包括：提供至少一個半導體裝置；在該至少一個半導體裝置上形成至少一個接合墊；用包括第一熱膨脹係數的第一材料圍繞該至少一個半導體裝置；透過用包括第二熱膨脹係數的第二材料圍繞該第一材料和該至少一個半導體裝置來形成第一層；形成鄰接該第一材料和該至少一個半導體裝置的局部電介質層；和形成到接合墊的電連接。
9. 如申請專利範圍第8項的製造晶片封裝配置的方法，還包括：形成鄰接第一層的第二層，該第二層包含包括第二熱膨脹係數的材料。
10. 如申請專利範圍第8項的製造晶片封裝配置的方法，還包括：形成鄰接該局部電介質層的局部阻焊層。
11. 一種晶片封裝配置，包括：包括電觸點的至少一個半導體裝置晶粒；包括第一熱膨脹係數的第一材料，第一材料鄰接電介質材料且至少部分地圍繞該半導體裝置；包括第二熱膨脹係數的第二材料，該第二材料至少部分地圍繞該半導體裝置和該第一材料；與該電觸點連接的再分佈跡線。
12. 如申請專利範圍第11項的晶片封裝配置，其中 再分佈跡線還經由電連接機構連接到印刷電路板。
13. 如申請專利範圍第12項的晶片封裝配置，其中該電連接機構包括焊料。
14. 如申請專利範圍第13項的晶片封裝配置，其中該電連接機構另包括焊球。
15. 如申請專利範圍第11項的晶片封裝配置，被組態為嵌入式晶圓級球柵陣列。
16. 一種晶片封裝配置，包括：包括具有電觸點的半導體裝置的第一層，該半導體裝置包括第一熱膨脹係數；包括第二熱膨脹係數的第一材料，第一材料鄰接電介質材料且至少部分地圍繞第一層中的半導體裝置；包括第三熱膨脹係數的第二材料，該第二材料至少部分地圍繞第一層中的該半導體裝置和第一材料；以及鄰接第一層的包括第二材料的第二層；和與該電觸點連接的再分佈跡線。
17. 如申請專利範圍第16項的晶片封裝配置，其中半導體裝置、第一材料和第二材料的尺寸被選擇，使得第一層具有與第二層的熱膨脹率相容的有效熱膨脹率。
18. 如申請專利範圍第16項的晶片封裝配置，其中再分佈跡線還連接到印刷電路板。
19. 如申請專利範圍第16項的晶片封裝配置，其中第二材料包括模製化合物。
20. 一種裝置，包括： 包括具有電觸點的半導體裝置的第一層，該半導體裝置包括第一熱膨脹係數；包括第二熱膨脹係數的第一材料，第一材料鄰接電介質材料且至少部分地圍繞第一層中的半導體裝置；包括第三熱膨脹係數的第二材料，該第二材料至少部分地圍繞第一層中的該半導體裝置和第一材料；鄰接第一層的包括第二材料的第二層；和與該電觸點連接的再分佈跡線。