TW201336074A - 半導體結構及其形成方法 - Google Patents

Abstract

一種半導體結構及其形成方法。半導體結構包括基底、第一源/汲極區、第二源/汲極區、第一堆疊結構與第二堆疊結構。第一源/汲極區形成於基底中。第二源/汲極區形成於基底中。第一堆疊結構位於第一源/汲極區與第二源/汲極區之間的基底上。第一堆疊結構包括第一介電層與第一導電層。第一導電層位於第一介電層上。第二堆疊結構位於第一堆疊結構上。第二堆疊結構包括第二介電層與第二導電層。第二導電層位於第二介電層上。

Description

半導體結構及其形成方法

本發明係有關於半導體結構及其形成方法，特別係有關於金屬氧化半導體及其形成方法。

在近幾十年間，半導體業界持續縮小半導體結構的尺寸，並同時改善速率、效能、密度及積體電路的單位成本。

舉例來說，為了提高半導體結構例如橫向雙擴散金屬氧化半導體(LDMOS)或延伸汲極金屬氧化半導體(EDMOS)的崩潰電壓(breakdown voltage; BVdss)，一種方法係降低汲極區的摻雜濃度並增加漂移長度。然而，此方法會提高半導體結構的特定開啟電阻(Ron,sp)，使得半導體結構無法得到良好權衡的Ron,sp與BVdss，以得到期望較小的靈敏值(figure of merit; FOM= Ron,sp/BVdss)。

本揭露係有關於半導體結構及其形成方法。半導體結構的操作效能佳。

提供一種半導體結構。半導體結構包括基底、第一源/汲極區、第二源/汲極區、第一堆疊結構與第二堆疊結構。第一源/汲極區形成於基底中。第二源/汲極區形成於基底中。第一堆疊結構位於第一源/汲極區與第二源/汲極區之間的基底上。第一堆疊結構包括第一介電層與第一導電層。第一導電層位於第一介電層上。第二堆疊結構位於第一堆疊結構上。第二堆疊結構包括第二介電層與第二導電層。第二導電層位於第二介電層上。

提供一種半導體結構的形成方法。方法包括以下步驟。形成第一源/汲極區於基底中。形成第二源/汲極區於基底中。形成第一介電層於第一源/汲極區與第二源/汲極區之間的基底上，並形成第一導電層於第一介電層上，以形成第一堆疊結構。形成第二介電層於第一堆疊結構的第一導電層上，並形成第二導電層於第二介電層上，以形成第二堆疊結構。

下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：

第一實施例

第1圖繪示半導體結構的上視圖。第2圖繪示第1圖中半導體結構沿AB線的剖面圖。第3圖繪示第1圖中半導體結構沿CD線的剖面圖。

請參照第2圖與第3圖，半導體結構包括基底102。舉例來說，基底102可包括塊矽(bulk silicon)、絕緣層上覆矽(silicon on insulator; SOI)等等。基底102可由磊晶製程或非磊晶製程形成。第一摻雜區104包括摻雜井106與摻雜井108。摻雜井106係利用佈植步驟形成於基底102中。摻雜井108係利用佈植步驟形成於摻雜井106。第二摻雜區110係利用佈植步驟形成於第一摻雜區104的摻雜井106中。第一源/汲極區112係利用佈植步驟形成於第一摻雜區104的摻雜井108中。第二源/汲極區114係利用佈植步驟形成於第二摻雜區110中。重摻雜區116係利用佈植步驟形成於第二摻雜區110中。

請參照第1圖與第2圖，數個互相分開的絕緣結構118係形成於第一源/汲極區112與第二源/汲極區114之間的第一摻雜區104的摻雜井106與摻雜井108上。絕緣結構118並不限於如第2圖所示由局部矽氧化(local oxidation of silicon; LOCOS)製程形成的場氧化物(FOX)。於實施例中，絕緣結構118可包括淺溝槽隔離(STI)、深溝槽隔離(DTI)或其他合適的結構。

請參照第2圖與第3圖，第一堆疊結構120係形成於第一源/汲極區112與第二源/汲極區114之間的第一摻雜區104與第二摻雜區110上。第一堆疊結構120包括第一介電層122與第一導電層124。第一介電層122係形成在第一源/汲極區112與第二源/汲極區114之間的第一摻雜區104與第二摻雜區110上。第一導電層124係形成在第一介電層122上。於實施例中，舉例來說，第一堆疊結構120係在基底102上形成介電材料(未顯示)，並在介電材料上形成導電材料(未顯示)，然後圖案化介電材料與導電材料所形成。介電材料與導電材料可利用圖案化的罩幕層進行蝕刻步驟而同時圖案化，使得形成的第一介電層122的側邊係對齊第一導電層124的側邊。第一介電層122可包括氧化物或氮化物，例如氧化矽、氮化矽、或氮氧化矽。舉例來說，第一介電層122係為氧化物，或者具有氧化物-氮化物-氧化物(oxide-nitride-oxide; ONO)結構。第一導電層124可包括多晶矽、金屬矽化物、金屬或其他合適的材料。

請參照第2圖與第3圖，第二堆疊結構126係形成於第一堆疊結構120上。第二堆疊結構126包括第二介電層128與形成在第二介電層128上的第二導電層130。於實施例中，舉例來說，第二堆疊結構126係在形成介電材料(未顯示)，並在介電材料上形成導電材料(未顯示)，然後圖案化介電材料與導電材料所形成。介電材料與導電材料可利用圖案化的罩幕層進行蝕刻步驟而同時圖案化，使得形成的第二介電層128的側邊係對齊第二導電層130的側邊。第二介電層128可包括氧化物或氮化物，例如氧化矽、氮化矽、或氮氧化矽。舉例來說，第二介電層128係為氧化物，或者具有氧化物-氮化物-氧化物(oxide-nitride-oxide; ONO)結構。第二導電層130可包括多晶矽、金屬矽化物、金屬或其他合適的材料。

請參照第1圖與第2圖，第一堆疊結構120具有數個互相分開的凸出部132。第一堆疊結構120的凸出部132係延伸超過第二堆疊結構126。此外，凸出部132係對應地延伸至絕緣結構118上。

請參照第3圖，第二堆疊結構126係位於第一堆疊結構120的頂表面與側面上。此外，第二堆疊結構126可延伸至第一摻雜區104的摻雜井106上。

請參照第2圖與第3圖，於一些實施例中，第一摻雜區104的摻雜井106與摻雜井108，及第一源/汲極區112與第二源/汲極區114係具有第一導電型例如N導電型。基底102、第二摻雜區110與重摻雜區116係具有相對於第一導電型的第二導電型例如P導電型。於其他實施例中，第一導電型係為P導電型，且第二導電型係為N導電型。

於實施例中，舉例來說，半導體結構係為金屬氧化半導體，例如橫向雙擴散金屬氧化半導體(LDMOS)或延伸汲極MOS (extended drain MOS; EDMOS)。第一源/汲極區112係用作汲極。第二源/汲極區114係用作源極。第一堆疊結構120係用作控制半導體結構之通道的主要閘極結構。於此例中，第一堆疊結構120的第一介電層122係用作閘介電層，第一堆疊結構120的第一導電層124係用作閘電極層。由第二介電層128與第二導電層130形成的第二堆疊結構126，其對阻抗高電壓的功能扮演重要的角色，並能夠降低堆積層的電阻(accumulation layer resistance)。

實施例之半導體結構在飄移區中具有數個互相分開的絕緣結構118。此外，第一堆疊結構120的凸出部132係延伸至絕緣結構118上。因此能夠沿著第一堆疊結構120之第一導電層124的邊緣引起電場峰。此外，半導體結構能得到良好權衡的特定開啟電阻(specific on-state resistance; Ron,sp)與崩潰電壓(breakdown voltage; BVdss)，以得到期望的靈敏值(figure of merit; FOM)。

於實施例中，第一堆疊結構120之第一介電層122的厚度係小於第二堆疊結構126之第二介電層128的厚度，因此半導體結構能具有高的汲極崩潰電壓。此外，第二介電層128的厚度係小於絕緣結構118的厚度，因此能降低半導體結構累積層的電阻。更詳細地來說，第一介電層122與第二介電層128可分別具有均一的厚度。在絕緣結構118具有不均一的厚度的例子中，第二介電層128的厚度係小於絕緣結構118的最大厚度。舉例來說，第二介電層128的厚度係小於為場氧化物之絕緣結構118的最大厚度。

實施例之半導體結構可以具有多晶-絕緣-多晶電容(poly-insulator-poly capacitor; PIP capacitor)製程的CMOS製程來形成，因此製程可相容於其他裝置的製程，並降低製造成本低。

第二實施例

第4圖與第5圖繪示半導體結構的剖面圖。第二實施例之半導體結構的上視圖可類似於第1圖。舉例來說，第4圖為沿著第1圖中的AB線所繪製出。第5圖為沿著第1圖中的CD線所繪製出。第4圖與第5圖所示的半導體結構與第2圖與第3圖所示的半導體結構的差異在於，第4圖與第5圖所示的半導體結構係省略了第2圖與第3圖中的第一摻雜區104的摻雜井108。換句話說，第一源/汲極區212係形成在第一摻雜區204的摻雜井206中。

第三實施例

第6圖繪示半導體結構的上視圖。第7圖繪示第6圖中半導體結構沿EF線的剖面圖。第6圖與第7圖繪示之第三實施例的半導體結構與第1圖與第2圖繪示之第一實施例的半導體結構的差異在於，絕緣結構318係形成在第一摻雜區304的摻雜井306上。於一實施例中，第6圖中半導體結構沿GH線的剖面圖係類似於第3圖。

第四實施例

第8圖繪示半導體結構的上視圖。第9圖繪示第8圖中半導體結構沿IJ線的剖面圖。第10圖繪示第8圖中半導體結構沿KL線的剖面圖。第8圖至第10圖所示之半導體結構與第1圖至第3圖所示之半導體結構的差異在於，第二堆疊結構426具有數個互相分開的凸出部434，其延伸超過第一堆疊結構420。請參照第8圖與第9圖，第二堆疊結構426的凸出部434係延伸在絕緣結構418與第一堆疊結構420之間的第一摻雜區404的摻雜井406上。此外，凸出部434係對應地延伸至絕緣結構418上，因此能夠沿著第二堆疊結構426之第二導電層424的邊緣引起電場峰。此外，半導體結構能得到良好權衡的Ron,sp與BVdss，以得到期望的FOM。請參照第10圖，第二堆疊結構426係位於第一堆疊結構420的頂表面與側面上。

第五實施例

第11圖繪示半導體結構的上視圖。第12圖繪示第11圖中半導體結構沿MN線的剖面圖。第11圖與第12圖繪示之第五實施例的半導體結構與第8圖與第9圖繪示之第四實施例的半導體結構的差異在於，數個互相分開的頂摻雜區536係對應地形成在絕緣結構518下方的第一摻雜區504的摻雜井506中。於實施例中，頂摻雜區536係具有第二導電型例如P導電型。使用頂摻雜區536能降低半導體結構的特定開啟電阻，並提升崩潰電壓。於一實施例中，第11圖中半導體結構沿OP線的剖面圖係類似於第10圖。

根據上述實施例，半導體結構具有互相分開的絕緣結構，且第一堆疊結構或第二堆疊結構的凸出部係對應地延伸至絕緣結構上。因此半導體結構能得到良好權衡的特定開啟電阻(specific on-state resistance; Ron,sp)與崩潰電壓(breakdown voltage; BVdss)，並得到期望的靈敏值(figure of merit; FOM)。第一堆疊結構之第一介電層的厚度係小於第二堆疊結構之第二介電層的厚度，因此能提高半導體結構的汲極崩潰電壓。此外，第二介電層的厚度係小於絕緣結構的厚度，能降低半導體結構累積層的電阻。使用頂摻雜區能降低半導體結構的特定開啟電阻，並提升崩潰電壓。實施例之半導體結構可相容於其他裝置的製程，且製造成本低。

雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟悉此項技藝者，在不脫離本發明之精神和範圍內，當可做些許更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

102．．．基底

104、204、304、404、504．．．第一摻雜區

106、108、206、306、406、506．．．摻雜井

110．．．第二摻雜區

112、212、512．．．第一源/汲極區

114、514．．．第二源/汲極區

116．．．重摻雜區

118、318、418、518．．．絕緣結構

120、420．．．第一堆疊結構

122．．．第一介電層

124．．．第一導電層

126、426．．．第二堆疊結構

128．．．第二介電層

130、430．．．第二導電層

132、434．．．凸出部

536．．．頂摻雜區

第1圖繪示根據一實施例之半導體結構的上視圖。

第2圖繪示根據一實施例之半導體結構的剖面圖。

第3圖繪示根據一實施例之半導體結構的剖面圖。

第4圖繪示根據一實施例之半導體結構的剖面圖。

第5圖繪示根據一實施例之半導體結構的剖面圖。

第6圖繪示根據一實施例之半導體結構的上視圖。

第7圖繪示根據一實施例之半導體結構的剖面圖。

第8圖繪示根據一實施例之半導體結構的上視圖。

第9圖繪示根據一實施例之半導體結構的剖面圖。

第10圖繪示根據一實施例之半導體結構的剖面圖。

第11圖繪示根據一實施例之半導體結構的上視圖。

第12圖繪示根據一實施例之半導體結構的剖面圖。

102．．．基底

104．．．第一摻雜區

106、108．．．摻雜井

110．．．第二摻雜區

112．．．第一源/汲極區

114．．．第二源/汲極區

116．．．重摻雜區

118．．．絕緣結構

120．．．第一堆疊結構

122．．．第一介電層

124．．．第一導電層

126．．．第二堆疊結構

128．．．第二介電層

130．．．第二導電層

132．．．凸出部

Claims (10)

1. 一種半導體結構，包括：
   一基底；
   一第一源/汲極區，形成於該基底中；
   一第二源/汲極區，形成於該基底中；
   一第一堆疊結構，位於該第一源/汲極區與該第二源/汲極區之間的該基底上，其中該第一堆疊結構包括一第一介電層與一第一導電層，該第一導電層位於該第一介電層上；以及
   一第二堆疊結構，位於該第一堆疊結構上，其中該第二堆疊結構包括一第二介電層與一第二導電層，該第二導電層位於該第二介電層上。
2. 如申請專利範圍第1項所述之半導體結構，其中該第一介電層的厚度係小於該第二介電層的厚度。
3. 如申請專利範圍第1項所述之半導體結構，更包括數個互相分開的絕緣結構，位於該第一源/汲極區與該第二源/汲極區之間的該基底上。
4. 如申請專利範圍第3項所述之半導體結構，其中該第二介電層的厚度係小於該絕緣結構的厚度。
5. 如申請專利範圍第3項所述之半導體結構，其中該第一堆疊結構或該第二堆疊結構具有數個互相分開的凸出部，對應地延伸至該些絕緣結構上。
6. 如申請專利範圍第5項所述之半導體結構，其中該第二堆疊結構的該凸出部係延伸在該絕緣結構與該第一堆疊結構之間的該基底上。
7. 如申請專利範圍第1項所述之半導體結構，更包括：
   一第一摻雜區，形成於該基底中，並具有一第一導電型；以及
   一第二摻雜區，形成於該第一摻雜區中，並具有相對於該第一導電型的一第二導電型，
   其中該第一源/汲極區係形成於該第一摻雜區中並具有該第一導電型，該第二源/汲極區係形成於該第二摻雜區中並具有該第一導電型。
8. 如申請專利範圍第7項所述之半導體結構，更包括數個互相分開的頂摻雜區，形成於該第一源/汲極區與該第二源/汲極區之間的該第一摻雜區中，並具有該第二導電型。
9. 如申請專利範圍第1項所述之半導體結構，其中該第一介電層的側邊係對齊該第一導電層的側邊，該第二介電層的側邊係對齊該第二導電層的側邊。
10. 一種半導體結構的形成方法，包括：
    形成一第一源/汲極區於一基底中；
    形成一第二源/汲極區於該基底中；
    形成一第一介電層於該第一源/汲極區與該第二源/汲極區之間的該基底上，並形成一第一導電層於該第一介電層上，以形成一第一堆疊結構；以及
    形成一第二介電層於該第一堆疊結構的該第一導電層上，並形成一第二導電層於該第二介電層上，以形成一第二堆疊結構。