TW201329978A

TW201329978A - 高耐用非揮發性儲存器

Info

Publication number: TW201329978A
Application number: TW101134327A
Authority: TW
Inventors: Sergei Gorobets; Jian Chen; Steven Sprouse; Tien-Chien Kuo; Yan Li; Seung-Pil Lee; Alex Mak; Deepanshu Dutta; Masaaki Higashitani
Original assignee: Sandisk Technologies Inc
Priority date: 2011-09-19
Filing date: 2012-09-19
Publication date: 2013-07-16
Also published as: WO2013043602A3; US20130070530A1; WO2013043602A2; US9361986B2

Abstract

本發明揭示一種非揮發性儲存系統，其包含經設計以獲得高耐用性及具有比其他非揮發性記憶體胞低之保持性之非揮發性記憶體胞。

Description

高耐用非揮發性儲存器

本發明係關於用於非揮發性儲存之技術。

此專利申請案主張對2011年9月19日提出申請之美國臨時申請案61/536,555「High Endurance Non-Volatile Storage」之優先權。

半導體記憶體裝置已變得愈來愈普遍地用於各種電子裝置中。舉例而言，非揮發性半導體記憶體用於蜂巢式電話、數位相機、個人數位助理、行動計算裝置、非行動計算裝置及其他裝置中。電可抹除可程式化唯讀記憶體(EEPROM)及快閃記憶體皆在最普遍之非揮發性半導體記憶體當中。

EEPROM及快閃記憶體兩者皆利用一浮動閘極，該浮動閘極定位於一半導體基板中之一通道區上方且與該通道區絕緣。該浮動閘極定位於一通道區上方且在源極區與汲極區之間。該浮動閘極藉由一介電質之一層與該通道區分離。一控制閘極提供於該浮動閘極上方且與該浮動閘極絕緣。電晶體之臨限電壓由該浮動閘極上所存留之電荷量控制。亦即，在電晶體接通之前必須施加至控制閘極以准許其源極與汲極之間的傳導之最小電壓量係由浮動閘極上之電荷位準控制。

當程式化一EEPROM或快閃記憶體裝置時，通常將一程式化電壓施加至控制閘極且將位元線接地。將來自通道之電子(電荷)注入至浮動閘極中。當電子在浮動閘極中累積時，浮動閘極變得帶負電荷，且記憶體胞之臨限電壓升高以使得記憶體胞在經程式化狀態下。可在標題為「Source Side Self Boosting Technique For Non-Volatile Memory」之美國專利6,859,397及標題為「Detecting Over Programmed Memory」之美國專利6,917,542中找出關於程式化之更多資訊，該兩個專利皆以全文引用之方式併入本文中。

某些EEPROM及快閃記憶體裝置具有用於儲存兩個電荷範圍之一浮動閘極，且因此記憶體胞可在兩種狀態(對應於資料「1」及資料「0」之一經抹除狀態及一經程式化狀態)之間進行程式化/抹除。此一裝置稱為一二進制裝置或雙態裝置。

一多態快閃記憶體胞係藉由識別多個相異之所允許臨限電壓範圍來實施。每一相異臨限電壓範圍對應於資料位元組之一預定值。程式化至記憶體胞中之資料與該記憶體胞之臨限電壓範圍之間的具體關係取決於針對該等記憶體胞所採用之資料編碼方案。舉例而言，美國專利第6,222,762號及美國專利申請公開案第2004/0255090號(此兩者皆以全文引用之方式併入本文中)闡述了用於多態快閃記憶體胞之各種資料編碼方案。

包含快閃記憶體之非揮發性儲存器所面對之某些問題包含資料保持及耐用。資料保持係關於資料將仍準確地儲存於記憶體裝置中多長時間。具有長資料保持之一記憶體裝置將以一準確方式維持所儲存資料達一長時間(例如，10 年)。具有較短資料保持之一記憶體裝置將以一準確方式維持所儲存資料達一較短時間，諸如數週或數月(或其他時間段)。

耐用係關於在多個寫入與抹除(或重寫)循環之後繼續準確地操作之能力。具有高耐用之一記憶體裝置將在數以萬計之循環之後繼續有效地操作。具有低耐用之一記憶體裝置可在裝置開始遭受一效能降級之前僅被寫入數百次(或在某些情形中，數千次)。

在諸多狀況中，設計記憶體可要求妥協。舉例而言，某些記憶體裝置可以較低耐用為代價而最佳化用於長資料保持(稱為低耐用長保持記憶體)，而其他記憶體可以較短資料保持為代價而最佳化用於高耐用(稱為高耐用短保持記憶體)。市售之諸多非揮發性記憶體系統係低耐用長保持記憶體裝置，其經設計以使得其將維持使用者之資料達一長時間。為保證長資料保持，為該等記憶體裝置做出某些設計決策以導致較慢效能及較低資料密度。

存在其中資料無需持續多年之用途及狀況，因此，在彼等情況下使用具有長資料保持之記憶體裝置可並非必需，諸如在用於一快取系統中時。本文中提議用於一高耐用短保持非揮發性記憶體之技術，該高耐用短保持非揮發性記憶體在資料保持將不如其他非揮發性記憶體一樣長之條件下經最佳化用於高效能。在傳統快閃記憶體中，資料保持係在10年至至少1年之範圍中，而傳統DRAM具有數毫秒之資料保持。所提議技術介紹具有介於此兩種極值之間的資料保持之一類記憶體。

飽和記憶體胞

一高耐用短保持非揮發性記憶體之一項實施例包含具有較小浮動閘極之記憶體胞。舉例而言，浮動閘極可較短或較薄。藉由具有一較小浮動閘極，該浮動閘極在程式化操作期間將能夠吸收較少量電荷。

傳統地，由於限制浮動閘極上之電荷將限制在程式化期間可達成之臨限電壓之增加，因此避免較小浮動閘極。為增加記憶體密度，諸多非揮發性儲存系統實施多態記憶體裝置。藉由使每一記憶體胞儲存多個資料位元，針對每一單位基板面積儲存更多資料。為儲存多個資料位元，記憶體胞需要能夠實施多個相異之所允許臨限電壓範圍，此要求臨限電壓可升高至一顯著高電壓。因此，在一項實施例中，所提議之高耐用短保持記憶體胞將具有一較小浮動閘極且儲存二元資料(兩個狀態-經抹除及經程式化)。由於記憶體胞僅儲存二元資料(與多態資料相反)，因此無需多態資料所要求之較高臨限電壓。由於與多態記憶體胞相比，程式化將僅升高臨限電壓達一較小量，因此程式化所需之時間將減少。

與一較大浮動閘極相比，一較小浮動閘極之一項屬性係其將在較低量的電荷處飽和。此係多態記憶體胞尚不可接受之一屬性，此乃因多態記憶體胞需要實施多個窄的臨限電壓分佈。然而，儲存二元資料之高耐用短保持記憶體胞可利用該較低飽和位準。

在諸多實施例中，將程式化電壓施加至字線作為一系列脈衝，其中每一連續脈衝在量值上比前一脈衝高一步長大小。在每一脈衝之間，執行一組一或多個驗證操作以藉由測試該等記憶體胞是否在適當資料狀態下來判定程式化是否已完成。然而，提議藉由在不具有該等介入之驗證操作中之全部或某些操作之情況下施加小數目個程式化脈衝來進一步縮短程式化所需之時間。程式化脈衝之量值及寬度經設計以使得在程式化脈衝之後，正被程式化之記憶體胞中之全部、幾乎全部或一大部分記憶體胞使其浮動閘極飽和充滿電子。亦即，施加至選定記憶體胞之程式化之量多於將臨限電壓移動至經程式化狀態所需。因此，諸多記憶體胞將在完成程式化之前使浮動閘極上之電荷量達到一飽和點。此導致一窄的臨限電壓分佈且允許在不在程式化脈衝之間進行驗證之情況下執行程式化。在某些實施例中，可在已施加所有程式化脈衝以確保正確地寫入資料之後執行一驗證操作。應注意，由於浮動閘極達到飽和，因此處理程序式化(over programming)不是問題。

在一項實施例中，可在浮動閘極中使用奈米點(nanodot)而非使用一較小浮動閘極以限制在程式化期間添加至浮動閘極之電荷量。在2007年12月18日提出申請之美國專利申請案2009/0155967「Method of Forming Memory With Floating Gates Including Self-Aligned Metal Nanodots Using a Coupling Layer」及2010年7月20日提出申請之美國專利申請案2011/0020992「Integrated Nonostructure-Based Non-Volatile Memory Fabrication」中可找出關於奈米點之更多資訊；該兩個專利申請案皆以全文引用之方式併入本文中。

在一項實施例中，儲存二元資料之高耐用短保持記憶體胞亦可在浮動閘極與通道區域之間利用一較薄介電質。該較薄介電質允許程式化操作較快進行，此乃因電荷較易於通過介電質進入浮動閘極。較薄介電質及較薄浮動閘極亦允許使用較低程式化電壓，此節省電力。較小介電質及較小浮動閘極亦將導致一較小記憶體胞(此減小每記憶體胞之面積)。

可實施本文所闡述技術之一非揮發性儲存系統之一項實例係使用NAND結構之一快閃記憶體系統，該NAND結構包含串聯配置夾在兩個選擇閘極之間的多個電晶體。該等串聯電晶體及該等選擇閘極稱為一NAND串。圖1係展示一個NAND串之一俯視圖。圖2係其一等效電路。圖1及圖2中所繪示之NAND串包含串聯且夾在(汲極側)選擇閘極120與(源極側)選擇閘極122之間的四個電晶體100、102、104及106。選擇閘極120經由位元線觸點126將該NAND串連接至一位元線。選擇閘極122將該NAND串連接至源極線128。藉由將適當電壓施加至選擇線SGD來控制選擇閘極120。藉由將適當電壓施加至選擇線SGS來控制選擇閘極122。電晶體100、102、104及106中之每一者具有一控制閘極及一浮動閘極。舉例而言，電晶體100具有控制閘極100CG 及浮動閘極100FG。電晶體102包含控制閘極102CG及一浮動閘極102FG。電晶體104包含控制閘極104CG及浮動閘極104FG。電晶體106包含一控制閘極106CG及一浮動閘極106FG。控制閘極100CG連接至字線WL3，控制閘極102CG連接至字線WL2，控制閘極104CG連接至字線WL1，且控制閘極106CG連接至字線WL0。

應注意，儘管圖1及圖2展示NAND串中之四個記憶體胞，但使用四個記憶體胞僅係作為一實例提供。一NAND串可具有少於四個記憶體胞或四個以上記憶體胞。舉例而言，某些NAND串將包含八個記憶體胞、16個記憶體胞、32個記憶體胞、64個記憶體胞、128個記憶體胞等等。本文中之論述並不限於一NAND串中之任一特定數目個記憶體胞。一項實施例使用具有66個記憶體胞之NAND串，其中64個記憶體胞用於儲存資料且該等記憶體胞中之兩個記憶體胞因其不儲存資料而被稱為假記憶體胞。

使用一NAND結構之一快閃記憶體系統之一典型架構將包含數個NAND串。每一NAND串藉由其受選擇線SGS控制之源極選擇閘極連接至共同源極線，且藉由其受選擇線SGD控制之汲極選擇閘極連接至其相關聯位元線。每一位元線及經由一位元線觸點連接至彼位元線之各別NAND串構成記憶體胞陣列之行。位元線由多個NAND串共用。通常，位元線在該等NAND串之頂部上沿垂直於字線之一方向延展且連接至一感測放大器。

在以下美國專利/專利申請案中提供有NAND型快閃記憶體及其操作之相關實例，所有該等美國專利/專利申請案皆以全文引用之方式併入本文中：美國專利第5,570,315號；美國專利第5,774,397號；美國專利第6,046,935號；美國專利第6,456,528號；及美國專利公開案第US2003/0002348號。

圖3係一NAND串上之一記憶體胞130(例如，諸如圖1及圖2中所繪示之記憶體胞中之任一者)之一項實施例之一剖面。在某些實施例中，該記憶體系統實施於一p型基板上。在p基板內將係一n井。在n井內係一或多個p井。NAND串實施於p井中。圖3展示一p井，但並未展示n井或下伏之p基板。用作源極及汲極之N+擴散區位於p井中。在N+擴散區之間的p井中之區域係通道。在通道上方係一介電層132，在一項實施例中該介電層係SiO₂。在一項實例中，介電層132係8 nm厚。由於藉由移動電子穿過介電層132(例如，在浮動閘極上及離開浮動閘極)來執行程式化及抹除，因此介電層132通常稱為穿隧介電質或穿隧氧化物。在介電層132上方係浮動閘極134，在一項實施例中浮動閘極134係多晶矽。在一項實例中，浮動閘極134係85 nm。在浮動閘極134上方係閘極間介電層136，在一項實施例中閘極間介電層136係SiO₂。在一項實例中，閘極間介電層136係14 nm厚。在閘極間介電層136上方係控制閘極138，在一項實施例中控制閘極138係多晶矽及/或一金屬(可係與字線相同之金屬)。

圖4係一NAND串上之一記憶體胞140(例如，諸如圖1及圖2中所繪示之記憶體胞中之任一者)之另一實施例之一剖面。在一項實例實施方案中，圖3之記憶體胞係將儲存多態資料之一低耐用長保持記憶體胞，且圖4之記憶體胞係將儲存二元資料之一高耐用短保持記憶體。在各種實施例中，圖3及圖4之記憶體胞可實施於同一記憶體系統中之同一記憶體陣列中或不同陣列中。在其他實施例中，一記憶體系統可僅具有根據圖3之記憶體胞或僅具有根據圖4之記憶體胞。

圖4繪示具有一較小浮動閘極且儲存二元資料(兩個狀態-經抹除及經程式化)之所提議高耐用短保持記憶體胞。如在圖3中，記憶體胞實施於在一p型基板中之一n井內之一p井中。用作源極及汲極之N+擴散區位於p井中。在N+擴散區之間的p井中之區域係通道。在通道上方係一介電層142，在一項實施例中該介電層係SiO₂。在一項實例中，介電層142係5 nm厚。在介電層142上方係浮動閘極144，在一項實施例中浮動閘極134係多晶矽。在一項實例中，浮動閘極144係40 nm厚(高度)。在浮動閘極144上方係閘極間介電層146，在一項實施例中閘極間介電層136係SiO₂。在一項實例中，閘極間介電層146係10 nm厚。在閘極間介電層146上方係一控制閘極148，在一項實施例中控制閘極148係多晶矽及/或一金屬(可係與字線相同之金屬)。如上文所闡述，圖4之高耐用短保持記憶體胞140(儲存二元資料)與圖3之低耐用長保持記憶體胞130(儲存多態資料)相比具有一較薄(例如，較短)浮動閘極及較薄穿隧介電質。由於記憶體胞140具有一較薄浮動閘極及較薄穿隧介電質，因此記憶體胞140之總高度比記憶體胞130之總高度短。

藉助具有一薄得多之穿隧氧化物之此等結構，可顯著減小程式化電壓Vpgm，導致電路之區域中所要求之較低電壓以及此等記憶體晶片所要求之電荷泵。由於程式化及抹除新記憶體胞所需之較低電壓，具有較小長寬比之記憶體胞結構係可接受的且使得製造製程顯著地較簡單且較廉價。進一步地，由於程式化此一記憶體胞所需之較低程式化電壓，毗鄰字線之間的電場亦降低，導致較少崩潰及高可靠性特性。

圖5係具有根據圖3之結構之記憶體胞(低耐用長保持)之一NAND串之一剖面圖。圖6係具有根據圖4之結構之記憶體胞(高耐用短保持)之一NAND串之一剖面圖。圖4及圖5兩者展示實施於p基板內之n井內之p井中之NAND串。用作源極及汲極之N+擴散區位於p井中。圖5及圖6展示位元線觸點、金屬源極線觸點、源極選擇線(SGS 150)及汲極選擇線(SGD 152)。該等記憶體胞中之每一者包含一浮動閘極堆疊(FS)，該浮動閘極堆疊包括一穿隧介電質、浮動閘極、閘極間介電質及控制閘極。如可見，圖6之浮動閘極比圖5之浮動閘極薄。另外，圖6之穿隧介電質比圖5之穿隧介電質薄。

圖5及圖6之實施例假設在一NAND串內，所有記憶體胞皆係圖3之低耐用長保持記憶體胞或所有記憶體胞皆係圖4之高耐用短保持記憶體胞。在某些實施方案中，一記憶體將具有圖5中繪示之類型之NAND串及圖6中繪示之類型之NAND串兩者。在某些實施例中，一既定NAND串可經混合以使得其包含係為圖3之低耐用長保持記憶體胞之某些記憶體胞及係為圖4之高耐用短保持記憶體胞之某些記憶體胞。

除了NAND快閃記憶體之外，亦可使用其他類型之非揮發性儲存裝置來實施一適合記憶體系統。舉例而言，一TANOS結構(由在一矽基板上之TaN-Al₂O₃-SiN-SiO₂之一堆疊層組成)亦可與本文中所闡述之技術一起使用，該TANOS結構基本上係使用氮化物層(替代一浮動閘極)中之電荷陷獲之一記憶體胞。可用於快閃EEPROM系統中之另一類型之記憶體胞利用一非導電介電材料取代一導電浮動閘極來以一非揮發性方式儲存電荷。此一記憶體胞闡述於Chan等人之一文章「A True Single-Transistor Oxide-Nitride-Oxide EEPROM Device」(IEEE Electron Device Letters，卷EDL-8，第3期，1987年3月，第93至95頁)中。由氧化矽、氮化矽及氧化矽形成之三層介電質(「ONO」)夾在記憶體胞通道上方之一導電控制閘極與一半導電基板之一表面之間。藉由將來自記憶體胞通道之電子注入至氮化物中來程式化該記憶體胞，其中電子被陷獲及儲存於一有限區中。然後，此所儲存電荷以一可偵測方式改變記憶體胞通道之一部分之臨限電壓。藉由將熱電洞注入至氮化物中來抹除該記憶體胞。亦參見Nozaki等人之「A 1-Mb EEPROM with MONOS Memory Cell for Semiconductor Disk Application」(IEEE Journal of Solid-State Circuits，卷26，第四期，1991年4月，第497至501頁)，其闡述一種呈一分裂閘極組態之類似記憶體胞，其中一經摻雜多晶矽閘極在該記憶體胞通道之一部分上方延伸以形成一單獨選擇電晶體。

另一實例由Eitan等人之「NROM：A Novel Localized Trapping,2-Bit Nonvolatile Memory Cell」(IEEE Electron Device Letters，卷21，第11期，2000年11月，第543至545頁)闡述。一ONO介電層跨越源極與汲極擴散之間的通道延伸。一個資料位元之電荷侷限於毗鄰於汲極之介電層中，而另一資料位元之電荷則侷限於毗鄰於源極之介電層中。美國專利第5,768,192號及第6,011,725號揭示一種具有夾在兩個二氧化矽層之間的一陷獲介電質之非揮發性記憶體胞。多態資料儲存係藉由單獨地讀取介電質內之空間分離之電荷儲存區之二元狀態來實施。亦可使用其他類型之非揮發性記憶體技術。

圖7係可包含上文所論述之記憶體胞之一記憶體裝置210之一方塊圖。記憶體裝置210包含用於並行讀取及程式化一頁記憶體胞(例如，NAND多態快閃記憶體)之讀取/寫入電路。記憶體裝置210可包含一或多個記憶體晶粒或晶片212。記憶體晶粒/晶片212包含一記憶體胞陣列(二維或三維)200、控制電路220以及讀取/寫入電路230A及230B。在一項實施例中，在記憶體陣列200之對置側上以一對稱形式實施藉由各種周邊電路對該陣列之存取，以便使每一側上之存取線及電路之密度減半。讀取/寫入電路230A及230B包含多個感測區塊300，該等感測區塊允許並行讀取或程式化一頁記憶體胞。記憶體陣列200可經由列解碼器240A及240B由字線及經由行解碼器242A及242B由位元線來定址。在一典型實施例中，一控制器244與一或多個記憶體晶粒212包含於同一記憶體裝置210(例如，一可抽換儲存卡或封裝)中。命令及資料經由線232在主機與控制器244之間傳送且經由線234在該控制器與一或多個記憶體晶粒212之間傳送。某些記憶體系統可包含與控制器244連通之多個晶粒212。

控制電路220與讀取/寫入電路230A及230B協作以對記憶體陣列200執行記憶體操作。控制電路220包含一狀態機222、一晶片上位址解碼器224及一電力控制模組226。狀態機222提供記憶體操作之晶片級控制。晶片上位址解碼器224在由主機或一記憶體控制器使用之硬體位址與由解碼器240A、240B、242A及242B使用之硬體位址之間提供一位址介面。電力控制模組226控制在記憶體操作期間供應至字線及位元線之電力及電壓。在一項實施例中，電力控制模組226包含可形成大於供應電壓之電壓之一或多個電荷泵。控制電路220、電力控制226、解碼器224、狀態機222、解碼器240A/B及242A/B、讀取/寫入電路230A/B及控制器244可共同地或單獨地稱為一或多個管理或控制電路。

圖8繪示記憶體陣列200之一實例性結構。在一項實施例中，將該記憶體胞陣列劃分成大量記憶體胞區塊。如對於快閃EEPROM系統所常見，區塊係抹除之單位。亦即，每一區塊含有一起抹除之最小數目個記憶體胞。

作為一項實例，圖8中繪示分割成1,024個區塊之NAND快閃記憶體陣列。然而，可使用多於或少於1024個區塊。於此實例中，在每一區塊中，存在對應於位元線BL0、BL1、...、BL69,623之69,624個行。在一項實施例中，在讀取及程式化操作期間可同時選擇一區塊之所有位元線。可同時程式化(或讀取)沿一共同字線且連接至任一位元線之記憶體胞。在另一實施例中，將該等位元線劃分成偶數位元線及奇數位元線。在一奇數/偶數位元線架構中，在一個時間程式化沿一共同字線且連接至奇數位元線之記憶體胞，而在另一時間程式化沿一共同字線且連接至偶數位元線之記憶體胞。

圖8展示經串聯連接以形成一NAND串之四個記憶體胞。儘管展示為每一NAND串中包含四個記憶體胞，但亦可使用四個以上或少於四個(例如，一NAND串上可存在16個、32個、64個、128個或另一數目個記憶體胞)。NAND串之一個端子經由一汲極選擇閘極(連接至選擇閘極汲極線SGD)連接至一對應位元線，且另一端子經由一源極選擇閘極(連接至選擇閘極源極線SGS)連接至源極線。

每一區塊通常劃分為若干個頁。一頁係一程式化單位。在一列記憶體胞中通常儲存一或多個資料頁。一頁可儲存一或多個扇區。一扇區包含使用者資料及附加項資料。附加項資料通常包含已根據該扇區之使用者資料計算之一錯誤校正碼(ECC)。控制器在資料被程式化至陣列中時計算ECC，且亦在正自該陣列讀取資料時檢查ECC。在某些實施例中，狀態機、控制器或其他組件可計算及檢查ECC。在某些替代方案中，ECC及/或其他附加項資料係儲存於與其等所從屬之使用者資料不同之頁或甚至不同之區塊中。一使用者資料扇區通常為512個位元組，對應於磁碟機中之一扇區之大小。大量頁形成一區塊，例如自8個頁至多達32個、64個、128個或更多個頁不等。在一項實施例中，一區塊之每一字線與一個頁相關聯。在另一實施例中，一區塊之每一字線與3個頁相關聯。在其他實施例中，該等字線可與其他數目個頁相關聯。

在一項實施例中，在圖8中繪示之區塊中之每一者包含根據圖3之結構之記憶體胞。在其他實施例中，一記憶體陣列可包含根據圖3之結構之某些記憶體胞及根據圖4之結構之某些記憶體胞。舉例而言，圖9展示記憶體陣列200之另一實施例，其中區塊0及區塊1包含根據圖4之結構儲存二元資料之高耐用短保持記憶體胞(如陰影所指示)，且其餘區塊包含根據圖3之結構儲存多態資料之低耐用長保持記憶體胞。在一項實例中，區塊0及區塊1可用作其餘區塊之一快取區。在另一實例中，區塊0及區塊1可儲存將係短時之資料(例如，計算資料、高速暫存資料、暫時資料、正運行之應用等等)，而其餘區塊儲存長期資料。

圖10展示記憶體陣列200之另一實施例，其中所有區塊包含根據圖4之結構儲存二元資料之高耐用短保持記憶體胞(如陰影所指示)。

圖11至圖14展示用於使用圖8至圖10中所繪示之記憶體陣列之各種實施例。舉例而言，圖11展示與一主機及記憶體晶粒/晶片212連通之控制器244，其中記憶體晶粒/晶片212可包含根據圖8至圖10中之任一者之一記憶體陣列，或包含根據圖4之結構儲存二元資料之高耐用短保持記憶體胞與根據圖3之結構儲存多態資料之低耐用長保持記憶體胞之一組合的任何其他記憶體。因此，圖11之記憶體晶粒/晶片212可僅包含根據圖4之結構儲存二元資料之高耐用短保持記憶體胞、僅包含根據圖3之結構儲存多態資料之低耐用長保持記憶體胞或二者之任一組合。

圖12繪示與一主機及記憶體晶粒/晶片212a及212b連通之控制器244，其中記憶體晶粒/晶片212a包含根據圖3之結構儲存多態資料之低耐用長保持記憶體胞，且記憶體晶粒/晶片212b包含根據圖4之結構儲存二元資料之高耐用短保持記憶體胞。

圖13展示與一主機直接連通之記憶體晶粒/晶片212c(假設該主機包含用以操作記憶體晶粒/晶片212c之邏輯)，其中記憶體晶粒/晶片212c僅包含根據圖3之結構儲存多態資料之低耐用長保持記憶體胞。圖14展示與一主機直接連通之記憶體晶粒/晶片212d(假設該主機包含用以操作記憶體晶粒/晶片212d之邏輯)，其中記憶體晶粒/晶片212d僅包含根據圖4之結構儲存多態資料之高耐用短保持記憶體胞。

圖15係分割成一核心部分(稱為一感測模組)480及一共同部分490之一個別感測區塊300(見圖7)之一方塊圖。在一項實施例中，將存在用於每一位元線之一單獨感測模組480及用於一組多個感測模組480之一個共同部分490。在一項實例中，一感測區塊將包含一個共同部分490及八個感測模組480。一群組中之感測模組中之每一者將經由一資料匯流排472與相關聯共同部分連通。對於進一步之細節，參照美國專利申請公開案2006/0140007，其以全文引用之方式併入本文中。

感測模組480包括判定一所連接位元線中之一傳導電流是高於還是低於一預定臨限位準之感測電路470。在某些實施例中，感測模組480包含通常稱為一感測放大器之一電路。感測模組480亦包含一位元線鎖存器482，其用於設定所連接位元線上之一電壓條件。舉例而言，鎖存於位元線鎖存器482中之一預定狀態將導致所連接位元線被拉至指定程式化禁止之一狀態(例如，Vdd)。

共同部分490包括一處理器492、一資料鎖存器組494及耦合於資料鎖存器組494與資料匯流排420之間的一I/O介面496。處理器492執行計算。舉例而言，其功能中之一者係判定儲存於所感測記憶體胞中之資料並將所判定之資料儲存於該組資料鎖存器中。資料鎖存器組494用於儲存在一讀取操作期間由處理器492判定之資料位元。其亦用於儲存在一程式化操作期間自資料匯流排420導入之資料位元。所導入之資料位元表示意欲程式化至記憶體中之寫入資料。I/O介面496在資料鎖存器494與資料匯流排420之間提供一介面。

在讀取或感測期間，該系統之操作係在狀態機222控制下，狀態機222控制將不同控制閘極電壓供應至經定址記憶體胞。當感測模組480步進穿過對應於該記憶體所支援之各種記憶體狀態之各種預定義控制閘極電壓(讀取參考電壓或驗證參考電壓)時，感測模組480可在此等電壓中之一者處跳脫且將經由匯流排472將一輸出自感測模組480提供至處理器492。彼時，處理器492藉由考量該感測模組之跳脫事件及關於經由輸入線493自狀態機施加之控制閘極電壓之資訊來判定所得記憶體狀態。然後，其計算針對該記憶體狀態之一二進制編碼且將所得資料位元儲存至資料鎖存器494中。在該核心部分之另一實施例中，位元線鎖存器482具有兩個用途：既作為用於鎖存感測模組480之輸出之一鎖存器且亦作為如上文所闡述之一位元線鎖存器。

預期某些實施方案將包含多個處理器492。在一項實施例中，每一處理器492將包含一輸出線(圖15中未繪示)以使得輸出線中之每一者線「或」連接在一起。在某些實施例中，該等輸出線在連接至線「或」線之前被反相。此組態使得能夠在程式化驗證處理程序期間快速判定程式化處理程序何時已完成，此乃因接納該線「或」線之狀態機可判定被程式化之所有位元何時已達到所期望位準。舉例而言，當每一位元已達到其所期望位準時，將彼位元之一邏輯0發送至該線「或」線(或反轉一資料1)。當所有位元輸出一資料0(或反轉一資料1)時，則狀態機知曉將終止該程式化處理程序。在其中每一處理器與八個感測模組通信之實施例中，狀態機可(在某些實施例中)需要讀取線「或」線八次，或將邏輯添加至處理器492以累積相關聯位元線之結果以使得該狀態機僅需讀取線「或」線一次。在具有諸多感測模組之某些實施例中，可將該諸多感測模組之線「或」線分組成若干組之N個感測模組，且然後可將該等群組分組以形成二元樹。

在儲存多態資料之低耐用長保持記憶體胞之程式化或驗證期間，將來自資料匯流排420之欲程式化之資料儲存於資料鎖存器組494中。在該狀態機之控制下，程式化操作包括同時施加至經定址記憶體胞之控制閘極以使得同時程式化該等記憶體胞之一系列程式化電壓脈衝(具有增加之量值)。每一程式化脈衝後跟有一驗證處理程序以判定該記憶體胞是否已程式化至所期望狀態。處理器492相對於所期望記憶體狀態來監視所驗證記憶體狀態。當兩者一致時，處理器492設定位元線鎖存器482以致使將該位元線拉至指定程式化禁止之一狀態。此禁止耦合至該位元線之記憶體胞進一步程式化，即使在其經受在其控制閘極上之程式化脈衝時亦如此。在其他實施例中，處理器首先載入位元線鎖存器482且感測電路在驗證處理程序期間將該位元線鎖存器設定至一禁止值。

資料鎖存器堆疊494含有對應於感測模組之一資料鎖存器堆疊。在一項實施例中，存在每感測模組480三個(或四個或另一數目個)資料鎖存器。在某些實施方案(但不要求)中，將該等資料鎖存器實施為一移位暫存器以使得將儲存於其中之並行資料轉換為用於資料匯流排420之串行資料，且反之亦然。在一項較佳實施例中，可將對應於記憶體胞之讀取/寫入區塊之所有資料鎖存器鏈接在一起以形成一區塊移位暫存器，以使得可藉由串行傳送來輸入或輸出一資料區塊。特定而言，讀取/寫入模組庫經調適以使得其資料鎖存器組中之每一者將依序將資料移入或移出資料匯流排，仿佛其係用於整個讀取/寫入區塊之一移位暫存器之部分一般。

可在以下美國專利申請公開案中找出關於非揮發性儲存裝置之各種實施例之結構及/或操作之額外資訊：(1)在2004年3月25日公佈之美國專利申請公開案第2004/0057287號「Non-Volatile Memory And Method With Reduced Source Line Bias Errors」；(2)在2004年6月10日公開之美國專利申請公開案第2004/0109357號「Non-Volatile Memory And Method with Improved Sensing」；(3)美國專利申請公開案第20050169082號；(4)由發明人Jian Chen在2005年4月5日提出申請之標題為「Compensating for Coupling During Read Operations of Non-Volatile Memory」之美國專利申請公開案2006/0221692；及(5)由發明人Siu Lung Chan及Raul-Adrian Cernea於2005年12月28日提出申請之標題為「Reference Sense Amplifier For Non-Volatile Memory」之美國專利申請公開案2006/0158947。上文剛剛列舉之所有五個專利文件皆以全文引用之方式併入本文中。

在一成功程式化處理程序(具有驗證)結束時，視情況，記憶體胞之臨限電壓應在經程式化記憶體胞之一或多個臨限電壓分佈內或在經抹除記憶體胞之一臨限電壓分佈內。圖16圖解說明用於儲存一個資料位元(亦即二元資料)之記憶體胞之實例臨限電壓分佈(臨限電壓對記憶體胞數目)。舉例而言，圖16展示用於根據圖4之結構儲存二元資料之高耐用短保持記憶體胞之臨限電壓分佈。如可見，存在兩個臨限電壓分佈E及P。臨限電壓分佈E(亦稱為狀態E)表示在一經抹除狀態下之記憶體胞之臨限電壓。臨限電壓分佈P(亦稱為狀態P)表示在一經程式化狀態下之記憶體胞之臨限電壓。在一項實例中，在經抹除狀態E下之記憶體胞表示資料1，且在經程式化狀態P下之記憶體胞表示資料1。可藉由施加使記憶體胞之浮動閘極飽和充滿電荷(例如，電子)之一或多個程式化脈衝而將在經抹除狀態E下之記憶體胞程式化至經程式化狀態P。在經程式化狀態P下之記憶體胞可被抹除回至經抹除狀態E。在一項實施例中，資料狀態E低於0伏特且資料狀態P高於0伏特。

圖17圖解說明用於根據圖3之結構儲存多態資料之低耐用長保持記憶體胞之實例臨限電壓分佈，其中每一記憶體胞儲存三個資料位元。然而，其他實施例可使用每記憶體胞三個以上或少於三個資料位元(例如，諸如每記憶體胞四個或更多個資料位元)。由於每一記憶體胞儲存三個資料位元，因此存在八個有效臨限電壓分佈(亦稱為資料狀態)：S0、S1、S2、S3、S4、S5、S6及S7。在一項實施例中，資料狀態S0低於0伏特且資料狀態S1至S7高於0伏特。在其他實施例中，所有八個資料狀態皆高於0伏，或可實施其他配置。在一項實施例中，S0之臨限電壓分佈寬於S1至S7之臨限電壓分佈。在一項實施例中，S0係用於經抹除記憶體胞。資料係自S0程式化至S1至S7。

每一資料狀態對應於該記憶體胞中所儲存之三個資料位元之一唯一值。在一項實施例中，S0=111、S1=110、S2=101、S3=100、S4=011、S5=010、S6=001且S7=000。亦可使用資料至狀態S0至S7之其他映射。程式化至記憶體胞中之資料與該記憶體胞之臨限電壓位準之間的具體關係取決於針對該等記憶體胞所採用之資料編碼方案。舉例而言，美國專利第6,222,762號及在2003年6月13日提出申請之美國專利申請公開案第2004/0255090號「Tracking Cells For A Memory System」闡述用於多態快閃記憶體胞之各種資料編碼方案，該兩個專利皆以全文引用之方式併入本文中。在一項實施例中，使用一格雷碼指派將資料值指派給該等臨限電壓範圍，以使得若一浮動閘極之臨限電壓錯誤地移位至其相鄰臨限電壓分佈，則僅將影響一個位元。然而，在其他實施例中，不使用格雷碼。

在一項實施例中，一記憶體胞中所儲存之所有資料位元皆儲存於同一邏輯頁中。在其他實施例中，一記憶體胞中所儲存之每一資料位元對應於不同邏輯頁。因此，儲存三個資料位元之一記憶體胞將包含一第一頁中之資料、一第二頁中之資料及一第三頁中之資料。在某些實施例中，連接至同一字線之所有記憶體胞將在相同的三個資料頁中儲存資料。在某些實施例中，連接至一字線之記憶體胞可(例如，藉由奇數及偶數位元線或藉由其他配置)被分組成不同頁組。

在某些裝置中，記憶體胞將被抹除至狀態S0。可將記憶體胞自狀態S0程式化至狀態S1至S7中之任一者。在稱為全序列程式化之一項實施例中，可將記憶體胞自經抹除狀態S0直接程式化至經程式化狀態S1至S7中之任一者。舉例而言，可首先抹除欲程式化之一記憶體胞群體，以使得該群體中之所有記憶體胞皆處於經抹除狀態S0中。在將某些記憶體胞自狀態S0程式化至狀態S1時，將其他記憶體胞自狀態S0程式化至狀態S2、自狀態S0程式化至狀態S3、自狀態S0程式化至狀態S4、自狀態S0程式化至狀態S5、自狀態S0程式化至狀態S6及自狀態S0程式化至狀態S7。全序列程式化係以圖表方式藉由圖17之七個曲線箭頭繪示。

圖17展示一組驗證目標位準Vv1、Vv2、Vv3、Vv4、Vv5、Vv6及Vv7。此等驗證位準用作程式化處理程序期間之比較位準。舉例而言，當將記憶體胞程式化至狀態S1時，系統將檢查以查看該等記憶體胞之臨限電壓是否已達到Vv1。若一記憶體胞之臨限電壓尚未達到Vv1，則針對彼記憶體胞之程式化將繼續直至其臨限電壓大於或等於Vv1為止。若一記憶體胞之臨限電壓已達到Vv1，則針對彼記憶體胞之程式化將停止。驗證目標位準Vv2用於被程式化至狀態S2之記憶體胞。驗證目標位準Vv3用於被程式化至狀態S3之記憶體胞。驗證目標位準Vv4用於被程式化至狀態S4之記憶體胞。驗證目標位準Vv5用於被程式化至狀態S5之記憶體胞。驗證目標位準Vv6用於被程式化至狀態S6之記憶體胞。驗證目標位準Vv7用於被程式化至狀態S7之記憶體胞。

圖17亦展示一組讀取比較位準Vr1、Vr2、Vr3、Vr4、Vr5、Vr6及Vr7。此等讀取比較位準用作讀取處理程序期間之比較位準。藉由測試記憶體胞是否回應於讀取比較位準Vr1、Vr2、Vr3、Vr4、Vr5、Vr6及Vr7被單獨施加至該等記憶體胞之控制閘極而接通或仍關斷，系統可判定該等記憶體胞正針對何種狀態儲存資料。

一般而言，在驗證操作及讀取操作期間，將選定字線連接至一電壓，該電壓之一位準係針對每一讀取操作(例如，參見圖17之讀取比較位準Vr1、Vr2、Vr3、Vr4、Vr5、Vr6及Vr7及圖16之0v)或驗證操作(例如，參見圖17之驗證目標位準Vv1、Vv2、Vv3、Vv4、Vv5、Vv6及Vv7)規定以便判定相關記憶體胞之一臨限電壓是否已達到此位準。在施加字線電壓之後，量測該記憶體胞之傳導電流以判定該記憶體胞是否回應於施加至該字線之電壓而接通。若該傳導電流經量測以大於某一值，則認為該記憶體胞接通且施加至該字線之電壓大於該記憶體胞之臨限電壓。若該傳導電流經量測以不大於該某一值，則認為該記憶體胞未接通且施加至該字線之電壓不大於該記憶體胞之臨限電壓。在一讀取處理程序期間，在未選定之記憶體胞之控制閘極處為其提供一或多個讀取通過電壓以使得此等記憶體胞將操作為通過閘極(例如，無論該等記憶體胞經程式化還是經抹除皆傳導電流)。

存在量測在一讀取或驗證操作期間一記憶體胞之傳導電流之諸多方式。在一項實例中，藉由一記憶體胞放電或充電感測放大器中之一專用電容器之速率來量測該記憶體胞之傳導電流。在另一實例中，選定記憶體胞之傳導電流允許(或未能允許)包含該記憶體胞之NAND串放電一對應位元線。在一時間週期之後量測該位元線上之電壓以查看其是否已被放電。注意，本文中所闡述之技術可與此項技術中已知之不同驗證/讀取方法一起使用。可在以下專利文件中發現關於驗證/讀取之更多資訊：(1)美國專利申請公開案第2004/0057287號；(2)美國專利申請公開案第2004/0109357號；(3)美國專利申請公開案第2005/0169082號；及(4)美國專利申請公開案第2006/0221692號，該等專利以全文引用之方式併入本文中。上文所闡述之讀取及驗證操作係根據此項技術中已知之技術執行。因此，熟習此項技術者可使所闡釋之細節中之諸多細節變化。亦可使用此項技術中已知之其他讀取及驗證技術。

圖17展示包含一個階段之一程式化處理程序，其中在彼一個階段期間同時程式化連接至同一字線之所有記憶體胞。圖18A至圖18E圖解說明一多階段程式化方法。在此實施例中，程式化處理程序包含三個階段。在程式化之前，抹除該等記憶體胞以使得連接至一共同字線之所有記憶體胞處於一經抹除臨限電壓分佈E中，如在圖18A中所繪示。在第一程式化階段期間，將其目標(由於欲儲存於彼等記憶體胞中之資料)係資料狀態S4、S5、S6或S7之彼等記憶體胞程式化至一中間狀態IM。彼等記憶體胞將資料狀態S0、S1、S2或S3定為目標且仍在經抹除臨限電壓分佈E中。圖18B以圖表方式繪示第一階段。將被程式化至中間狀態IM之記憶體胞程式化至一目標臨限電壓VvIM。

在圖18A至圖18E之程式化處理程序之第二階段期間，將在經抹除臨限電壓分佈E中之彼等記憶體胞程式化至其目標資料狀態。舉例而言，將被程式化至資料狀態S3之彼等記憶體胞自經抹除臨限電壓分佈E程式化至資料狀態S3，將欲程式化至資料狀態S2之彼等記憶體胞自經抹除臨限電壓分佈E程式化至資料狀態S2，將欲程式化至資料狀態S1之彼等記憶體胞自經抹除臨限電壓分佈E程式化至資料狀態S1，且在該程式化處理程序之第二階段期間不程式化欲在資料狀態S0中之彼等記憶體胞。因此，經抹除臨限電壓分佈E變為資料狀態S0。而且，在第二階段期間，將記憶體胞自中間狀態IM程式化至各資料狀態S4至S7。舉例而言，將欲程式化至資料狀態S7之彼等記憶體胞自中間狀態IM程式化至資料狀態S7，將目標將係在資料狀態S6中之彼等記憶體胞自中間狀態IM程式化至資料狀態S6，將欲程式化至資料狀態S5之彼等記憶體胞自中間狀態IM程式化至資料狀態S5，且將欲程式化至資料狀態S4之彼等記憶體胞自中間狀態IM程式化至資料狀態S4。在圖18C中圖解說明此第二程式化階段。

如在圖18C中可見，在第二程式化階段結束時，資料狀態S1至S7與相鄰資料狀態重疊。舉例而言，資料狀態S1與資料狀態S2重疊，資料狀態S2與資料狀態S1及S3重疊，資料狀態S3與資料狀態S2及S4重疊，資料狀態S4與資料狀態S3及S5重疊，資料狀態S5與資料狀態S4及S6重疊，且資料狀態S6與資料狀態S5及S7重疊。在某些實施例中，該等資料狀態中之所有或某些資料狀態並不重疊。

在第三程式化階段中，使資料狀態S1至S7中之每一者變緊，以使得其不再與相鄰狀態重疊。此係藉由圖18D以圖表方式繪示。在圖18E中繪示該三階段程式化處理程序之最終結果，其展示資料狀態S0至S7。在某些實施例中，資料狀態S0比資料狀態S1至S7寬。

在某些實施例中，在第二階段期間不程式化欲程式化至資料狀態S4之彼等記憶體胞，且因此該等記憶體胞仍在中間狀態IM下。在第三程式化階段期間，將該等記憶體胞自IM程式化至S4。在其他實施例中，預定為其他狀態之記憶體胞在第二階段期間亦可仍在IM或E下。

在某些程式化處理程序中，可併入粗略/精細程式化技術。舉例而言，首先將待程式化至一目標條件(例如，Vv2)之記憶體胞迅速程式化至對應於稍微低於該目標條件之一臨限電壓條件之粗略條件(例如，比Vv2少一小電壓)。隨後，將以較慢之一方式(且以較高之精確度)將該等記憶體胞程式化至目標條件。該等粗略/精細程式化技術可用於程式化至該等資料狀態中之全部或一子組資料狀態。

圖19係闡述用於操作根據圖3之結構儲存多態資料之低耐用長保持記憶體胞之一處理程序之一流程圖。在步驟548中，接收一程式化資料請求。在某些實施例中，在不接收一請求之情況下程式化資料。在步驟550中，將區塊中待程式化之所有(或一子組)記憶體胞程式化至最高資料狀態(或另一狀態)以將所有資料胞元置於同一條件中。在步驟552中，在程式化之前抹除(以區塊為單位或以其他單位)記憶體胞。在一項實施例中，藉由在源極線及位元線浮動時將p井升高至一經抹除電壓(例如，20伏)達一充足時間段且將一選定區塊之字線接地來抹除記憶體胞。在未選定以被抹除之區塊中，字線係浮動的。由於電容性耦合，亦將未選定字線、位元線、選擇線及共同源極線升高至該抹除電壓之一顯著部分，藉此阻止對未選定以被抹除之區塊之抹除。在經選定以被抹除之區塊中，將一強電場施加至選定記憶體胞之穿隧介電層，且當浮動閘極之電子發射至基板側時通常藉由Fowler-Nordheim隧穿機制抹除選定記憶體胞。在電子自浮動閘極轉移至p井區時，降低一選定記憶體胞之臨限電壓。可對整個記憶體陣列、對個別區塊或對另一記憶體胞單位執行抹除。在一項實施例中，在抹除該等記憶體胞之後，該區塊中之所有經抹除記憶體胞將係在狀態S0或E下。一抹除處理程序之一項實施例包含將數個抹除脈衝施加至p井且在抹除脈衝之間驗證是否已正確地抹除該等NAND串。

在步驟554中，(視情況)執行軟程式化以使經抹除記憶體胞之經抹除臨限電壓之分佈變窄。作為抹除處理程序之一結果，某些記憶體胞可係在比所需的更深之一經抹除狀態下。軟程式化可施加程式化脈衝以將該等經較深抹除之記憶體胞之臨限電壓移動至抹除臨限分佈。在步驟556中，程式化該區塊之記憶體胞。可回應於來自主機之一程式化請求或回應於一內部處理程序來執行程式化。在程式化之後，可讀取該區塊之記憶體胞(步驟558)。可使用此項技術中已知之諸多不同讀取處理程序來讀取資料。在某些實施例中，讀取處理程序包含使用ECC來校正錯誤。將所讀取之資料輸出至請求該讀取操作之主機。該ECC處理程序可由狀態機、控制器或另一裝置執行。

圖19展示：抹除-程式化循環(由步驟550至556組成之迴圈)可在無讀取之情形下或獨立於讀取地發生多次，讀取處理程序可在無程式化之情形下或獨立於程式化地發生多次，且該讀取處理程序可在程式化之後的任何時間發生。可在狀態機之指導下使用上文所闡述之各種電路來執行圖19之處理程序。在其他實施例中，可在控制器之指導下使用上文所闡述之各種電路來執行圖19之處理程序。

圖20係闡述用於對連接至一共同字線之根據圖3之結構儲存多態資料之低耐用長保持記憶體胞執行程式化之一處理程序之一項實施例之一流程圖。可在圖19之步驟556期間將圖20之處理程序執行一次或多次。舉例而言，可使用圖20之處理程序將記憶體胞自狀態S0直接程式化(例如，全序列程式化)至狀態S1至S7中之任一者。另一選擇係，可使用圖20之處理程序執行圖18A至圖18E之處理程序之該等階段中之一者或每一者。舉例而言，當執行圖18A之處理程序時，使用圖20之處理程序實施包含將某些記憶體胞自狀態E程式化至狀態IM之第一階段。然後可再次使用圖20之處理程序實施包含將某些記憶體胞自狀態E程式化至狀態S1至S3且自狀態IM程式化至狀態S4至S7之第二階段。在第三階段(參見圖18D)中可再次使用圖20之處理程序調整狀態S1至S7。亦可將圖20之處理程序與其他多階段式程式化處理程序一起使用。

通常，在一程式化操作期間施加至控制閘極之程式化電壓係作為一系列程式化脈衝施加。在圖20之步驟570中，將程式化電壓(Vpgm)初始化至開始量值(例如，~12至16 V或另一適合位準)且將由狀態機222維持之一程式化計數器PC初始化為1。在步驟572中，將程式化信號Vpgm之一程式化脈衝施加至選定字線(選擇用於程式化之字線)。在一項實施例中，被程式化之記憶體胞群組皆連接至同一字線(選定字線)。未選定字線接收一或多個升壓電壓(例如，~9伏)以執行此項技術中已知之升壓方案。若一記憶體胞應被程式化，則將對應位元線接地。另一方面，若該記憶體胞應仍在其當前臨限電壓處，則將對應位元線連接至Vdd 以禁止程式化。在步驟572中，將程式化脈衝同時施加至連接至選定字線之所有記憶體胞以使得同時程式化連接至該選定字線之所有記憶體胞。亦即，其係同時(或在重疊時間期間)程式化。以此方式，連接至選定字線之所有記憶體胞將使其臨限電壓同時改變，除非其已被鎖定而免受程式化。

在步驟574中，使用該組適當之目標位準執行一或多個驗證操作來驗證該等適當記憶體胞。在一項實施例中，藉由將適當驗證比較電壓(Vv1、Vv2、Vv3、Vv4、Vv5、Vv6及Vv7)施加至選定字線及將當前讀取通過電壓施加至未選定字線來執行驗證處理程序。

在步驟576中，判定是否所有記憶體胞皆已達到其目標臨限電壓。若如此，則程式化處理程序完成且成功，此乃因所有選定記憶體胞已經程式化且經驗證達到其目標狀態。在步驟578中報告一「通過」狀況。在576中，若判定並非所有記憶體胞皆已達到其目標臨限電壓，則該程式化處理程序繼續至步驟580。

在步驟580中，系統計數尚未達到其各別目標臨限電壓分佈之記憶體胞之數目。亦即，系統計數未通過該驗證處理程序之記憶體胞之數目。此計數可由狀態機、控制器或其他邏輯完成。在一項實施方案中，感測區塊300中之每一者將儲存其各別記憶體胞之狀況(通過/未通過)。可使用一數位計數器對此等值進行計數。如上文所闡述，諸多感測區塊具有線「或」連接在一起之一輸出信號。因此，檢查一個線可指示一大單元群組中之每一記憶體胞皆已通過驗證。藉由適當地組織線「或」連接在一起之線(例如，二元樹狀結構)，可使用二元搜索方法來判定未通過之記憶體胞之數目。以此一方式，若少量記憶體胞未通過，則快速完成該計數。若大量記憶體胞未通過，則該計數花費一較長時間。在美國專利公開案2008/0126676中可找出更多資訊，該專利以全文引用之方式併入本文中。在另一替代方案中，若感測放大器中之每一者之對應記憶體胞未通過，則該感測放大器可輸出一類比電壓或電流，且可使用一類比電壓或電流求和電路來計數未通過之記憶體胞之數目。在一項實施例中，存在一個總計數，其反映當前被程式化之未通過前次驗證步驟之記憶體胞之總數目。在另一實施例中，針對每一資料狀態保持單獨計數。

在步驟582中，判定來自步驟580之計數是否小於或等於一預定限值。在一項實施例中，該預定限值係在對該記憶體胞頁之一讀取處理程序期間可藉由ECC校正之位元之數目。若未通過之記憶體胞之數目小於或等於該預定限值，則該程式化處理程序可停止且在步驟578中報告一「通過」狀況。在此情況下，足夠之記憶體胞經正確程式化以使得可在讀取處理程序期間使用ECC校正尚未完全程式化之少量剩餘記憶體胞。在某些實施例中，步驟580將針對每一扇區、每一目標資料狀態或其他單位來計數未通過之記憶體胞之數目且將在步驟582中將彼等計數個別地或共同地與一臨限值相比較。

在另一實施例中，該預定限值可小於在一讀取處理程序期間可藉由ECC校正之位元之數目以慮及將來之錯誤。當程式化少於一頁之所有記憶體胞或比較針對僅一個資料狀態(或少於所有狀態)之一計數時，則該預定限值可係在對該記憶體胞頁之一讀取處理程序期間可藉由ECC校正之位元之數目之一部分(按比例分配或不按比例)。在某些實施例中，該限值並非預定的。而是，其基於已針對該頁計數之錯誤之數目、所執行之程式化-抹除循環之數目、溫度或其他準則而改變。

若未通過之記憶體胞之數目不小於該預定限值，則程式化處理程序在步驟584處繼續且相對於程式化限制值(PL)來檢查程式化計數器PC。一程式化限制值之一個實例係20；然而，亦可使用其他值。若程式化計數器PC不小於程式化限制值PL，則認為該程式化處理程序已失敗且在步驟588中報告一失敗狀況。若程式化計數器PC小於程式化限制值PL，則該處理程序在步驟586處繼續，在此時間期間使程式化計數器PC遞增1且使程式化電壓Vpgm步進至下一量值。舉例而言，下一脈衝將具有比先前脈衝大一步長大小(例如，0.1至0.4伏之一步長大小)之一量值。在步驟586之後，該處理程序往回迴圈至步驟572且將另一程式化脈衝施加至該選定字線。

在某些實施例中，施加至控制閘極之程式化電壓包含一系列脈衝，該等脈衝之量值隨每一連續脈衝而增加一預定步長大小(例如，0.2 v、0.3 v、0.4 v或其他)。在脈衝之間，某些記憶體系統將驗證個別記憶體胞是否已達到其各別目標臨限電壓範圍。舉例而言，圖21展示作為一系列脈衝施加至控制閘極之程式化電壓。

圖22展示在圖21中繪示之信號之一部分。更具體而言，圖22展示程式化脈衝564、565及566，其中在該等程式化脈衝之間存在一組驗證脈衝。在圖21中並未繪示該等驗證脈衝。

在一項實施例中，當執行全序列程式化時，程式化脈衝之間的驗證處理程序將針對該等臨限電壓分佈(資料狀態)S1至S7中之每一者進行測試。因此，圖22展示七個驗證脈衝，其具有對應於驗證目標位準Vv1、Vv2、Vv3、Vv4、Vv5、Vv6及Vv7之量值。在某些實施例中，可跳過該等驗證操作中之一或多者(且因此可跳過該等驗證脈衝中之一或多者)，此乃因該驗證操作並非必需或係多餘的。舉例而言，若被程式化之記憶體胞皆未達到Vv2，則無必要在Vv7處進行驗證。在以下專利文件中可找出關於跳過針對一或多個狀態之驗證之智慧驗證方案之更多資訊：美國專利7,073,103、美國專利7,224,614、美國專利7,310,255、美國專利7,301,817、美國專利申請案2004/0109362及美國專利申請案2009/0147573，該等專利以全文引用之方式併入本文中。

圖23係闡述用於操作根據圖4之結構儲存二元資料之高耐用短保持記憶體胞之一處理程序之一流程圖。在步驟600中，接收一程式化資料請求。在某些實施例中，在不接收一請求之情況下程式化資料。在步驟602中，將選定區塊中之所有(或一子組)記憶體胞程式化至經程式化資料狀態(或另一條件)以將所有資料胞元置於同一條件中。在步驟604中，在程式化之前抹除(以區塊為單位或以其他單位)記憶體胞。在步驟606處，(視情況)執行軟程式化以使經抹除記憶體胞之經抹除臨限電壓之分佈變窄。在步驟608中，程式化該區塊之記憶體胞。可回應於來自主機之一程式化請求或回應於一內部處理程序來執行程式化。

由於此等記憶體胞具有較短資料保持(例如，數日、數週、數月等等)，因此其將需要被不斷再新。步驟610包含判定是否需要再新該等記憶體胞。在一項實施例中，記憶體系統將實體測試是否需要再新該等記憶體胞，而在其他實施例中，記憶體系統將在一預定週期過去之後自動再新。實體測試之實例包含：測試臨限電壓是否已漂移一特定量，測試樣本或實際記憶體胞之行為，判定讀取處理程序是否已識別更多錯誤，等等。再新測試(步驟610)可週期性地、連續地或回應於一觸發(其中該觸發可係基於一條件發生)而執行。若判定需要一再新，則在步驟612中執行一再新操作。一再新操作之一項實例係將資料區塊複製至一新記憶體胞區塊，且然後將舊記憶體胞區塊標記為不再儲存有效資料。

在程式化之後的任一時間處，可讀取該區塊之記憶體胞(步驟614)。可使用此項技術中已知之諸多不同讀取處理程序來讀取資料。在某些實施例中，讀取處理程序包含使用 ECC來校正錯誤。將所讀取之資料輸出至請求該讀取操作之主機。ECC處理程序可由狀態機、控制器或另一裝置執行。

圖23展示：抹除-程式化循環(由步驟602至608組成之迴圈)可在無讀取之情形下或獨立於讀取地發生多次，讀取處理程序可在無程式化之情形下或獨立於程式化地發生多次，且讀取處理程序可在程式化之後的任何時間發生。可在狀態機之指導下使用上文所闡述之各種電路執行圖23之處理程序。在其他實施例中，可在控制器之指導下使用上文所闡述之各種電路執行圖23之處理程序。亦可回應於控制器及狀態機兩者來執行該讀取處理程序。

圖24係闡述用於對連接至一共同字線之根據圖4之結構儲存二元資料之高耐用短保持記憶體胞執行程式化之一處理程序之一項實施例之一流程圖。圖24之處理程序可在圖23之步驟608期間執行一或多次。舉例而言，圖24之處理程序可用於將記憶體胞自狀態E程式化至狀態P(見圖16)。

通常，在一程式化操作期間施加至控制閘極(經由共同連接字線)之程式化電壓係作為一系列程式化脈衝施加。圖24之實施例包含在不執行介入之驗證操作之情況下施加一或多個程式化脈衝。意圖係使浮動閘極飽和充滿電子，以使得全部(或幾乎全部)經程式化記憶體胞將具有接近飽和位準之一臨限電壓以使得臨限電壓分佈將係窄的。由於浮動閘極將因飽和而在電荷保持方面受限，因此將無需在程式化脈衝之間進行驗證。

可使用測試或模擬來提前判定程式化脈衝之確切數目、脈衝之量值及用以致使全部(或幾乎全部)浮動閘極達到飽和之脈衝之寬度。

在圖24之步驟640中，將第一程式化脈衝(經由共同連接之字線)施加至選定記憶體胞之控制閘極。在一項實施例中，使用在12伏特與18伏特之間的一脈衝量值。該等記憶體胞中之某些記憶體胞將由於第一脈衝而使其浮動閘極飽和充滿電子。在步驟642中，將一第二程式化脈衝(經由共同連接之字線)施加至選定記憶體胞之控制閘極。在第一程式化脈衝與第二程式化脈衝之間不執行任何驗證操作。該等記憶體胞中之某些記憶體胞將由於第二脈衝而使其浮動閘極飽和充滿電子。在步驟644中，將一第三程式化脈衝(經由共同連接之字線)施加至選定記憶體胞之控制閘極。在第二程式化脈衝與第三程式化脈衝之間不執行任何驗證操作。該等記憶體胞中之某些記憶體胞將由於第三程式化脈衝而使其浮動閘極飽和充滿電子。圖24之流程圖僅展示所施加之三個程式化脈衝(在脈衝之間無驗證)。在其他實施例中，可使用三個以上或少於三個程式化脈衝。

在步驟646中，可執行一驗證操作。舉例而言，該系統可測試是否所有經程式化記憶體胞皆具有大於S伏特之一臨限電壓(見圖16)且記錄不具有大於S伏特之一臨限電壓之位元之數目。若不具有大於S伏特之一臨限電壓之位元之數目大於系統所允許之量(可藉由ECC校正之量或稍微低於彼量)，則該程式化操作失敗且將藉由執行圖23之抹除- 程式化循環(由步驟602至608組成之迴圈)來重複程式化。

如上文所闡述，根據圖4之結構儲存二元資料之高耐用短保持記憶體胞之程式化包含在不執行介入之驗證操作之情況下將一或多個程式化脈衝(經由共同連接之字線)施加至選定記憶體胞之控制閘極。圖25係施加至共同連接之字線之程式化電壓之一實例波形。圖25之波形繪示在無圖22中所繪示之介入驗證脈衝之情況下圖24之三個程式化脈衝。藉由跳處理程序式化脈衝之間的介入驗證操作，較快地執行該程式化操作。

如上文所論述，一記憶體系統可具有根據圖3之結構儲存多態資料之低耐用長保持記憶體胞與根據圖4之結構儲存二元資料之高耐用短保持記憶體胞兩者。在此一情形中，則彼記憶體系統將需要執行圖19及圖20之處理程序，以及圖23及圖24之處理程序。

較寬字線或位元線間距

在一項實施例中，儲存二元資料之高耐用短保持記憶體胞係沿字線及/或位元線方向以一較寬間距來實施。舉例而言，圖26A展示一NAND串之一剖面，其繪示儲存多態資料之低耐用長保持記憶體胞之六個浮動閘極堆疊FS。每一浮動閘極堆疊包含一穿隧介電質、浮動閘極、閘極間介電質及控制閘極。圖26B展示包含儲存二元資料之高耐用短保持記憶體胞之一NAND串之一剖面。圖26B之NAND串包含三個浮動閘極堆疊FS。在一項實施例中，圖26B之浮動閘極堆疊中之每一者包含圖4之結構(上文所論述)。如可見，浮動閘極堆疊FS之寬度在圖26B中比在圖26A中寬。在一項實施例中，與儲存多態資料之低耐用長保持記憶體胞相比，對於儲存二元資料之高耐用短保持記憶體胞而言浮動閘極堆疊FS之寬度寬1至2倍。另外，用於圖26B之記憶體胞之通道之寬度比用於圖26A之記憶體胞之通道之寬度寬。為獲得較寬間距，字線亦以同一比例增加寬度。因此，於此實施例中，記憶體陣列中之不同區塊將具有不同實體特性。舉例而言，一或多個區塊將包含圖26B之儲存二元資料之高耐用短保持記憶體胞(具有較寬字線及較寬浮動閘極堆疊)，而同一記憶體陣列(及同一晶片)之其他區塊將具有圖26A之儲存多態資料之低耐用長保持記憶體胞(具有較窄字線及較窄浮動閘極堆疊)。

圖26C展示包含一區塊702及區塊704之一記憶體陣列之一部分之一項實例。區塊702及704兩者皆係實施於同一基板上之同一記憶體晶片上之同一記憶體陣列之部分。圖26C展示位元線703，在一項實施例中其跨越整個記憶體平面(且因此跨越整個記憶體陣列)。在位元線703之一端處係一第一組感測放大器，在位元線703之另一端處則係另一組感測放大器。區塊702包含垂直於位元線703之字線706。區塊704包含垂直於位元線703之字線708。字線706在字線解碼器(XDEC)處終止。字線708亦在其自身之一組字線解碼器(XDEC)處終止。儘管區塊702繪示為具有六個字線且區塊704繪示為具有四個字線，但在一特定區塊中通常將使用多於六個/四個字線。在一項實例中，一區塊可具有64個或128個字線。某些實施例亦可在區塊邊緣處包含假字線。圖26C繪示少於全部量之字線以使得圖更易於閱讀。區塊702之NAND串將經由位元線觸點710連接至各位元線703。區塊704之NAND串將經由位元線觸點712連接至各位元線703。如自圖26C可見，字線708之寬度係字線706之寬度兩倍寬。

在字線與位元線之交叉處係實施該等記憶體胞之浮動閘極堆疊。圖26C將該等浮動閘極堆疊/記憶體胞展示為交叉斜線之矩形(例如，舉例而言，區塊702之浮動閘極堆疊714及區塊704之浮動閘極堆疊716)。區塊704之記憶體胞之浮動閘極堆疊之寬度係區塊702之浮動閘極堆疊之寬度兩倍寬。另外，區塊704中之記憶體胞之通道之寬度係區塊702之記憶體胞之通道之寬度兩倍寬。

較寬字線(及較寬浮動閘極堆疊)之優勢係：減少短通道效應，減少鄰近浮動閘極之間的耦合，且記憶體胞將經歷較好耐用性。

在另一實施例中，替代使得記憶體胞之間距沿字線方向較寬，記憶體胞可沿位元線方向變得較寬。圖27A展示用於儲存多態資料之低耐用長保持記憶體胞。圖27B展示儲存二元資料之高耐用短保持記憶體胞之一第一實施例，其沿位元線方向具有圖27A之記憶體胞之寬度兩倍寬之一寬度。圖27A及圖27B兩者皆展示在一矽基板頂部上之一穿隧介電質(TD)。在該穿隧介電質(TD)上方係一浮動閘極(FG)。在該浮動閘極(FG)上方係一閘極間介電質(IGD)。在該閘極間介電質(IGD)上方係控制閘極，在一項實施例中該控制閘極係字線之部分(CG/WL)。圖27C展示其中沿位元線方向之浮動閘極堆疊之寬度係圖27A之浮動閘極堆疊之寬度大小之三倍之一實施例。亦即，儲存二元資料之高耐用短保持記憶體胞將包含圖27C之一浮動閘極堆疊，該浮動閘極堆疊與如圖27A中所繪示之儲存多態資料之低耐用長保持記憶體胞之浮動閘極堆疊相比沿位元線方向具有三倍之寬度。應注意，圖27A至圖27C係沿字線方向跨越多個NAND串之剖面。因此，圖27A中所繪示之浮動閘極堆疊中之每一者係在不同NAND串中。

圖27D係與儲存多態資料之低耐用長保持記憶體胞相比為儲存二元資料之高耐用短保持記憶體胞實施不同記憶體胞寬度(浮動閘極堆疊寬度)之同一記憶體陣列(在同一記憶體晶片上)之兩個區塊之一部分之一俯視圖。如上文所闡述，圖27D之區塊702與圖26C之區塊702相同，且用於儲存儲存多態資料之低耐用長保持記憶體胞。圖27D之區塊720包含儲存二元資料之高耐用短保持記憶體胞，對其而言沿位元線方向之記憶體胞之寬度與區塊702之低耐用長保持記憶體胞相比係三倍寬。

區塊720包含用於將位元線704連接至適當NAND串之位元線觸點722。位元線觸點722比位元線觸點710寬。另外，位元線觸點722僅連接至每隔一個位元線。因此，區塊720僅使用該等位元線中之一半。藉由跳過一半位元線，為該區塊將記憶體胞之密度減半。因此，區塊720將比區塊702具有較少記憶體胞。然而，區塊720將在浮動閘極之間具有較少耦合、較少短通道效應及較好耐用性。區塊720亦包含連接至字線解碼器(XDEC)之字線724。在圖27D之實施例中，字線724之寬度與字線706之寬度相同。因此，在圖26C之實施例中，與低耐用長保持記憶體胞相比通道寬度對於高耐用短保持記憶體胞而言較寬；然而，在圖27D之實施例中，通道之寬度相同，但與低耐用長保持記憶體胞(區塊702)相比通道深度在高耐用短保持記憶體胞(區塊720)中較大。

圖28係與低耐用長保持記憶體胞相比對於高耐用短保持記憶體胞而言沿字線方向及位元線方向兩者實施一較寬間距之一記憶體陣列之兩個區塊之一部分之一俯視圖。如上文所論述，區塊702實施意欲儲存多態資料之低耐用長保持記憶體胞。區塊730包含意欲儲存二元資料之高耐用短保持記憶體胞。區塊730包含僅將NAND串連接至每隔一個位元線之位元線觸點732；因此，與區塊702相比在區塊730中僅存在一半數目之NAND串。區塊730包含連接至字線解碼器(XDEC)之字線734。在一項實施例中，字線734係字線706兩倍寬。在其他實施例中，字線734可比字線706寬一至二倍。如上文參照圖27A至圖27C所闡述，圖27D及圖28之高耐用短保持記憶體胞之記憶體胞可係沿位元線方向三倍寬或兩倍寬。圖27C展示三倍寬之記憶體胞(例如，浮動閘極堆疊714及720)，然而，在圖27D之其他實施例中，記憶體胞可係兩倍寬。出於實例目的，圖28之記憶體胞(例如，浮動閘極堆疊714及浮動閘極堆疊736)係沿位元線方向兩倍寬；然而，相同記憶體胞可經實施以便係三倍寬。在其他實施例中，高耐用短保持記憶體胞可沿位元線方向或字線方向比低耐用長保持記憶體胞寬任一量(例如，1.5、2.6、3.3、4.7等等)且不限於寬整數量。

在圖28之實施例中，每一位元線連接至一個感測放大器。一半該等位元線將在頂部連接至感測放大器，且一半該等位元線將在底部上連接至感測放大器。在一全位元線架構中，其中全部位元線可被同時程式化或讀取，區塊702上之記憶體操作將包含在頂部及在底部處使用感測放大器。針對區塊730上之記憶體操作，將僅啟動頂部感測放大器，或將僅啟動底部感測放大器。無需啟動所有感測放大器，此乃因由於僅連接一半位元線而僅需使用一半感測放大器。對於區塊730而言，舉例而言，區塊730可連接至僅奇數位元線或僅偶數位元線。在一項實施例中，奇數位元線連接至頂部感測放大器且偶數位元線連接至底部感測放大器。

圖29展示記憶體陣列200之一項實施例之一組織。於此實施例中，區塊1至區塊1023包含用於儲存多態資料之低耐用長保持記憶體胞，而區塊0包含高耐用短保持記憶體胞以儲存二元資料。圖29展示區塊0包含具有一間距2a之記憶體胞，而區塊1至區塊1023包含具有一間距為a(例如，24 nm)之記憶體胞。圖30展示來自區塊1之一實例對記憶體胞，其包含浮動閘極堆疊750及752。使用在浮動閘極堆疊中之每一者中間下方之一虛線來指示間距a之長度。圖29係根據圖26C之一項實例實施方案，其中具有高耐用短保持記憶體胞之區塊(例如，圖26C之區塊704及圖29之區塊0)由於字線較寬而言字線方向具有一較寬間距。若圖29之區塊0將與區塊1至區塊1023具有相同數目個字線，則區塊0必須為區塊1至區塊1023兩倍寬。在另一實施例中，若區塊0具有區塊1至區塊1023之一半數目個資訊，則區塊0可與區塊1至區塊1023一樣寬。舉例而言，圖31展示區塊0至區塊1023皆具有同一區塊大小；然而，由於區塊0之記憶體胞具有一間距為2a，因此區塊0具有區塊1至區塊1023之一半數目個字線。亦即，區塊0包含m個字線，而區塊1至區塊1023包含2m個字線。

圖32展示其中儲存高耐用短保持記憶體胞之區塊具有沿位元線方向較寬之記憶體胞之記憶體陣列200之一實施例。舉例而言，區塊0將儲存高耐用短保持記憶體胞，如同圖27D，其沿位元線方向較寬(見區塊720)。區塊1至區塊1023儲存低耐用長保持記憶體胞(見區塊702)。於此實施例中，所有記憶體胞之間距皆為a。然而，由於區塊0僅將NAND串連接至每隔一個位元線，因此區塊0將具有少於區塊1至區塊1023之NAND串。在一項實施例中，區塊0具有T個NAND串，且區塊1至區塊1023具有2T個NAND串。在其他實施例中，NAND串之數目差可係大於二或小於二。圖30至圖32之實施例繪示其中在同一晶片上及在同一記憶體陣列中區塊將具有不同實體特性之一記憶體系統。亦即，區塊將具有不同記憶體胞大小(亦稱為不同通道大小、不同浮動閘極堆疊大小、不同控制線大小等等)。

分階段感測

在執行一讀取操作時，在一位元線預充電週期期間藉助感測操作之適當電壓來設置位元線。然後，將字線電壓施加至字線。由於字線之長長度，必須允許字線電壓(例如，Vr1、Vr2，見圖17)沿字線傳播及穩定(settle)。等待字線電壓致使讀取操作之一延遲。舉例而言，往回查看圖8之區塊，一項實例包含一區塊中之69,623個位元線。為容納如此多的位元線，字線係極長的。長字線導致字線電壓傳播之一長延遲。對加速讀取處理程序之一項提議係在該區塊中之一第一群組記憶體胞準備好被讀取時(例如，已傳播適當之字線電壓)即開始讀取彼等記憶體胞，而不等待區塊中之其餘者穩定下來。

圖33展示具有在一字線解碼器處終止之一組字線804及驅動器電路806之一記憶體胞區塊802。在一項實施例中，可在區塊802之兩側(相對側)上存在字線解碼器及驅動器。為減少字線上之傳播延遲之效應，將該記憶體胞區塊分成若干群組。圖33中給出之實例係將區塊分成表示四個四分之一體之四個群組。然而，亦可使用其他大小之群組。圖33中之區塊之第一四分之一體810係在區塊之邊緣與¼之間。圖33中之區塊之第二四分之一體812係在¼與½之間。圖33中之區塊之第三四分之一體814係在½與¾之間。圖33中之區塊之第四四分之一體816係在¾與遠端邊緣之間。

在驅動器806開始施加字線信號時，彼等字線信號將在針對最後四分之一體816穩定之前針對第一四分之一體810定位。因此，將在字線信號仍針對四分之一體812、814及816穩定時讀取區塊810之第一四分之一體。在第二四分之一體812穩定之後，將在字線仍針對四分之一體814及816穩定時讀取第二四分之一體812中之記憶體胞。一旦字線電壓針對區塊814之第三四分之一體穩定，即將在字線電壓仍針對區塊816之第四四分之一體穩定時讀取第三四分之一體814之記憶體胞。一旦字線電壓針對第四四分之一體816穩定，即將讀取第四四分之一體816中之記憶體胞。

圖34係闡述上述分階段感測之一項實施例之一流程圖。在步驟820中，針對該等記憶體胞群組中之每一者判定時間延遲。在圖33之實例中，步驟820包含判定第一四分之一體810之一時間延遲、第二四分之一體812之一時間延遲、第三四分之一體814之一時間延遲及第四四分之一體816之一時間延遲。此等時間延遲可使用模擬或測試實際記憶體晶片來判定。在步驟820與822之間展示一虛線，此乃因預期將不直接彼此連續地執行此等步驟。在一項實施例中，可在一設計階段或一製造階段期間執行步驟820，而圖34之其餘部分將在記憶體系統之使用者操縱期間執行。

在步驟822中，施加適當位元線電壓以便執行一感測操作。在步驟824中，將未選定字線電壓施加至未選定字線。舉例而言，將足夠高以接通所有未選定記憶體胞之一電壓施加至未選定字線以使得一NAND串中之未選定記憶體胞將操作為通過閘極。在步驟826中，將一選定字線電壓施加至選定字線。在一項實施例中，在讀取二元資料時(諸如在上文論述之高耐用短保持記憶體胞中)，選定字線將接收0伏特。在讀取多態資料(諸如在上文論述之低耐用長保持記憶體胞中)，選定字線可接收Vr1、Vr2中之任一者。在步驟828中，系統將等待第一群組之時間延遲(傳播延遲)。在圖33之實例中，步驟828將包含等待區塊802之第一四分之一體810之延遲值。在步驟830中，當在步驟828中等待第一群組之時間延遲之後，將自最接近於驅動器之位元群組感測資料。在圖33之實例中，步驟830將包含讀取區塊802之第一四分之一體810中之記憶體胞。應注意，圖33並未展示位元線。然而，將存在沿垂直方向(垂直於字線804)之位元線。該等NAND串亦將沿與位元線相同之方向。區塊802之NAND串之一個四分之一體將在四分之一體810中，且彼等NAND串中之每一者之一個記憶體胞將在步驟830中被讀取/感測。在字線電壓針對第二四分之一體812、第三四分之一體814及第四四分之一體816穩定之前執行步驟830中之感測。換言之，在第一四分之一體810使其資料被感測時，字線電壓仍針對其他三個四分之一體(812、814及816)穩定。

在步驟832中，系統將等待下一群組之時間延遲。在圖33之實施例中，步驟832包含等待區塊802之第二四分之一體812之時間延遲(傳播延遲)。在步驟834中，將針對下一群組位元線感測資料。在圖33之實例中，此包含感測區塊802之第二四分之一體812中之位元線(及NAND串)之資料。第二四分之一體812之感測係在字線電壓尚未針對第三四分之一體814及第四四分之一體816穩定(仍在穩定處理程序中)時執行。

在步驟836中，系統將等待下一群組之時間延遲。在圖33之實施例中，此包含等待第三四分之一體814之時間延遲。在步驟838中，將針對第三四分之一體814中之記憶體胞感測資料，第三四分之一體814係尚未感測之下一最接近群組之位元線。步驟814中之記憶體胞係在字線電壓仍針對第四四分之一體816穩定時感測。

在步驟840中，系統將等待下一群組之時間延遲。在圖33之實例中，此包含等待第四群組816之延遲值。在步驟842中，將針對第四四分之一體816感測資料。在步驟844中，將把所感測之所有資料報告給控制器及/或主機。在某些實施例中，只要讀取到資料即將其報告給控制器及/或主機(例如，在步驟830、834、838及842中)而非等待步驟844。

若將區塊分成四個以上群組，則將執行步驟840及842之額外反覆。另外，在一項實施例中，在完成針對四分之一體810之感測之前不感測四分之一體812之資料，在完成812之感測之前不開始針對四分之一體814之感測，且在完成針對四分之一體814之感測之前不著手開始針對四分之一體816之感測。在其他實施例中，可將該區塊分成其他若干群組(除四分之一體之外)，包含大小不同之群組。

應注意，針對步驟820判定之時間延遲至可係相對的或絕對的。絕對時間延遲值將係自施加該字線起直至該字線針對第一四分之體穩定時、其針對第二四分之一體穩定時、其針對第三四分之一體穩定時及其針對第四四分之一體穩定時為止的延遲。相對延遲值將係在第一四分之一體穩定之後使第二四分之一體穩定所需之額外延遲、在第二四分之一體穩定之後使第三四分之一體穩定所需之額外延遲及在第三四分之一體穩定之後為使第四四分之一體穩定所需之額外延遲。藉由在字線電壓穩定之前開始區塊群組(例如，四分之一體)之感測，較快地執行讀取處理程序。

再新

在某些實施例中，高耐用短保持記憶體胞將需要被再新，此乃因其具有比低耐用長保持記憶體胞短的保持時間。在一項實施例中，高耐用短保持記憶體胞可需要在三個月之一週期之後被再新。亦可使用其他再新週期，包含六個月、九個月、一年等等。另外，亦可需要實施小於三個月之較短再新週期，諸如1天或7天。再新操作經執行以保護資料以免丟失。諸多記憶體系統將使用錯誤校正(例如，ECC)；然而，對錯誤校正可修正哪些內容存在一限制。某些先前系統將藉由在再新週期結束之前將一資料區塊複製至一新區塊來週期性地再新。此解決方案之一個問題係在僅該區塊之一部分需要被再新時複製整個區塊會浪費大量時間。此外，複製至新區塊且抹除舊區塊係一漫長處理程序。

於此處，一項所提議解決方案係將一或多個程式化脈衝施加至需要再新之頁之字線，而非複製整個區塊。此一或多個程式化脈衝可使用一自升壓方法施加以防止程式化干擾。在某些實例實施方案中，將再新應被程式化至一共同字線之所有記憶體胞，而在其他實施例中，將僅再新需要被再新之彼等記憶體胞。

圖35係闡述一種用於藉助高耐用短保持非揮發性記憶體來管理再新之處理程序之一項實例實施例之一流程圖。圖35之處理程序(以及圖36至圖38)可結合上文所述之任一創新來執行，包含較薄之浮動閘極/穿隧介電質、使浮動閘極飽和、分階段感測及/或較寬記憶體胞大小。在圖35之步驟900中，判定現在是否應再新資料。存在諸多技術用於判定現在是否應再新資料。在一項實施例中，在一預定時間段之後執行一再新。在另一實施例中，檢查資料之錯誤(如下文所闡述)。在其他實施例中，一或多個參考記憶體胞可經測試及用作整個區塊之條件之一指示。若現在不應再新，則將不執行再新。若現在應再新，則在步驟902中識別需要被再新之彼等記憶體胞。存在諸多適合方法用於識別需要被再新之記憶體胞，在下文將闡述某些該等方法。然而，亦可使用其他技術。在步驟904中，將藉由將一或多個程式化脈衝施加至連接至所識別記憶體胞之字線來再新需要被再新且在步驟902中識別之記憶體胞。因此，步驟904包含在不複製整個區塊之情況下再新記憶體胞。在一項實施例中，將回應於一或多個程式化脈衝而僅再新需要被再新之彼等記憶體胞，且經程式化但無需被再新之彼等記憶體胞將不被再新。在一項實施例中，在不執行任何驗證操作之情況下執行步驟904。在另一實施例中，可藉由施加一或多個程式化脈衝(無介入之驗證操作)且然後施加一總結性驗證操作來執行步驟904。若該總結性驗證操作指示該等記憶體胞並未被正確地再新(例如，臨限電壓不大於經驗證之比較位準)，則重試步驟904。下文提供步驟904之更多細節。

圖36係闡述用於管理再新操作之另一實施例之一流程圖。在步驟920中，使用標準讀取處理程序來讀取一資料區塊。在一項實施方案中，標準讀取處理程序包含使用標準讀取比較位準(例如，Vr1、Vr2、Vr3、...)及錯誤校正。往回查看圖16，對於二元資料而言，讀取比較位準係0伏特，且驗證比較位準係S伏特。因此，步驟920可包含回應於0伏特來判定區塊中之記憶體胞中之每一者是否導電(例如，接通)。錯誤校正處理程序將校正出錯之彼等位元。在某些實施例中，程式化處理程序將不正確地程式化每一單個位元，且將依賴於錯誤校正處理程序來校正某些位元。

在圖36之步驟922中，對同一區塊再次執行一讀取處理程序。步驟922之讀取處理程序使用與步驟920中不同之一讀取比較值。舉例而言，替代將0伏特施加至字線(且因此施加至控制閘極)，將把自驗證位準偏移一小量之一讀取比較值施加至字線。在一項實例中，將驗證位準S設定於1伏特處且偏移係0.2伏特；因此，步驟922將包含使用0.8伏特之一讀取比較位準。由於步驟922之處理程序使用小於驗證位準之一偏移，因此此處理程序將測試哪些記憶體胞已漂移至少該偏移量。已漂移該偏移量之彼等記憶體胞可能出現未來故障且因此需要被再新。

在步驟924中，在步驟920中自區塊讀取之資料與在步驟922中讀取之資料「互斥或」在一起。該「互斥或」處理程序將識別在兩個讀取處理程序中不同之位元。識別為不同之彼等位元係需要被再新之彼等位元。若並未將任何位元識別為需要被再新(步驟926)，則不執行任何再新操作(步驟928)。若在步驟924中將一或多個位元識別為需要被再新(步驟926)，則在步驟930中識別需要被再新之相關記憶體胞。在步驟932中，執行一再新操作以使得將再新識別為需要被再新之彼等記憶體胞而不再新其他記憶體胞。步驟932之再新處理程序包含以與上文參照步驟904所論述之相同方式施加一或多個程式化脈衝。936之處理程序可對高耐用短保持記憶體胞之每一區塊週期性地執行。另一選擇係，圖36之處理程序可回應於一區塊專用之一觸發、一區塊之一部分專用之一觸發或整個記憶體系統之一觸發來執行。

在不複製整個區塊之情況下執行步驟932之再新處理程序。另外，可在無任何介入之驗證操作或完全無任何驗證操作之情況下執行步驟932之再新處理程序。在另一實施例中，可藉由施加一或多個程式化脈衝(無任何介入之驗證操作)且然後施加一總結性驗證操作來執行步驟932。若該總結性驗證操作指示並未正確地再新該等記憶體胞(例如，彼臨限電壓不大於經驗證之比較位準)，則重試步驟932。下文提供步驟932之更多細節。

圖37係闡述管理再新處理程序之另一實施例之一流程圖。在步驟950中，讀取一資料區塊。在步驟952中，使用錯誤校正(例如，ECC-錯誤校正碼)來判定錯誤位元之數目。亦可使用其他錯誤校正處理程序。若此係第一次讀取該區塊(步驟954)，則將在步驟952中判定之錯誤之數目儲存於步驟956中，且將不執行任何再新(步驟958)。若此並非第一次讀取該區塊，則在步驟960中判定在步驟962中判定之錯誤數目是否已自所儲存之錯誤數目增加某一量X(例如，2%、5%等等)。若錯誤數目尚未增加X，則將不執行任何再新操作(步驟958)。若錯誤數目已增加量X(步驟960)，則在步驟962中識別待再新之記憶體胞。在一項實施例中，系統將再新識別為出錯之記憶體胞。在步驟964中，以與步驟904及932相同之方式執行一再新操作。亦即，藉由將一或多個程式化脈衝施加至字線來在不複製整個區塊之情況下對所識別記憶體胞執行再新操作。在一項實施例中，在程式化脈衝之間無介入之驗證操作之情況下或在程式化脈衝已完成之後在無任何驗證操作之情況下執行步驟964之再新處理程序。在一項實施例中，在程式化脈衝之間不存在介入之驗證操作，然而在最後一程式化脈衝之後，將使用S伏特之驗證位準來執行一驗證操作，且若記憶體胞尚未達到S伏特則可重複該再新操作。

如上文所闡述，該再新操作包含執行一或多個程式化脈衝。使用一個程式化脈衝還是多個程式化脈衝將取決於特定記憶體系統之設計及實施方案。圖38係繪示施加一個程式化脈衝以便實施步驟904、932及964之全部或一部分之處理程序之一時序圖。若該再新操作包含多個程式化脈衝，則將在步驟904、932及964期間多次執行圖38之處理程序。

圖38之時序圖展示針對選定字線WLsel、未選定字線WLunsel、適當位元線BL、汲極側選擇閘極SGD之閘極信號、區塊之源極線及源極側選擇閘極SGS之閘極信號之電壓對時間圖。再新操作將針對連接至一單個共同字線(稱為選定字線WLsel)之所有記憶體胞或一子組記憶體胞來執行。未選定之所有其他字線稱為未選定字線WLunsel。由於將再新連接至選定字線之僅一子組記憶體胞，因此使用位元線電壓來判定哪些記憶體胞將經歷該再新而哪些將不經歷該再新。連接至在0伏特處之一位元線之一記憶體胞(及NAND串)將回應於一程式化脈衝而被再新，而連接至在Vdd(2.5伏特至3伏特)之一位元線之一記憶體胞(及NAND串)將被禁止執行該再新操作。

在圖38之時間t1處，源極線將升高至Vd，且在汲極側選擇閘極SGD處之閘極信號將升高至Vdd+Vth(其中Vth係汲極側選擇閘極之臨限電壓)。在時間t2處，連接至具有選擇用於再新之記憶體胞之NAND串之彼等位元線將仍在0伏特處(Vss)，而連接至不具有選擇用於再新之記憶體胞之NAND串之彼等位元線將藉由將各別位元線升高至Vdd而被禁止再新。在時間t3處，將在汲極側選擇閘極SGD處之閘極信號降低至Vdd。在時間t4處，將選定字線WLsel及未選定字線WLunsel升高至Vpass(例如，~7伏特至10伏特)。在時間t5處，將選定字線升高至程式化電壓Vpgm(例如，16伏特至20伏特)。在時間t5與t6之間，應被再新之記憶體胞將經歷程式化脈衝(Vpgm)。在時間t6處，將所有所繪示信號降低至Vss。

由於將該程式化電壓施加至連接至字線之所有記憶體胞，因此該字線上之一未選定記憶體胞(尤其是毗鄰於一選定記憶體胞)(例如，禁止再新)可有被無意地再新之風險。此稱為「程式化干擾」。用於防止圖38中之程式化干擾之技術稱為「自升壓」。自升壓之處理程序包含使未選定之位元線電隔離且在程式化期間將一通過電壓(Vpass)施加至未選定字線。該等未選定字線耦合至未選定位元線，致使在未選定NAND串之通道中存在一電壓，該電壓趨於減少程式化干擾。自升壓致使在一通道中存在一電壓，該電壓趨於降低跨越穿隧氧化物之電壓且因此減少程式化干擾。

此處可使用自升壓替代EASB(經抹除區域自升壓)，此乃因在MLC操作中，如此可使得以任一次序而非大體而言自源極側至汲極側來程式化字線。

部分區塊操作

記憶體通常配置於區塊中，其中將整個區塊一起抹除。為減小晶粒大小，區塊大小已穩定地自512 k增加至4 MB。由於記憶體系統使用更多平行操作來增加程式化效能，因此區塊大小將可能進一步增加。大區塊大小之一個問題係使得對一大記憶體區塊之小改變要求抹除及重新程式化整個區塊，此可係極為耗時的。此系統行為防止針對諸多應用將快閃記憶體用作RAM或短期記憶體。

為修正上述問題，提議執行部分區塊操作，其中可程式化及/或抹除一區塊之一部分，同時保留區塊之其餘部分。圖39展示劃分成兩個部分之一實例區塊1000：部分1002及部分1004。在一項實施例中，兩個部分1002及1004各自為區塊1000之一半。然而，在其他實施例中，該兩個部分無需係等同之半體。為闡釋將如何執行一部分區塊抹除，假設區塊1000已被完全程式化，則期望抹除部分1004同時保留部分1002之資料(例如，不抹除)。圖29將部分1002展示為陰影以指示其將並非部分區塊抹除之部分且其資料將被保留。如上文所論述，藉由將一抹除電壓Verase(例如，20伏特)施加至p井、使源極線浮動及使位元線浮動來執行抹除操作。將被抹除之區塊之部分將使其字線接地。將被保留之區塊之部分將使其字線浮動。圖39展示字線1008之一子組，指示部分1002中之字線浮動而部分1004中之字線接地。

圖39展示字線解碼器及包含一組驅動器(繪示為FET)之驅動器1006。該等字線中之每一者連接至驅動器中之一者之汲極側。該等驅動器之閘極皆接收隔離電壓Viso，其係大於零之一低電壓。在一項實施例中，Viso等於2.5伏特；然而，亦可使用低於2.5伏特之電壓。驅動器之源極側連接至部分1002之字線之一禁止電壓Vinh。針對連接至部分1004之字線之驅動器將驅動器之此源極側連接至接地(0 v)。在將p井驅動軸抹除電壓Verase時，在源極側處具有零值之驅動器將提供一路徑以耗散電荷且保持字線接地。在一項實施例中，禁止電壓Vinh等於隔離電壓Viso。在其他實施例中，禁止電壓Vinh稍微高於隔離電壓Viso。最初地，部分1002之字線將被充電至Viso-Vth，此乃因p井升高至Verase。在部分1002中之字線上之電壓達到Viso-Vth時，驅動器將被切斷，藉此使字線浮動。在字線浮動且稍微耦合至P井之情況下，將不存在使得抹除部分1002之記憶體胞之一足夠大的電壓差。另一方面，部分1004之記憶體胞可存在一20伏特之差，藉此允許執行抹除。

繪示區塊1000之圖40用於展示程式化一部分區塊之一實例。針對此實例，亦假設部分1004將被程式化，而部分1002之資料將被保留。圖40展示部分1002之字線1040、1042、1044、1046、1048、1050及1052。圖40展示部分1004之字線1054、1056、1058、1060、1062、1064及1066。部分1002之字線1052稱為一邊界字線，此乃因其係在最接近於部分1004之部分1002之邊緣處之字線(在部分1002與1004之間的邊界處)。類似地，字線1054亦係一邊界字線，此乃因其係部分1004之最後一字線且位於部分1002與部分1004之邊界處。圖40僅展示該區塊之每一部分之字線中之一子組，如橢圓形所指示。應注意，部分1002係陰影以指示其資料被保留，而部分1004展示為並非陰影以指示其將經歷記憶體操作。

為執行部分區塊程式化，待保留之區塊部分中之所有字線將接收隔離電壓Viso。當前被程式化之字線將接收程式化電壓Vpgm，其包含上文論述之程式化脈衝。選定字線之汲極側上之字線將接收Vpass。選定字線之源極側上之鄰近字線將亦接收Vpass。在該選定字線之源極側上之選擇用於程式化之區塊部分中之其餘字線將接收隔離電壓Viso。應注意，一選定字線之汲極側係最接近於位元線之區塊之部分(朝向部分1002)，且源極側係最接近於源極線之側(朝向部分1004)。

圖41展示區塊1000，其中對部分1002執行部分區塊程式化，而保留部分1004中之資料(如部分1004之陰影所指示)。部分1004之所有字線將接收隔離電壓Viso。類似於圖40，選定字線將接收程式化電壓Vpgm。該選定字線之源極側鄰近字線將接收Vpass，且選擇用於程式化之部分內之選定字線之源極側上之所有其他字線亦將接收隔離電壓Viso。選定字線之汲極側上之彼等字線將接收Vpass。因此，圖40及圖41之實施例執行由於嘗試切斷或放慢相關NAND串之一部分之升壓之隔離電壓Viso而侷限於NAND串之一部分之一類自升壓。

圖40及圖41假設將區塊劃分成兩個部分。然而，可將一區塊劃分成任一數目個部分，包含2個、3個、4個、5個等等。圖42展示劃分成三個部分之一區塊：PB-1、PB-2及PB-3。出於實例目的，假設部分PB-2將接收程式化，而部分PB-1及PB-3將保留其資料(如陰影所指示)。因此，PB-1中之字線1170、1172及1174將接收隔離電壓Viso。另外，PB-3中之字線1094、1096及1098亦將接收隔離電壓Viso。選擇用於程式化之字線1082將接收程式化電壓Vpgm。此源極側鄰近者字線1084將接收Vpass。在PB-2中之字線1082之源極側上之其他字線將接收隔離電壓Viso。PB-2中之選定字線1082之汲極側上之字線(諸如字線1076及1080)將接收通過電壓Vpass。在圖42之實施例中，字線1074係PB-1之一邊界字線，字線1094係PB-3之一邊界字線，且字線1076及1092係PB-2之邊界字線。

在一項實施例中，將字線自源極側程式化至汲極側。部分區塊抹除及部分區塊程式化操作可用於低耐用長保持記憶體(例如，圖3之結構)或高耐用短保持記憶體(例如，圖4之結構)上。圖39至圖42中所繪示之記憶體操作可用作圖16至圖25中之任一者之程式化操作之部分。應注意，在實施圖18A至圖18E之程式化處理程序時，在針對一第一字線程式化至中間臨限電壓分佈IM(見圖18B)之步驟之後使用部分區塊程式化，將在對第一字線完成圖18A至圖18E之程式化之前對一鄰近字線執行相同第一階段之程式化。

圖43係展示在圖39至圖42中所繪示之程式化操作期間之各種信號之一時序圖。圖43中所繪示之處理程序可在一程式化處理程序期間執行多次。舉例而言，圖43中繪示之處理程序可執行為圖20之步驟572(用於低耐用長保持記憶體胞以及高耐用短保持記憶體胞)或圖24之步驟640至644中之任一者之部分。即使上文將圖20論述為針對低耐用長保持記憶體胞執行，但圖20之處理程序亦可用於使用圖43中所繪示之操作來程式化高耐用短保持記憶體胞。圖43展示以下各項的電壓與時間之關係曲線：選定字線(WLsel)、汲極側上之選定字線及未選定字線之源極側鄰近者(WLssn_ds)、在保留資料之部分中之字線及除鄰近字線外的源極側上之選定部分之字線(WLpp_sson)上之電壓、位元線BL、汲極側選擇閘極SGD之閘極信號、源極信號以及源極側選擇閘極SGS之閘極信號。

在時間t1處，所有字線將升高至Vpass或一不同電壓作為預充電NAND串及位元線之工作量之部分。同時，連接至NAND串之應被禁止程式化之位元線將升高至Vdd且SGD將升高至Vdd+Vth。源極線將升高至Vdd且SGS將仍在Vss處。在時間t1與時間t2之間，NAND串將被預充電。在時間t2處，字線將被耗散至Vss。在時間T3處，SGD將被降低至Vdd。在時間t4處，選定字線(WLsel)以及汲極側上之一或多個源極側鄰近字線(WLssn_ds)皆升高至Vpass。亦於時間t4處，在保留其資料之部分中之彼等字線及關於選定字線在源極側上之字線(WLpp_sson)升高至Viso。自t4至t5，NAND串通道將被升壓。在時間t5處，選定字線 WLsel升高至程式化電壓Vpgm。t5與t6之間的週期係一個程式化脈衝之應用。在時間t6處，將所有該等信號降低至Vss。

圖44係闡述如上文所述之部分區塊抹除及程式化之操作之一項實施例之一流程圖。在步驟1100中，抹除所有區塊(或所有該等區塊之一子組)。在一項實施例中，在製造、格式化及/或首次使用記憶體系統時執行步驟1110。步驟1100亦包含順序地程式化一或多個區塊整體或一或多個部分區塊。步驟1100與1102之間的線係虛線以指示步驟未必將直接彼此連續地發生，此乃因可經過大量時間。在步驟1102中，接收一請求以程式化資料。在一項實例中，請求程式化一區塊中之少量資料。將執行部分區塊程式化處理程序，而非抹除及重新程式化整個區塊。在步驟1104中，系統將基於待替換之資料當前儲存之位置來選擇需要重新程式化哪一部分區塊。在步驟1106中，執行一部分區塊抹除處理程序，同時保留該區塊之其餘部分。在一項實例中，將在步驟1106中執行圖39中繪示之處理程序。在步驟1108中，執行一部分區塊程式化處理程序，同時保留該區塊之其餘部分。在步驟1110中，可自該區塊或該區塊之一部分讀取資料。

在一項實施例中，一區塊之程式化或抹除部分可致使所保留之該區塊之另一部分之某些干擾。該干擾將在邊界字線處最明顯。在一項實施例中，為克服在邊界字線處之干擾，系統將把邊界字線操作為假字線。就假字線而言，其意指不儲存任何資料。在一項實例實施方案中，系統將絕不程式化假字線。在其他實施例中，系統將藉助一隨機型樣、預定型樣(但無使用者資料)或僅中間狀態條件來程式化假字線。因此，當在步驟1108中執行部分區塊程式化時，在邊界字線係假字線時不將任何資料程式化至該等邊界字線。於此實施例中，在執行一讀取處理程序時，將不讀取邊界字線。

將邊界字線操作為假字線減少可儲存於區塊中之資料量。反對邊界字線處之干擾之另一替代方案係在一部分記憶體操作之前讀出該等字線且然後隨後重新程式化該等邊界字線。圖45及圖46繪示執行部分記憶體抹除/程式化之處理程序之兩個實施例，包含在此一操作之前讀出該等邊界字線。

在圖45之步驟1148中，抹除且隨後程式化所有區塊。步驟1148類似於圖44之步驟1100。在步驟1148與1150之間存在一虛線以指示此兩個步驟可分離開一大的且不可預測之時間量。在步驟1150中，接收請求替換少量資料之一程式化資料請求。期望執行一部分區塊抹除及程式化，而非程式化整個區塊。在步驟1152中基於當前資料所儲存之位置來選擇適當區塊。在步驟1154中，自記憶體陣列讀出來自針對所保留之區塊之部分之邊界字線之資料。將自該等邊界字線讀出之彼資料儲存於步驟1156中。該資料可儲存於另一快閃記憶體區塊(例如，高耐用低保持二元記憶體)中或控制器中。在步驟1158中，如上文關於圖39所繪示，抹除選定之部分區塊。一項例外係邊界字線將經歷一弱抹除。為經歷一弱抹除，可藉助為Vinh之一半量(見圖39)或一個伏特(另一低電壓)之一電壓來驅動該邊界字線之字線驅動器之源極線。由於該邊界字線並不升壓至與區塊之保留部分中之其他字線一樣高，因此可能發生某一抹除，但邊界字線上之記憶體胞將不被完全抹除。此弱抹除操作之目的係在區塊之保留部分與區塊之抹除部分之間提供相當於一緩衝器之作用。

在步驟1160中，執行一部分區塊程式化操作，如上文論述。在步驟1162中，基於來自步驟1156之所儲存資料來重新程式化在步驟1154中讀出之邊界字線。在步驟1164中，可在步驟1162之後的任一時間處隨機地讀取資料。在某些實施例中，為減少浮動閘極對浮動閘極耦合，圖45之處理程序可在程式化部分區塊之終端字線與邊界字線之間來回跳動，以使得該處理程序包含在步驟1160與1162之間來回跳動(如步驟1160及1162之間的虛線所繪示)。

圖46係闡述執行部分記憶體抹除/程式化之一處理程序(包含在部分區塊操作之前讀出邊界字線)之另一實施例之一流程圖。圖46之步驟1180至1190與圖45之步驟1148至1158相同。在圖46之步驟1192中，重新程式化該等邊界字線。步驟1192類似於圖45之步驟1162。在步驟1194中，執行一部分區塊程式化操作。在步驟1196中，在步驟1194之後隨機地且在任一時間處讀取資料。圖46之處理程序與圖45之處理程序之間的差異在於：在圖45中，在部分區塊程式化之後程式化該等邊界字線，而在圖46中，在部分區塊程式化操作之前程式化該等邊界字線。在任一情形中，在部分區塊抹除之後程式化該等邊界字線以避免與抹除相關聯之干擾。與正被重新程式化之區塊之部分相比，用於使用圖46之處理程序(而非圖45之處理程序)之一項情況係在假字線在源極側上時。某些讀取處理程序可考量浮動閘極對浮動閘極耦合，包含假設將字線自源極側程式化至汲極側。為使讀取處理程序適合此等假設，可必須在部分區塊相對於邊界字線在汲極側上時在部分區塊之前程式化該等邊界字線。

可在一區塊內不具有固定數目個分割區之情況下實施該記憶體系統。該系統可隨需要使用不同組態，其中一組態改變致使哪些字線係邊界字線之一重新定義。舉例而言，一記憶體系統經設計以使得每一區塊被分成2個、4個、5個、8個等等之部分區塊。另一選擇係，一記憶體系統可經設計以具有分割成以8個(或不同數目個)字線為單位之區塊。該系統可為部分區塊使用1倍、2倍或3倍(或一不同數目)之單位大小。該系統可決定使用僅8字線部分區塊。另一選擇係，該系統可選擇使用16字線部分區塊或24字線部分區塊(或一不同數目)作為一單位以減少邊界字線容量。此組態可在製造期間在工廠完成，或藉由一智慧控制器即時地完成。該系統亦可根據需要來重新定義部分區塊大小。舉例而言，有時可使用一8字線部分區塊，且有時可使用一十六(或不同數目)字線部分區塊。

圖44至圖46之處理程序可由控制器、由狀態機或由狀態機與控制器之一組合執行。

部分區塊操作之再新

上文所論述之圖35係闡述一種用於管理高耐用低保持記憶體胞之再新之處理程序之一流程圖。在使用部分區塊抹除操作時，追蹤部分區塊操作之數目可係何時應執行一再新操作之一指示符。圖47及圖48係闡述用於判定是否應再新使用部分區塊抹除之系統之一區塊(見圖35之步驟900)之處理程序之兩個實施例之流程圖。

在圖47之步驟1250中，針對一區塊之任一部分執行一部分區塊抹除操作(如上文藉由上述實施例中之任一者所闡述)。在步驟1252中，該區塊之一計數遞增。在步驟1254中，判定該計數是否超過一特定預定限值。若否，則無需執行任何再新(步驟1258)。若該計數高於一預定限值，則執行一再新操作(步驟1256)。可如上文關於圖35至圖37所闡述來執行該再新操作。

圖48繪示用於判定何時在使用部分區塊抹除之一系統中執行一重設之另一實施例。在步驟1280中，對該記憶體系統中之該等區塊中之任一者之任一部分執行一部分區塊抹除。在步驟1282中，一或多個計數遞增。於此實施例中，該區塊之每一部分將具有其自身的計數。步驟282包含為經歷該部分區塊抹除之區塊之所有保留部分使計數遞增。若彼等計數中之任一者皆高於該預定限值(步驟1284)，則在步驟1286中執行一再新操作。若該等計數皆不超過該預定義限值，則不執行任何再新操作(步驟1288)。應注意，當在步驟1286中執行再新操作時，可為整個區塊執行一再新。另一選擇係，系統可僅為其計數高於限值之區塊之部分執行一再新。在執行再新之後，該計數將被重設至零。在另一替代方案中，將僅為其計數遞增至大於該預定義限值之區塊之部分上之邊緣字線執行該再新。

在某些實施例中，整個區塊、整個部分或整個字線皆經受一再新。在其他實施例中，僅需要被再新之彼等記憶體胞將經歷該再新操作(見上文)。

系統應用

以上論述提供包括高耐用短保持記憶體胞、低耐用長保持記憶體胞及/或兩者之一組合之系統之不同實施例。圖49展示可包含高耐用短保持記憶體胞及/或低耐用長保持記憶體胞之一項實例計算系統。圖49之計算系統包含與北橋1304連通之一中央處理單元1302，北橋1304與南橋1306連通。關於更多資訊，見美國專利第7,716,411號：Hybrid Memory Device With Single Interface。

大體而言，北橋1304與南橋1306提供在特定組之匯流排周邊之間的資料。北橋1304處置更資料密集路徑，諸如記憶體及圖形匯流排，而南橋1306關注輔助連接，諸如磁碟機及USB周邊。在北橋1304與南橋1306以及兩者之間的一高速介面之間通常存在一嚴格職責劃分。在圖49之實例中，南橋1306連接至硬磁碟機1308、固態磁碟機1310、可抽換非揮發性儲存系統1312及輸入/輸出裝置1314。固態磁碟機1310可係使用本文所述之高耐用短保持記憶體胞及低耐用長保持記憶體胞之組合中之任一者之一快閃記憶體系統。可抽換非揮發性儲存系統1312可係使用本文所述之高耐用短保持記憶體胞及低耐用長保持記憶體胞之組合中之任一者之一可抽換記憶體卡(例如，SD卡、密集快閃卡等等)。

北橋1304連接至DRAM 1316及非揮發性記憶體1318。在一項實施例中，DRAM 1316係系統記憶體。非揮發性記憶體1318亦可操作為系統記憶體。在一項實施例中，非揮發性記憶體1318包括如本文所闡述之高耐用短保持記憶體。在其他實施例中，非揮發性記憶體1318可包含如本文所述之高耐用短保持記憶體與低耐用長保持記憶體之一組合。

圖50A至圖50D係繪示用於組態高耐用短保持記憶體及低耐用長保持記憶體以實施圖49之非揮發性記憶體1318、可抽換非揮發性儲存器1312及固態磁碟機1310中之任一者之各種實施例之圖式。在圖50A之實施例中，高耐用短保持記憶體1404用作低耐用長保持記憶體1406之一快取記憶體。因此，圖50A展示與控制器1402連通之主機1400，控制器1402與高耐用短保持記憶體1404直接連通。圖50A展示在控制器1402與低耐用長保持記憶體1406之間的高耐用短保持記憶體1404，以示意性地展示高耐用短保持記憶體1404係一快取記憶體(或緩衝器)。然而，控制器1402可能具有對低耐用長保持記憶體1406之直接連接。

圖50B展示一記憶體系統，其中控制器1420將在高耐用短保持記憶體1422中儲存短期資料及在低耐用長保持記憶體1424中儲存長期資料。圖50B亦展示與控制器1420連通之主機1418。

圖50C展示僅包含高耐用短保持記憶體1432之一記憶體系統。該系統不包含任何低耐用長保持記憶體。高耐用短保持記憶體1432與控制器1430連通，而控制器1430與主機1428連通。在一項實例中，圖50C之記憶體系統可用於實施系統記憶體以替換DRAM或其他類型之揮發性記憶體。

圖50D之實施例利用高耐用短保持記憶體1444以便為揮發性記憶體1442提供長期儲存。揮發性記憶體1442之一項實例係DRAM。控制器1440將與主機1438以及揮發性記憶體1442及高耐用短保持記憶體1444兩者連通。

在圖50A至圖50D之實施例中，各種主機可酌情係北橋1304、南橋1306或其他裝置。在某些實施例中，主機可內建有控制器，移除對圖50A至圖50D中所繪示之單獨控制器之需要。圖50A至圖50D中所繪示之高耐用短保持記憶體之實例可係上述結構中之任一者且可使用上文所闡述之處理程序中之任一者來操作。舉例而言，圖50A至圖50D中所闡述之高耐用短保持記憶體中之任一者可使用上文所闡述之較薄浮動閘極、較薄穿隧氧化物、較寬節距、相位感測、再新操作及部分區塊操作來實施。

上文所闡述之該等特徵中之每一者可單獨地使用或以各種組合一起使用。

一項實施例包含一種操作非揮發性儲存系統之方法，該方法包括：將一或多個程式化脈衝施加至一第一非揮發性儲存元件以意使該第一非揮發性儲存元件之一浮動閘極飽和充滿電子，以便將資料程式化至該第一非揮發性儲存元件中。

在某些實施例中，該浮動閘極包含奈米點以限制浮動閘極中之電子數目及/或施加該一或多個程式化脈衝包括在無針對第一非揮發性儲存元件之任何介入驗證操作之情況下將多個程式化脈衝施加至該第一非揮發性儲存裝置。

在某些實施例中，經由一共同控制線將該一或多個程式化脈衝施加至一第一組非揮發性儲存元件以意使該多個非揮發性儲存元件之浮動閘極飽和充滿電子，以便將第一資料程式化至該第一組非揮發性儲存元件中，該第一組非揮發性儲存裝置包含該第一非揮發性儲存裝置。在某些實例中，該非揮發性儲存系統包含一第二組非揮發性儲存元件以使得該方法進一步包括：將一或多個程式化脈衝施加至該第二組非揮發性儲存元件以在並非有意飽和該第二組非揮發性儲存元件之浮動閘極之情況下藉助第二資料程式化該第二組非揮發性儲存裝置；使用該第一組非揮發性儲存元件來儲存二元資料；該第一組非揮發性儲存元件具有比第二組非揮發性儲存元件小的浮動閘極；第二組非揮發性儲存元件具有比第一組非揮發性儲存元件寬的浮動閘極堆疊；將該第一組非揮發性儲存元件連接至一第一字線，將該第二組非揮發性儲存元件連接至一第二字線且該第一字線比該第二字線寬。舉例而言，該第一組非揮發性儲存元件中之至少一個非揮發性儲存元件及該第二組非揮發性儲存元件中之至少一個非揮發性儲存元件在一共同NAND串上。

在某些實施例中，該第一組非揮發性儲存元件係一非揮發性儲存元件區塊之部分，且該方法進一步包括：判定是否再新該第一組非揮發性儲存元件，及在不複製該非揮發性儲存元件全部區塊之情況下再新該第一組非揮發性儲存元件之至少一子組。該非揮發性儲存元件區塊包含該區塊之一第一部分及該區塊之一第二部分，假非揮發性儲存元件定位於該第一部分及該第二部分之可用非揮發性儲存裝置之間，且該方法進一步包括：抹除該非揮發性儲存元件區塊之第一部分而不抹除該非揮發性儲存元件區塊之該第二部分，及與記錄抹除該區塊之第二部分之次數分離地記錄抹除該區塊之第一部分之次數，該判定是否再新該第一組非揮發性儲存元件係基於抹除該區塊之第一部分之次數。另一選擇係，該方法可包含：抹除該非揮發性儲存元件區塊之第一部分而不抹除該非揮發性儲存元件區塊之第二部分，及記錄抹除該區塊之任一部分之次數，該判定是否再新該第一組非揮發性儲存元件係基於抹除該區塊之任一部分之次數。

一項實施例包含一非揮發性儲存設備，其包括：一第一組非揮發性儲存元件，其具有一第一節距；一第二組非揮發性儲存元件，其具有一第二節距；及一或多個控制電路，其與該第一組非揮發性儲存元件及該第二組非揮發性儲存元件連通。

一項實施例包含一種用於操作一非揮發性儲存系統之方法，該方法包括：程式化一非揮發性儲存元件區塊，等待至少一預定時間量，判定是否需要再新該非揮發性儲存元件區塊，及在不再新該非揮發性儲存元件全部區塊之情況下且在不複製該非揮發性儲存元件全部區塊之情況下再新該非揮發性儲存元件區塊之一子組。

已出於圖解說明及描述之目的呈現前述詳細描述。其並非意欲包羅無遺或限制於所揭示之精確形式。可根據以上教示作出諸多修改及變化。選擇該等所闡述實施例旨在最佳地闡釋所揭示技術之原理及其實際應用，以藉此使熟習此項技術者能夠在各種實施例中且以適合於所預期之特定用途之各種修改最佳地利用該技術。意欲由隨附申請專利範圍來定義範疇。

100‧‧‧電晶體

100CG‧‧‧控制閘極

100FG‧‧‧浮動閘極

102‧‧‧電晶體

102CG‧‧‧控制閘極

102FG‧‧‧浮動閘極

104‧‧‧電晶體

104CG‧‧‧控制閘極

104FG‧‧‧浮動閘極

106‧‧‧電晶體

106CG‧‧‧控制閘極

106FG‧‧‧浮動閘極

120‧‧‧選擇閘極/(汲極側)選擇閘極

120CG‧‧‧控制閘極

122‧‧‧選擇閘極/(源極側)選擇閘極

122CG‧‧‧控制閘極

126‧‧‧位元線觸點

128‧‧‧源極線

130‧‧‧記憶體胞/低耐用長保持記憶體胞

132‧‧‧介電層

134‧‧‧浮動閘極

136‧‧‧閘極間介電層

138‧‧‧控制閘極

140‧‧‧記憶體胞/高耐用短保持記憶體胞

142‧‧‧介電層

144‧‧‧浮動閘極

146‧‧‧閘極間介電層

148‧‧‧控制閘極

150‧‧‧源極選擇線

152‧‧‧汲極選擇線

200‧‧‧記憶體胞陣列/記憶體陣列

210‧‧‧記憶體裝置

212‧‧‧記憶體晶粒或晶片

212a‧‧‧記憶體晶粒或晶片

212b‧‧‧記憶體晶粒或晶片

212c‧‧‧記憶體晶粒或晶片

212d‧‧‧記憶體晶粒或晶片

220‧‧‧控制電路

222‧‧‧狀態機

224‧‧‧晶片上位址解碼器/解碼器

226‧‧‧電力控制模組/電力控制

230A‧‧‧讀取/寫入電路

230B‧‧‧讀取/寫入電路

232‧‧‧線

234‧‧‧線

240A‧‧‧解碼器/列解碼器

240B‧‧‧解碼器/列解碼器

242A‧‧‧解碼器/行解碼器

242B‧‧‧解碼器/行解碼器

244‧‧‧控制器

300‧‧‧感測區塊

420‧‧‧資料匯流排

470‧‧‧感測電路

472‧‧‧資料匯流排/匯流排

480‧‧‧感測模組/核心部分

482‧‧‧位元線鎖存器

490‧‧‧共同部分

492‧‧‧處理器

493‧‧‧輸入線

494‧‧‧資料鎖存器組/資料鎖存器堆疊

496‧‧‧輸入/輸出介面

564‧‧‧程式化脈衝

565‧‧‧程式化脈衝

566‧‧‧程式化脈衝

702‧‧‧區塊

703‧‧‧位元線

704‧‧‧區塊/位元線

706‧‧‧字線

708‧‧‧字線

710‧‧‧位元線觸點

712‧‧‧位元線觸點

714‧‧‧浮動閘極堆疊

716‧‧‧浮動閘極堆疊

720‧‧‧區塊/浮動閘極堆疊

722‧‧‧位元線觸點

724‧‧‧字線

730‧‧‧區塊

732‧‧‧位元線觸點

734‧‧‧字線

750‧‧‧浮動閘極堆疊

752‧‧‧浮動閘極堆疊

802‧‧‧區塊

804‧‧‧字線

806‧‧‧驅動器電路/驅動器

1000‧‧‧區塊

1002‧‧‧部分

1004‧‧‧部分

1006‧‧‧驅動器

1008‧‧‧字線

1040‧‧‧字線

1042‧‧‧字線

1044‧‧‧字線

1046‧‧‧字線

1048‧‧‧字線

1050‧‧‧字線

1052‧‧‧字線/邊界字線

1054‧‧‧字線/邊界字線

1056‧‧‧字線

1058‧‧‧字線

1060‧‧‧字線

1062‧‧‧字線

1064‧‧‧字線

1066‧‧‧字線

1070‧‧‧字線

1072‧‧‧字線

1074‧‧‧字線

1076‧‧‧字線

1080‧‧‧字線

1082‧‧‧字線

1084‧‧‧字線

1092‧‧‧字線

1094‧‧‧字線

1096‧‧‧字線

1098‧‧‧字線

1302‧‧‧中央處理單元

1304‧‧‧北橋

1306‧‧‧南橋

1308‧‧‧硬磁碟

1310‧‧‧固態磁碟機

1312‧‧‧可抽換非揮發性儲存系統

1314‧‧‧輸入/輸出裝置

1316‧‧‧動態隨機存取記憶體

1318‧‧‧非揮發性記憶體

1400‧‧‧主機

1402‧‧‧控制器

1404‧‧‧高耐用短保持記憶體

1406‧‧‧低耐用長保持記憶體

1418‧‧‧主機

1420‧‧‧控制器

1422‧‧‧高耐用短保持記憶體

1424‧‧‧低耐用長保持記憶體

1428‧‧‧主機

1430‧‧‧控制器

1432‧‧‧高耐用短保持記憶體

1438‧‧‧主機

1440‧‧‧控制器

1442‧‧‧揮發性記憶體

1444‧‧‧高耐用短保持記憶體

BL0‧‧‧位元線

BL1‧‧‧位元線

BL2‧‧‧位元線

BL3‧‧‧位元線

BL4‧‧‧位元線

BL5‧‧‧位元線

BL69622‧‧‧位元線

BL69623‧‧‧位元線

E‧‧‧經抹除狀態/臨限電壓分佈/狀態/經抹除臨限電壓分佈

FS‧‧‧浮動閘極堆疊

IM‧‧‧中間狀態

P‧‧‧經程式化狀態/臨限電壓分佈/狀態

PB-1‧‧‧部分

PB-2‧‧‧部分

PB-3‧‧‧部分

S0‧‧‧資料狀態/狀態/經抹除狀態

S1‧‧‧資料狀態/狀態/經程式化狀態

S2‧‧‧資料狀態/狀態/經程式化狀態

S3‧‧‧資料狀態/狀態/經程式化狀態

S4‧‧‧資料狀態/狀態/經程式化狀態

S5‧‧‧資料狀態/狀態/經程式化狀態

S6‧‧‧資料狀態/狀態/經程式化狀態

S7‧‧‧資料狀態/狀態/經程式化狀態

SGD‧‧‧選擇線/選擇閘極汲極線/汲極選擇線/汲極側選擇閘極

SGS‧‧‧選擇線/選擇閘極源極線/源極選擇線/源極側選擇閘極

Vinh‧‧‧禁止電壓

Viso‧‧‧隔離電壓

Vpass‧‧‧通過電壓

Vpgm‧‧‧程式化電壓/程式化信號/程式化脈衝

Vr1‧‧‧讀取比較位準/字線電壓

Vr2‧‧‧讀取比較位準/字線電壓

Vr3‧‧‧讀取比較位準

Vr4‧‧‧讀取比較位準

Vr5‧‧‧讀取比較位準

Vr6‧‧‧讀取比較位準

Vr7‧‧‧讀取比較位準

Vth‧‧‧汲極側選擇閘極之臨限電壓

Vv1‧‧‧驗證目標位準/驗證比較電壓

Vv2‧‧‧驗證目標位準/驗證比較電壓

Vv3‧‧‧驗證目標位準/驗證比較電壓

Vv4‧‧‧驗證目標位準/驗證比較電壓

Vv5‧‧‧驗證目標位準/驗證比較電壓

Vv6‧‧‧驗證目標位準/驗證比較電壓

Vv7‧‧‧驗證目標位準/驗證比較電壓

VvIM‧‧‧目標臨限電壓

WL0‧‧‧字線

WL1‧‧‧字線

WL2‧‧‧字線

WL3‧‧‧字線

WLpp_sson‧‧‧在保留資料之部分中之字線及除鄰近字線外的源極側上之選定部分之字線/在保留其資料之部分中之彼等字線及關於選定字線在源極側上之字線

WLsel‧‧‧選定字線

WLssn_ds‧‧‧汲極側上之源極側鄰近字線/汲極側上之選定字線及未選定字線之源極側鄰近者

WLunsel‧‧‧未選定字線

圖1係一NAND串之一俯視圖。

圖2係該NAND串之一等效電路圖。

圖3繪示一記憶體胞之一剖面。

圖4繪示一記憶體胞之一剖面。

圖5繪示一NAND串之一剖面。

圖6繪示一NAND串之一剖面。

圖7係一非揮發性記憶體系統之一方塊圖。

圖8係繪示一記憶體陣列之一項實施例之一方塊圖。

圖9係繪示一記憶體陣列之一項實施例之一方塊圖。

圖10係繪示一記憶體陣列之一項實施例之一方塊圖。

圖11係繪示一記憶體系統之一項實施組織之一方塊圖。

圖12係繪示一記憶體系統之一項實施組織之一方塊圖。

圖13係繪示一記憶體系統之一項實施組織之一方塊圖。

圖14係繪示一記憶體系統之一項實施組織之一方塊圖。

圖15係繪示一感測區塊之一項實施例之一方塊圖。

圖16繪示二元記憶體之臨限電壓分佈。

圖17繪示多態記憶體之臨限電壓分佈，且繪示用於程式化之一項實例處理程序。

圖18A至圖18E繪示多態記憶體之臨限電壓分佈，且繪示用於程式化之一項實例處理程序。

圖19係闡述用於操作非揮發性記憶體之一處理程序之一項實施例之一流程圖。

圖20係闡述用於程式化非揮發性記憶體之一處理程序之一項實施例之一流程圖。

圖21繪示包括程式化脈衝之一程式化信號之一項實例。

圖22繪示三個程式化脈衝及施加於該等程式化脈衝之間的驗證脈衝。

圖23係闡述用於操作非揮發性記憶體之一處理程序之一項實施例之一流程圖。

圖24係闡述用於程式化非揮發性記憶體之一處理程序之一項實施例之一流程圖。

圖25繪示包括程式化脈衝之一程式化信號之一項實例。

圖26A展示一NAND串之一部分之一剖面。

圖26B展示一NAND串之一部分之一剖面。

圖26C展示在同一晶片上且在同一陣列中之NAND快閃記憶體之兩個區塊之一部分之一俯視圖，使得該兩個區塊具有不同實體特性。

圖27A展示沿該字線之一記憶體陣列之一剖面。

圖27B展示沿該字線之一記憶體陣列之一剖面。

圖27C展示沿該字線之一記憶體陣列之一剖面。

圖27D展示在同一晶片上且在同一陣列中之NAND快閃記憶體之兩個區塊之一部分之一俯視圖，使得該兩個區塊具有不同實體特性。

圖28展示在同一晶片上且在同一陣列中之NAND快閃記憶體之兩個區塊之一部分之一俯視圖，使得該兩個區塊具有不同實體特性。

圖29展示一記憶體陣列之一實例組織。

圖30展示一NAND串之一部分之一剖面。

圖31展示一記憶體陣列之一實例組織。

圖32展示一記憶體陣列之一實例組織。

圖33展示具有解碼器及驅動器之一記憶體陣列之一部分。

圖34係闡述用於讀取非揮發性儲存器之一處理程序之一項實施例之一流程圖。

圖35係闡述用於管理高耐用低保持記憶體胞之再新之一處理程序之一項實施例之一流程圖。

圖36係闡述用於管理再新操作之一處理程序之一項實施例之一流程圖。

圖37係闡述用於管理再新操作之一處理程序之一項實施例之一流程圖。

圖38係展示各種信號之相對於時間繪製之電壓之一時序圖。

圖39係繪示一記憶體陣列之一部分以及字線解碼器及驅動器之一方塊圖。

圖40係繪示一記憶體陣列之一部分之一方塊圖。

圖41係繪示一記憶體陣列之一部分之一方塊圖。

圖42係繪示一記憶體陣列之一部分之一方塊圖。

圖43係展示各種信號之相對於時間繪製之電壓之一時序圖。

圖44係闡述部分區塊抹除及程式化之操作之一項實施例之一流程圖。

圖45及圖46係繪示執行部分記憶體抹除/程式化之處理程序之兩個實施例之流程圖，包含在此一操作之前讀出該等邊界字線。

圖47及圖48係闡述用於判定是否應再新使用部分區塊抹除之系統之一區塊之處理程序之兩個實施例之流程圖。

圖49係展示可包含高耐用短保持記憶體胞及/或低耐用長保持記憶體胞之一項實例計算系統之一方塊圖。

圖50A至圖50D係繪示用於組態高耐用短保持記憶體及低耐用長保持記憶體之各種實施例之方塊圖。

Claims

一種用於操作一非揮發性儲存系統之方法，其包括：將一或多個程式化脈衝施加至一第一非揮發性儲存元件以意使該第一非揮發性儲存元件之一浮動閘極飽和充滿電子以便將資料程式化至該第一非揮發性儲存元件中。
如請求項1之方法，其中：該浮動閘極包含奈米點以限制該浮動閘極中之電子之數目。
如請求項1之方法，其中：該施加該一或多個程式化脈衝包括：在無針對該第一非揮發性儲存元件之任何介入驗證操作之情況下將多個程式化脈衝施加至該第一非揮發性儲存裝置。
如請求項1之方法，其中：經由一共同控制線將該一或多個程式化脈衝施加至一第一組非揮發性儲存元件以意使該多個非揮發性儲存元件之浮動閘極飽和充滿電子，以便將第一資料程式化至該第一組非揮發性儲存元件中，該第一組非揮發性儲存裝置包含該第一非揮發性儲存裝置。
如請求項4之方法，其中該非揮發性儲存系統包含一第二組非揮發性儲存元件，該方法進一步包括：將一或多個程式化脈衝施加至該第二組非揮發性儲存元件以在並非意使該第二組非揮發性儲存元件之浮動閘極飽和之情況下藉助第二資料程式化該第二組非揮發性儲存裝置。
如請求項5之方法，其中：使用該第一組非揮發性儲存元件來儲存二元資料；且使用該第二組非揮發性儲存元件來儲存多態資料。
如請求項6之方法，其中：該第一組非揮發性儲存元件具有比該第二組非揮發性儲存元件小之浮動閘極。
如請求項6之方法，其中：該第二組非揮發性儲存元件具有比該第一組非揮發性儲存元件寬之浮動閘極堆疊。
如請求項6之方法，其中：將該第一組非揮發性儲存元件連接至一第一字線；將該第二組非揮發性儲存元件連接至一第二字線；該第一字線比該第二字線寬。
如請求項6之方法，其中：將該第一組非揮發性儲存元件連接至一第一組位元線；將該第二組非揮發性儲存元件連接至一第二組位元線；且該第一組一或多個位元線比該第二組一或多個位元線寬。
如請求項6之方法，其中：該第一組非揮發性儲存元件中之至少一個非揮發性儲存元件及該第二組非揮發性儲存元件中之至少一個非揮發性儲存元件在一共同NAND串上。
如請求項4之方法，其中該第一組非揮發性儲存元件係一非揮發性儲存元件區塊之部分，該方法進一步包括：判定是否再新該第一組非揮發性儲存元件；及在不複製該非揮發性儲存元件全部區塊之情況下再新該第一組非揮發性儲存元件之至少一子組。
如請求項12之方法，該非揮發性儲存元件區塊包含該區塊之一第一部分及該區塊之一第二部分，將假非揮發性儲存元件定位於該第一部分及該第二部分之可用非揮發性儲存裝置之間，該方法進一步包括：抹除該非揮發性儲存元件區塊之該第一部分而不抹除該非揮發性儲存元件區塊之該第二部分；及與記錄抹除該區塊之該第二部分之次數分離地記錄抹除該區塊之該第一部分之次數，該判定是否再新該第一組非揮發性儲存元件係基於抹除該區塊之該第一部分之次數。
如請求項12之方法，該非揮發性儲存元件區塊包含該區塊之一第一部分及該區塊之一第二部分，將假非揮發性儲存元件定位於該第一部分及該第二部分之可用非揮發性儲存裝置之間，該方法進一步包括：抹除該非揮發性儲存元件區塊之該第一部分而不抹除該非揮發性儲存元件區塊之該第二部分；及記錄抹除該區塊之任一部分之次數，該判定是否再新該第一組非揮發性儲存元件係基於抹除該區塊之任一部分之次數。
如請求項4之方法，其進一步包括藉由執行包括以下各項之一處理程序來讀取該第一組非揮發性儲存元件：使用一字線驅動器將一比較電壓施加至該共同控制線，該共同控制線係一字線；在適合於最接近於該字線驅動器之該第一組非揮發性儲存元件之一第一子組但不適合於比該第一子組遠離該字線驅動器之該第一組非揮發性儲存元件之一第二子組之一時間延遲之後，讀取該第一組非揮發性儲存元件之該第一子組；在適合於該第一組非揮發性儲存元件之該第二子組但不適合於比該第二子組遠離該字線驅動器之該第一組非揮發性儲存元件之一第三子組之一時間延遲之後，讀取該第一組非揮發性儲存元件之該第二子組；及在適合於該第三子組之一時間延遲之後讀取該第一組非揮發性儲存元件之該第三子組。
一種非揮發性儲存設備，其包括：一第一組非揮發性儲存元件，其具有一第一節距；一第二組非揮發性儲存元件，其具有一第二節距；及一或多個控制電路，其與該第一組非揮發性儲存元件及該第二組非揮發性儲存元件連通。
如請求項16之非揮發性儲存設備，其中：程式化該第一組非揮發性儲存元件意使該第一組非揮發性儲存元件之浮動閘極飽和充滿電子；且程式化該第二組非揮發性儲存元件並非意使該第二組非揮發性儲存元件之浮動閘極飽和充滿電子。
如請求項16之非揮發性儲存設備，其中：該一或多個控制電路包含一控制器；該第一組非揮發性儲存元件包括與該控制器連通之一第一區塊；且該第二組非揮發性儲存元件包括與該控制器連通之一第二區塊，該第一區塊具有比該第二區塊少的字線。
如請求項16之非揮發性儲存設備，其中：該一或多個控制電路包含一控制器；該第一組非揮發性儲存元件包括與該控制器連通之一第一區塊；且該第二組非揮發性儲存元件包括與該控制器連通之一第二區塊，該第一區塊具有比該第二區塊少的位元線。
如請求項16之非揮發性儲存設備，其中：該一或多個控制電路包含一控制器；該第一組非揮發性儲存元件包括與該控制器連通之一記憶體晶片；且該第二組非揮發性儲存元件包括與該控制器連通但與該第一記憶體晶片分離之一第二記憶體晶片。
如請求項16之非揮發性儲存設備，其中：該第一組非揮發性儲存元件係在不程式化新使用者資料之情況下自動再新。
如請求項16之非揮發性儲存設備，其進一步包括：一第一組字線，其與該第一組非揮發性儲存元件及該一或多個控制電路連通；及一第二組字線，其與該第二組非揮發性儲存元件及該一或多個控制電路連通，該第一組字線比該第二組字線寬，該第一組非揮發性儲存元件由於該第一組字線比該第二組字線寬而具有沿字線方向比該第二組非揮發性儲存元件寬之一節距。
如請求項22之非揮發性儲存設備，其進一步包括：一第一組位元線，其與該第一組非揮發性儲存元件及該一或多個控制電路連通；及一第二組位元線，其與該第二組非揮發性儲存元件及該一或多個控制電路連通，該第一組位元線比該第二組位元線寬，該第一組非揮發性儲存元件由於該第一組位元線比該第二組位元線寬而具有沿位元線方向比該第二組非揮發性儲存元件寬之一節距。
如請求項22之非揮發性儲存設備，其中：該第一組非揮發性儲存元件具有比該第二組非揮發性儲存元件寬之浮動閘極堆疊及通道。
如請求項16之非揮發性儲存設備，其進一步包括：一第一組位元線，其與該第一組非揮發性儲存元件及該一或多個控制電路連通；及一第二組位元線，其與該第二組非揮發性儲存元件及該一或多個控制電路連通，該第一組位元線比該第二組位元線寬。
如請求項16之非揮發性儲存設備，其中：該第一組非揮發性儲存元件包括一第一區塊；且該一或多個控制電路抹除經程式化之該第一區塊之一第一部分而不抹除經程式化之該第一區塊之一第二部分。
如請求項26之非揮發性儲存設備，其中：該一或多個控制電路與計數抹除該第一區塊之該第二部分之次數分離地計數抹除該第一區塊之該第一部分之次數；且該一或多個控制電路基於抹除該第一區塊之該第一部分之次數來再新該第一區塊之該第一部分。
如請求項26之非揮發性儲存設備，其中：該一或多個控制電路計數抹除該第一區塊之任一部分之次數；且該一或多個控制電路基於抹除該第一區塊之任一部分之次數來再新該第一區塊之該第一部分。
一種用於操作一非揮發性儲存系統之方法，其包括：程式化一非揮發性儲存元件區塊；等待至少一預定時間量；判定是否需要再新該非揮發性儲存元件區塊；及在不再新該非揮發性儲存元件全部區塊之情況下及在不複製該非揮發性儲存元件全部區塊之情況下再新該非揮發性儲存元件區塊之一子組。
如請求項29之方法，其中該判定是否需要再新該非揮發性儲存元件區塊包括：測試該等非揮發性儲存元件之至少一子組之臨限電壓是否高於一第一位準，該第一位準與一目標程式化位準相關聯；測試該等非揮發性儲存元件之至少該子組之臨限電壓是否高於一第二位準，該第二位準低於該第一位準；及將具有大於該第二位準且小於該第一位準之臨限電壓之非揮發性儲存元件識別為需要被再新。
如請求項29之方法，其中該判定是否需要再新該非揮發性儲存元件區塊包括：判定該等非揮發性儲存元件中之多少非揮發性儲存元件當前具有一錯誤之一當前計數；及若該當前計數超過該等非揮發性儲存元件中之多少非揮發性儲存元件具有一錯誤之一先前計數達一臨限值，則判定再新。