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TW201246303A - Multi-layer structures and process for fabricating semiconductor devices - Google Patents

Multi-layer structures and process for fabricating semiconductor devices Download PDF

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TW201246303A
TW201246303A TW101105343A TW101105343A TW201246303A TW 201246303 A TW201246303 A TW 201246303A TW 101105343 A TW101105343 A TW 101105343A TW 101105343 A TW101105343 A TW 101105343A TW 201246303 A TW201246303 A TW 201246303A
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TW
Taiwan
Prior art keywords
layer
oxide
thinned
oxide layer
forming
Prior art date
Application number
TW101105343A
Other languages
English (en)
Other versions
TWI527092B (zh
Inventor
Bich-Yen Nguyen
Carlos Mazure
Richard Ferrant
Original Assignee
Soitec Silicon On Insulator
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Soitec Silicon On Insulator filed Critical Soitec Silicon On Insulator
Publication of TW201246303A publication Critical patent/TW201246303A/zh
Application granted granted Critical
Publication of TWI527092B publication Critical patent/TWI527092B/zh

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    • H10W10/011
    • H10P90/1916
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/01Manufacture or treatment
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/201Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates the substrates comprising an insulating layer on a semiconductor body, e.g. SOI
    • H10W10/10
    • H10W10/181
    • H10P14/61
    • H10P14/6309

Landscapes

  • Element Separation (AREA)
  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

201246303 六、發明說明: 【發明所屬之技術領域】 本發明關於一種製造中介半導體元件之方法,此中介 半導體元件包含複數個不同歷度之半導體及氧化物層。 【先前技術】 絕緣層覆矽(silicon-on insulator, SOI )半導體元件在 現在及未來之半導體製造(如互補金屬氧化半導體 complementary metal oxide semiconductor, CMOS )中逐漸 受到重視。在SOI結構中埋入之Si〇2 ( BOX)層之形成方 式通常以將氧離子佈植至矽晶圓之表面下方,接著進行一 退火程序,其通常以13〇〇。(:至1400°C為退火溫度。在— 些應用中需要圖案化之BOX結構。一般來說,可在離子佈 植時使用對應之圖案化佈植遮罩以得到圖案化之Β〇χ於 構。 然而,此方法不僅在遮罩邊緣區會產生相對高密度之 瑕疲’為了得到兩種或更多不同之Βοχ厚度,更需進行第 二次或更多次之佈植以及一第二或更多之佈植遮罩,如此 會嚴重地增加整體製程之步驟。離子佈植所產生之不同厚 度之BOX層間對準亦為影響基於s〇I結構之最終半導 體元件之效能的·二'*充問題。 .· · · 、 因此’即使具備現代之工程技術,此領域依然需要可 以形成包含不同厚度之複數之Si及(或)Βοχ層之方法, 且需能可靠地調整這些層之厚度。 201246303 【發明内容】 本發明為解決上述之 下步驟: 門續’提供-種方法,其包含以 材層ΓΓΓ層覆,υ堆疊,其包含-基材層、基 材層上之一第一氧化物風 (BOX層); …及第-氧化物層上之一㈣ 形成SOI堆疊之至少一 ^ ^ 弟一&,其中矽層之一部分被 熱氧化以將矽層薄化;以及 區’其中第一氧化物層 形成SOI堆疊之至少一第 (BOX層)被以退火薄化。 本發明之SOI堆叠可提供具有不同厚度之石夕層 及氧化物層(BOX層)。適當地控制熱氧化及退火可輕易 地控制厚度。特別是在S0I堆疊中可形成具有3個(或3 個以上)不同厚度之區域的石夕層及(或)包括具有3個(或 3個以上)不同厚度之第一氧化物層。 第及第一區可至少彼此重疊。如此,SOI堆疊之一 特定部分可同時包含薄化矽層及薄化Β〇χ層。 相對4或厚之BOX層及石夕層之不同組合可用於不同之 電子元件。如此,以上述方法製得之SOI堆疊可包含薄化 之矽層.以及薄化之BOX層且適用於全空乏SOI ( FDS 01) 元件。此種FDS0I元件可包含(例如)box層下之摻雜背 板’其可以靜態後閘極(static backgate )或動態後閘極 (dynamic backgate )之型態實施。此種FDS0I元件可(特 201246303 別是)用於dram之核心元件,如感測放大器、字元線驅 動器(WL driver)及解碼器,或用於嵌入式DRAM、閃存 元件、SRAM、嵌入式 SRAM、MRAM、FeRAM、 ReRAM、浮體單元(floating body cell, FBC )、場效可程 式化閘極陣列(field-programmable gate array,FPGA )、 系統單晶片(system on chip,SoC )以及所有其他臨界電壓 之穩疋性相當重要’且使用後閘極較佳之邏輯應用,特別 是低功率行動應用。 另一方面’浮體記憶體或非揮發性記憶體元件以形成 於包含薄化BOX層及非薄化之相對厚矽層之s〇I堆疊的一 部分上較佳,其可以包含在低電壓下之一相對薄之穿隧介 電質,以及浮動閘之較厚矽層。 具有較厚BOX及石夕層之SOI堆疊較適用於具有高電壓 及(或)高功率效能之長通道SOI元件,如線驅動器、具 超過1.5V之高供應電壓之1/0元件等。在高(功率)效能 邏輯元件中,較厚之BOX層可減少與後閘極之耦合電容。 在這些應用中,本發明之製程方法展現出先前技術所 沒有之優點,如可在相同之晶片的S〇I堆疊上有較大之空 間可形成元件。 例如,閃存記憶體元件可形成於s〇I堆疊之一部分 上’其包含薄化BOX層’其中FBC可形成於同一 §〇ι堆 疊上,並位於BOX層未被薄化之區域中。 .依另一實施例,FBC可形成於s〇I堆疊之薄化Β〇χ層 上,.並在BOX層下具有後閘極,特別是植入在Β〇χ層下 5 201246303 之後電極,其可被薄化至數nm之厚度。 熱氧化製程可在含氧大氣中進行 或〇2/h2/hc1或〇2/HCL,而以N2或|疋包含〇高 -k « η β ώ 一 或He稀釋或不以 /、稀釋之大虱,且溫度為800。〇至i〇5〇〇c 以高溫退火製程執行’特別是在9〇 衣兄。退化可
Ar « r . , XT C 至 1250 〇C,包含 薄化芦:2之退火環境,藉此可使第~氧化物層在第- 之#分溶解’以得到第-薄化氧化矽層。 …熱氧化之步驟在同_製程腔室中進二藉此可 避免晶圓在不同之工具傳送及提 .« „ ^ 恢供在此情況下,退火及 .,,、氧化之步驟在單一連續製程步 ,^^ 進仃,其中製程腔室 中之大氧組成及溫度依退火及氧化條件而調整。如此, 則結構上之中介半導體同時包含不同厚度之随廣,以 及不同厚度之主動石夕層以達到系統單晶片之需求。依實際 使用之反應氣體之不同,退火程序可能在同_製程腔室, 在熱氧化步驟前進行為佳’特別是在使用鈍氣進行退火 時。如此,可將對退火後之SOI堆疊造成的污染與在不同 製程腔室中進行相較之下,相當大幅地減少。 依本發明一實施例之方法包含以下步驟 在矽層上形成一第二氧化物層並在第二氧化物層上形 成第一遮罩層; 將第二氧化物層以及第一遮罩層圖案化以暴露矽層之 第一部分;以及 將暴露之矽層熱氧化以在先前暴露出之矽層及第一薄 化石夕層上形成(二)氧化矽層。 201246303 應注意,為使其明確,此處對起始層之特定部分,及 對起始層之特定部分薄化而產生之部分視為不同之層。 上述方法中之步驟可重複。如此,此方法亦可包含在 以熱氧化形成之矽氧化物層之一部分上形成(沉積遮罩層 並將其圖案化)第二遮罩層,並將位於氧化矽層未被第二 遮罩層覆蓋之部分下之第一薄化矽層熱氧化之步驟,以藉 此形成另一氧化矽層以及第二薄化矽層。 另外,將由(第一)熱氧化形成之矽氧化物層移除, 且可在第一薄化矽層因此暴露出之一部分上形成第二遮罩 層,並將第一薄化層為被第二遮罩層覆蓋之部分熱氧化以 形成第二薄化矽層。 依本發明上述實施例,可得到其以矽層做為Β〇χ層上 之主動層之結構,並可控制熱氧化以微調矽層之厚度。亦 可將不同之技術之製程模組共整合。 可在單一晶片上界定出用於形成各別半導體元件之多 重兀件區(例如FTE ),其中不同元件區包含不同厚度之 主動矽層。接著可在熱氧化及移除氧化物之製程後形成淺 溝隔離(shallow trench isolation, STI )將其彼此隔離,以 避免STI區之氧化物移除(所謂的凹陷)而造成之高漏電 流或良率之損失。如此,上述之方法可更包含後續在第— 兀件區與第二元件區間形成淺溝隔離之步驟,其中第—元 件區包含石夕層先前未被圖案化第二氧化物層及第一遮軍層 -J、路之刀’而第_一元件區包含第一薄化石夕層。 在形成兩個薄化矽層的狀況中,在由熱氧化形成之氧 201246303 化矽層之—部分上形成第二遮罩層,並熱氧化第一薄化矽 層在氧化矽層下方未被第二遮罩層覆蓋之部分以藉此形成 另氧化矽層以及第二薄化矽層之步驟,可接著選擇性地 在一第-元件區與一第三元件區間形成一第—淺溝隔離, 並在第二元件區及一第三元件區之間形成一第二淺溝隔離 之步驟,其中第一元件區包含矽層先前未被圖案化第二氧 化物層及第一遮罩層暴露之部分,第二元件區包含第—薄 化石夕層,而第三元件區包含第二薄化石夕層。在調整石夕層及 BOX層之厚度以達到電路之需求後,僅可形成一STI以八 隔所有之元件。為容易整合或簡化其拓樸,可選用一或多 個STI STI可避免因不同之元件區間之過渡區產生1壓 力而造成的損壞所引發之劣化。 在本發明之方法中,不僅可調整B0X層上之矽層的厚 度’更可改變BOX層之厚度。 上述之方法更可包含由第一薄化矽層移除氧化矽層, 並對產生之結構進行一退火程序,特別是在溫度9〇〇。匸至 1250 C ’包含有Ar及(或)n2之退火環境中進行,藉此 將第-薄化矽層下之第一氧化物層部分溶解,以得到—第 一薄化氧化矽層。 在依上述實施例形成兩個薄化矽層的狀況中,在由熱 氧化形成之氧切層之—部分上形成第二遮罩層,並敎氧 化第一薄化石夕層在氧化石夕層下方未被第二遮罩層覆蓋之部 分以藉此形成另—氧化矽層以及第二薄化矽層之步驟可 接著由第二薄化氧化石夕層移除其他氧化石夕層,並對產生之 8 201246303
結構進行-退火料之Μ,特収在溫度為刪。U 1250°C,包含有Ar及(或)N 八衣忧’藉此將第二 溥化矽層下之第-氧化物層冑分溶冑,以得到一第二 氧化砂層。 ^ 薄化BOX層之高溫退火步驟及後續薄化石夕層之氧 驟可在相同之製程周期及工具中進行。 S / 如此,SOI結構上之中介半導體同時包含不同厚产之 贿層,以及不同厚度之主動石夕層以達到系統單晶片:需 求。 本發明之一範例方法更可包含以下步驟. 提供一 s〇I層,其包含一基材層、基材層上之一第— 氧化石夕層(臟層)以及m物層上之-石夕層; 在石夕層上形成一第-惫各私成+ e 弟一氧化物層或氮化矽及氧化物組合 之臈,並在第二氧化物層上形成一遮罩層丨 將第二氧化物層及遮罩層圖案化以«出石夕層之一第 一部分;以及 曰又第
對產生之結構進行一退火程序,特別是在溫度觸。C =〇',包含有“(或)〜及(或)He之退火環境 /丁 ’ #此將第—氧化石夕層切層暴露出之第-部分下 ^ '合解,以得到—第一薄化氧化石夕層(薄化BOX層)。 L、扎光或其他方式將暴露出之矽層之第一部分之氧 2疋全清除。藉自對未被圖案化第三氧化物層及遮罩層 解刀或局部覆蓋之部分進行退火程序,第—氧 解,而氧可i K月至結構外以藉此將部分之氧化矽層轉化 201246303 為矽。適當地控制高溫退火製程可輕易地微調薄化氧化物 層之厚度。 特別是,此方法更可包含以下步驟: 在矽層暴露出之第一部分上形成一第三氧化物層或氮 化矽及氧化物組合之膜以及另一遮罩層; 將第三氧化物層或氧化物/氮化矽層與其他遮罩層圖 案化以暴露出石夕層之一第二部分;以及 對產生之結構進行一退火程序,藉此將第一薄化氧化 矽層在矽層暴露出之第二部分下之部分溶解,以得到一第 二薄化氧化矽層。 本發明一實施例之方法更包含後續移除圖案化第二氧 化物層m遮罩層之步驟,並接著在石夕層±形成另一氧化 物層以及-氮化層’並在一第一元件區與一第二元件區間 形成-淺溝隔離之步驟’其中第一元件區包含矽層先前被 圖案化第二氧化物層及遮罩層覆蓋之部分,而第二元件區 包含矽層先層暴露出之部分’且包含第一薄化氧化矽層。 如前所述,提# STI可避Μ不同之元件區間之過渡區產 生之壓力而造成的損壞。 形成具有不同厚度之不同Β0Χ層之s〇i結才鼻的範例方 法中’更包含對硬層之暴露出第一部分進行熱氧化,特別 是在-含氧大氣中’特別是包含〇2叫或〇2/h2/hci或 〇2/HCL’而以^或心或He稀釋或不以其稀釋,且溫度 為800°C至1100〇C之環境,以藉此得到一薄化石夕層。 高溫退火及熱氧化之步驟可在同一製程腔室中進行以 10 201246303 簡化並加速整體製程。遮罩與熱氧化及遮罩與退火之程序 可重複以藉此形成同時包含不同厚度之多重矽層及不同厚 度之多重BOX層之s〇i結構。 所有上述範例中之遮罩層可為氮化物層’特別是氮化 矽層 【實施方式】 後文將參照圖式描述本發明之其他特徵及優點。此敘 述將參照所附圖式,其繪示本發明之較佳實施例。應了解 這些實施例並不代表本發明之完整範疇。 在後文中將參照第1 a至1 f圖以及第2a至2e圖以描 述依本發明之一 S0I結構上之半導體元件之範例製造方 法。第la至If圖為將S0I堆疊薄化,而第2a至2e圖繪 示將BOX層薄化。然而,應了解依本發明,薄化矽層及 BOX層之程序皆可用於so!堆疊之其他區域。特別是,包 含薄化矽層之區域及包含薄化BOX層之區域’其可彼此重 疊或不彼此重疊。 如第la圖所述,s〇I結構包含基層矽基材層i、氧化 物層(BOX層)2以及矽層3,其在最終之半導體元件中形 成主動層。亦可以矽鍺或矽碳基材取代矽基材1。氧化物 層2可以已知之氧離子佈植技術形成。此外,box層2下 方之基層矽基材層1可為依最後之應用以p+或n +摻雜。在 繪示之範例中會形成三個不同之元件區,元件區A、元件 區B以及元件區c。 11 201246303 薄氧化物層4與氮化;^遮罩層5沉積或成長於s〇i結 構上’也就是在石夕層3上。接著,將微影製程光阻遮罩 (圖未示)形成於氮切遮罩層5上並圖案化。薄氧化物 b X及氮化石夕遮罩層5未被圖案化光阻遮罩覆蓋之部分 被钮刻以達成第lb圖令所示之結構。接著,對繪示於第 lb圖中之結構在含有〇2之環境t進行熱氧化n孰 氧化可在溫度為8歡至lloooc之環境,特別是包含 〇2/h2或〇2/H2/HC1或〇2/HCL,而以N2或Ar或He稀釋或 不以其稀釋之大氣中進行。石夕層3暴露出之部分之上部在 氧化程序中破氧化。如此,矽層3被部分薄化而產生第一 薄化石夕層6,並部分轉化為第一氧化石夕層7。第二元件區 (疋件區B)鄰接於第一元件區(元件區A),其包含起 始厚度之石夕層3,且其包含第一薄化石夕層6以及第一氧化 矽層7。應注意’為求清楚’起始層3之薄化部分6以及 未薄化部分所指為二不同層。 氧化起始⑦層3以將其薄化之程序可重複4第 中所示’依所繪示之特定範例’氮化石夕層在第一氧化石夕厚 =接之氮化矽遮罩層5上形成,藉此產生組合 遮罩層8。組合氮化石夕遮罩層8在進一步之熱氧化程序中 保護元件區A及元件區B不受氧化影響。在無遮罩元件區 ^進—步之熱氧化程序可薄化第—薄切層6暴露出之 ?,使其產生第二薄切層9,其形成於第二 1下方’而第二氧切層1◦於上述進—步熱氧化中: 12 201246303 、如此,適當地遮罩並氧化,可在同一晶片上輕易地形 成含有不同厚度之矽層的不同元件區以達到所需應用之規 格。然而,在元件區A、B-及c間之過渡區(在第卜及Μ 圖中以半橢圓形表示)中可能產生壓力及(或)張力。這 些應變材料區可能導致損壞,並使最終之半導體元件劣 化。因此,可在過渡區(* 2〇至1〇〇nm之寬度)形成淺溝 隔離(shallow trench isolation,STI),如第 le 圖令所示。 在蝕刻各別之溝後 可以(例如)化學氣相沉積(chemical vapor deposition,CVD )在溝中沉積氧化物1 i。依其所 分隔之矽層3、6、9中較厚之層的厚度進行平面化。sti 之深度及寬度可視不同之元件區A、B、c之摻雜沉度調 整’以防止不同摻雜石夕區間之渗漏。此可同時用於Β〇χ層 2下之基層基材層1以及㈣3、6、9。應注意不同元件區 之摻雜可能不同。sti之深度例如可於約2〇〇nm至約 500nm之範圍中選取。 STI在上述熱氧化後形成為佳,如此可避免熱氧化對 SOI氧化物11可能產生之損傷。在此之後,SQI電晶體形 成於元件區A、B、C中,如第^圖中所示。在繪示之範 例中,每個電晶體包含閘電極12、閘氧化物13以及側^ 間隙物14其可協助形成源極/>及極延伸區。電晶體可為 不同導電性類型,包含電晶體之通道區之矽層3、6、9可 以不同導電性之摻雜物摻雜或不經摻雜。另外,可在石夕層 3、6、9中鄰接側壁間隙物14處(例如在依此形成之源1 /汲極區中)形成金屬合金以增強電晶體之效能。可以(主 13 201246303 動)石夕層3、6、9之不同厘许血 又來以金屬合金微調通道區中 產生之壓力或張力。 r 本發明另一範例參照第2a.至2e圖描述如下。如同灸 照第1b圖的描述’ S〇1結構包含基層基材層10、包含氧二 ΓΒ0Χ層20切層3°,而…具有圖案化薄氧化物 層以及形成於其上之氮化石夕遮W 5Q,其做為進 製程之起始點。…0暴露出之表示可經處理(例如以: 光處理)以移除任何之氧化物成分。接著,對第^ 結構進行高溫退火程序,其在溫度9㈣至i25G〇c,包含 有Ar或之退火環境中進行以使氧化石夕磁層^ 部分溶解。順層20中之氧被溶解,而向外擴散之溶解 氧會產生薄化BOX層60’其被石夕層7〇覆蓋,如第2b圖中 所繪示(應注意其所造成之矽層3〇與矽層7〇間之古 差)。 呵沒 在第2c及2d圖中繪示之此範例中,遮罩氧化 化物層40及50被移除,說在矽層3〇及7〇上形成另一氧 化物層80及另一氮化物層90以形成S〇I,並以此界定包 含矽層30及BOX層20之第一元件區與包含矽層7o及Boχ 層60之第二元件區。可選擇性地在氮化物層9〇上形成抗 反射遮罩層(ARC層)以協助進行微影蝕刻製程。 第2e圖繪示後續製程階段中之中介半導體元件。第 2d圖中之結構之主動區及STI區可以光阻用微影蝕刻來界 定。遮罩氧化物層80及氮化物層90被蝕刻(若有ARC層 亦將其蝕刻),光阻被移除而STI之溝以蝕刻形成。接 14 201246303 著,溝以氧化物1 00填充。在將氧化物以化學機械拋光平 面化後’剩餘之遮罩氧化物層80及氮化物層90由被STI 分隔之主動區中被移除。矽層3〇及70可做為第2e圖中繪 示之soi結構上所形成之場效應電晶體(fieM_effect transistor,FET)之主動層。
在上述範例中具有退火程序以得到薄化之BOX層 60 ’遮罩上石夕層之某些部分並退火以將上石夕層暴露出之部 分所覆蓋之BOX層薄化之步驟可如上述重複。例如,在上 述範例中可部分在矽層7〇上形成額外氧化物層及額外氮 化物層,而可對產生之結構進行高溫退火。此第二高溫退 火會使4化BOX層60未被額外氧化物及氮化物層覆蓋之 邛刀進步被薄化。如此,可產生具有3種不同厚度BOX 層之3個不同兀件區。應注意依本發明之範例製成之具有 不同厚度之BOX層完美地對準。 如月,』述,參照第la至lf圖所描述之範例方法與參照 第2a至2e圖辧描述之範例方法可結合,以製作同時具有 不:厚度之職層與不同厚度之主㈣之半導體元件。特 疋4化石夕層(見第i a至i f圖)及薄化Β〇χ層(見第以 至圖)之製程以在同一製程腔室中以熱氧化及退火所需 、同製程參數(反應氣體之化學成分、溫度、壓力等) :行為佳。上述兩製程皆可在同-製程腔室中以單一連續 製程進行。 _例如由第1C圖中所繪示之結構開始,纟包含元件區A 件區B,tl件區A包含石夕層3而元件區B包含厚度較 15 201246303 矽層3小之矽層6。在完全移除先前由熱氧化形成之氡化 曰7後,可進行向溫退火以薄化薄化石夕層6下之b 〇 X層 2,如參照第2b圖之說明中所述。相似地,可在完全移除 氧化物層10後對第ld圖十所繪示之結構進行高溫退火, 以得到元件區C中之B0X層,其相對於元件區A及B中 之BOX層2進行薄化。 除此之外,製程程序可包含薄化Β〇χ層之主要步驟, 並接著執行薄化主動層之熱氧化之主要步驟如下參照第 3圖所述。 起始點為包含被矽層30覆蓋BOX層20之結構、薄氧 化物層4〇以及氮化矽遮罩層50,以及相對於Β〇χ層2〇 薄化並被矽層70覆蓋之BOX層60,如第2b圖所示。現在 矽層70可在(例如)800〇c、包含〇2/H2或〇2/H2/HCl或 (VHCL,而以A或Ar或He稀釋或不以其稀釋之大氣中, 相對於矽層30被以熱氧化薄化,在熱氧化後,薄化層7〇, 被氧化矽層覆蓋,而氧化矽層被蝕刻及(或)拋光移除。 相似地,移除氧化層40及氮化層50以得到中介半導體元 件,其可用以形成電晶體(如第lf圖所述)或其他CM〇s 元件。 應注意STI以在薄化程序後形成於第3圖中所示之結 構中為佳,也就是說,在完成熱氧化及退火之後。相似 地,第le及2e圖中所繪示之STI可在熱氧化及退火皆完 成後形成。 所有前述討論之實施例並不欲用以限制,而僅做為範 16 201246303 優點。應了解、分一 【圖式簡單說明】
第1 a-1 f圖繪示本發明一鈴彳2丨+ A
U 4 把例方法,其用I、;制,A
結構上之车道辦-从 为用以製造SOI 夂+導體7L件,此S0I結構 層。 再匕3不冋厚度之主動Si 圖繪示本發明另—範例方法,其巾训結構 之中"半導體元件包含不同厚度之峨層。 第3圖繪示本發明另一範例, 、k $ u y $ 1J其中熱氧化接在高溫退 火後執行以得到包含不同厚 區。 又之B〇x層與主動層之元件 【主要元件符號說明】 A、B、C :元件區 STI :淺溝隔離 1 :基層矽基材層 2 ·氧化物層(BOX層) 3 .妙層 4 薄氧化物層 :氮化梦遮罩層 •第一薄化矽層 :第一氧化矽層 :組合氮化矽遮罩層 • 17 201246303 9 :第二薄化矽層 I 0 :第二氧化矽層 II :氧化物 1 2 :閘電極 1 3 :閘氧化物 14 :側壁間隙物 1 0 :基層基材層 20 : BOX 層 3 0 :矽層 40 :圖案化薄氧化物層 5 0 :氮化矽遮罩層 60 :薄化BOX層 70 :矽層 80 :遮罩氧化物層 90 :遮罩氮化物層 100 :氧化物 18

Claims (1)

  1. 201246303 七、申請專利範圍: 形成SOI堆疊之至少一第 被熱氧化以將矽層薄化;以及 區 Α· 一種方法,其包含以下 提供—絕緣層覆矽(SOI ) 基材層上之一第一氧化物層, 矽層(BOX層); 步驟: 堆叠,其包含一基材層、該 以及該第一氧化物層上之— 其中該矽層之—部分 其中該第一氧化物層 形成SOI堆疊之至少一笛 乐二區 (BOX層)被以退火薄化。 2.如申請專利範圍第1 化之步驟在同一製程腔室中 項之方法,其中該退火及熱氧 進行。 3.如申請專利範圍第2 化之步驟在單一連續製程步 之大氣組成及溫度依退火及 項之方法,其中該退火及熱氧 ψ、办 γ進竹,其中該製程腔室中 氣化條件而調整。 4.如前述申請專利範圍中 T任—項之方法,其中該至少 第一區以及該至少一第二區 ^王少部分彼此重疊。 、5.如前述申請專利範圍中任一項之方法,纟更包含在 進仃該退火及(或)氧化之步驟後在SOI堆疊中形成至少 淺溝隔離(shallow trench isolation)以界定一第一元件 區及一第二元件區。 201246303 6. 如别述申請專利範圍中任一項之方法其更包含以 下步驟: 在该♦層上形成一第二氧化物層並在該第二氧化物層 上形成一第一遮罩層; 將5玄第—氧化物層以及該第一遮罩層圖案化以暴露該 矽層之一第—部分;以及 將暴露之該矽層熱氧化以在先前暴露出之該矽層及一 第一薄化矽層上形成一氧化矽層。 7. 如申請專利範圍第6項之方法,其更包含在該氧化 石夕層之-部分上形成—第二遮罩層,並熱氧化該第一薄化 矽層在該氧化矽層之該部分下未被該第二遮罩層覆蓋之部 分,藉此形成另一氧化矽層以及一第二薄化矽層。 8·如申請專利範圍第6項之方法,其更包含後續在一 第一 件區與一第二元件區間形成一淺溝隔離之步驟,其 中S玄第一元件區包含該矽層先前未被該圖案化第二氧化物 層及該第-遮罩層暴露之部》,而該第二元件區包含該第 一薄化矽層。 9.如申請專利範圍第7項之方法,其更包含後續在一 第-元件區與-第二元件區間形成一第一淺溝隔離並在 "玄第一元件區肖帛二元件區之間形成一第二淺溝隔離之 20 201246303 步驟,其中該笛_ 一 二氧化物層及第— : = :含該妙層先前未被該圖案化第 該第-薄…二::暴露之部分,該第二元件區包含 忒第二7L件區包含該第二薄化矽層。 广”請專利範圍第6項之方法,更包含由該第一 /專化矽層移除該氧 ^ , θ ^ 層並對產生之結構進行一退火程 序特別疋在包含有Ar刀f 、χτ # ^ η ^ ^ ^ 及(或)比之退火環境中進行, :到『切層下之該第-氧化物層部分溶解,以 侍到一第一薄化氧化矽層。 U•如申請專利範圍第7項之該方法’其更包含由該 第二薄化氧化矽層 人 , 除其他氧化矽層,並對產生之結構進 灯一退火程序,特別杲 疋在匕3有八]·及(或)化之退火環 士兄,藉此將該第二薄化 ,寻化石夕層下之該第一氧化物層部分溶 以得到一第二薄化氧化矽層。 以如申請專利範圍帛卜6項其中一項之方法, 含: 在该石夕層上形成_第二氧化物層,並在該第二氣化物 層上形成一遮罩層; 將該第二氧化物層及該遮罩層圖案化以暴露出該矽層 之一第一部分;以及 對產生之結構進行一退火程序,藉此將該第一氧化石夕 層在切層暴露出之㈣—部分下之部分溶解以得到— 21 201246303 第一薄化氧化石夕層。 13,如申請專利範圍第12項之方法,更包含 在°亥石夕層之暴露出之該第一部分上形成一第三氧化物 層以及另一遮罩層; 將5亥第二氧化物層與該其他遮罩層圖案化以暴露出該 矽層之一第二部分;以及 對產生之結構進行一退火程序,藉此將該第一薄化氧 化石夕層在該石夕層暴露出之該第二部分下之部分溶解,以得 到一第二薄化氧化矽層。 14.如申請專利範圍第12項之方法,更包含後續移 除-玄圖案化第二氧化物層以及該遮罩層之步驟,並接著在 該石夕層上形成另一氧化物層以及一氮化層,並在一第一元 牛區與第一元件區間形成一淺溝隔離之步驟,其中該第 “兀件區包含矽層先前被圖案化第二氧化物層及遮罩層覆 盍之刀’而該第二元件區包含該矽層先層暴露出之部 分,且包含該第一薄化氧化矽層。 15·如中請專利範圍第12、13或14項其中—項 法,更包含對該矽層之最 別β /八” ’露出6亥第-部分進行熱氧化,特 別疋在一含軋大氣中,牲 a 人 ^ Omr…、 4寺別疋包含0為或〇2/H2/HC1或 2 HCL,而以n2或Ar成He豨釋-¾ π 一 為800°C至11〇〇。(:之严沐、丨— ^儿/皿度 之长境’以精此得到—薄化石夕層。 22
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