201234372 六、發明說明： 【發明所屬之技術領域】 本揭露大體上有關於記憶體’且特別有關於具有調 節接地節點（regulated ground nodes)的記憶體。 【先前技術】 在先進技術（例如0.13奈米製程或小於0.13奈米的 製程）中，雜訊可大大影響靜態隨機存取記憶體（static random access memory，以下簡稱為SRAM)的寫入電壓跳 脫點（例如足以將資料罵入郎點的位元線上電壓），尤其是 在低操作電壓中（例如VCC較低電壓0 65V，相對於 標稱電壓0.85V)。雜訊限制SRAM操作電壓圍 加功率消耗，因為SRAM需要使用較高的 = VCC。為了改進這種情況，一種方法兔…電壓 闬具有負電壓的位元線。儘管如此，此錄 寻使 同的缺點。例如需要電壓幫浦電路以提供負電壓。= 幫浦的機制通常並不省電，控制参雷厭 ^ t別貝冤壓的電壓位 容易，並且因為順向偏壓而具有潛在風險，順 造成從位元線到記憶體中電晶體基底的漏電产+ L可 心的處理並且造成在編譯器中使用sRAM的S難需要小 調節接地節 功率 有鑑於此，本揭露之-實施例提供一種記 ί接地節點，以便在各種操作模式中有效運作並 C'503-A35124TWF/yuchen 3 201234372 本揭露係提供一種記憶體陣列，包括：複數個記憶 體單元，其配置於複數個列以及複數個行；其中上述複 數個行中的一行包括一行接地節點；至少二個電壓源， 其被配置為選擇性地耦接至上述行接地節點；以及複數 個記憶體單元，其具有複數個内部接地節點，上述内部 接地節點互相電氣耦接在一起並且電氣耦接至上述行接 地節點。 本揭路之另一實施例提供一種從存取記憶體單元讀 取資料的方法，上述存取記憶體單元位於一記憶體陣列 的一存取記憶體段的一存取區段的一存取行中，上述記 憶體陣列具有至少-個記憶體段，每—記憶體單元具有 :内部接地節點，上述至少一個記憶體段具有至少一個 區段，每一區段具有至少一個行和至少一個列，每一行 具有一行内部接地節點，上述行内部接地節點可以電氣 耦接至至少二個電壓源，每一行的上述行内部接地節點 耦接至每一行的每一記憶體單元的每一内部接地節點， 此方法包括：在上述存取區段中將上述至少二個電壓源 其中之-的-第-電壓源電氣_至上述存取行的 内部接地節點；以及將上述第一電壓源電氣耦接至一未 存取行的一行内部接地節點。 本揭露之又一實施例提供一種寫入存取記憶體單元 的方法，上述存取記憶鮮元位於—記憶料列的 取記憶體段的一存取區段的一存取行 别目士 E丨、/ 丁％仃屮，上述記憶體陣 ，、有 > -個記憶體段；每-記憶體單元具有一 接地節點；-個記憶體段具有至少—個區段；每一區^ 〇503^A35124TWF/yuchen 4 201234372 具有至少一個行和至少— 地節點，上述行内部接地:::可-行内部接 電壓源；每一行的卜、十_ ” ^電虱耦接至至少二個 每-記憶體單元的每也節點麵接至每-行的 上述存取區段中將上述 接至上述存取行的-行内部接： 個㈣源其中之-的-第二電壓源電 電壓源且有第：二丁的一行内部接地節點；上述第-電=同、有十電壓，其與上述第二電壓源的-第二 ，體實施例提供一種設定記憶體單元的記 車列的其中—行為待命模式的方法； :=陣列配置於列和行;-記憶體單元具;： 呷接地：點雷ί述仃具有一行内部接地節點，上述行内 π接地即點電氣耦接至上述行中至少一 ::接：節點以及至少二個電壓源，上述；法包括：將 電述行内部接地節點電氣_上述至少二個 至：述、第：：：的一第一電壓源；以及供應-第-電壓 f元二右ΐ f疋上以使上述行中的上述至少一記憶體 •ΐ元=以留存儲存於上述行中的上述至少-記憶體 =的-貝料的—電壓；其中足以留存健存於上述行中的 •述至記憶體單元的資料的上述電壓與用以從上述 :憶體單元的上述記憶體單元讀取資料或寫入資料於此 的一操作電壓不同。 本揭露之另外一實施例提供一種記憶體單元，包 〇503-A35124TWF/yuchen 201234372 f-·供應m地參切點，其被 擇性地搞接至至少二個電壓源；以及一交為: 麵接至上述電隸應節點以及上述接地參考節i 【實施方式】 本揭露-個或多個實施例的細節在τ列敘述和相對 =圖式中敘明。其他特徵和優點將從敘述、圖式 =請=中了解。不關式中類似的參考符號標示類 似的元件。 圖式中所示的實_或例子明定文字敘述揭露。 儘管如此，須了解的是，實施例和例子並非限制本揭露。 揭露的實施财任何交替和修正以及此文件所揭露的原 則的任何更進-步應賴視為相_域巾具有通常技術 的人士所能正常想到。本揭露可能在各實施例中重覆參 考數字標號’即使實施例制相同的參考數字標號，但 -實施例的特徵並不一定適用於另一實施例。根據調節 接地端點’-蹄施例提供s R A M操作電壓較高的範圍。 記憶體範例 第1圖所不為與一些實施例一致的記憶體100示意 圖。記憶體100包括二個位元陣列（例如記憶體陣 列）130。每一位元陣列130包括配置於記憶體段（例如記 憶體段135,參考數字標號135為了簡化並未標示出）中 的記憶體單元MC陣列。每一記憶體段135包括至少一 行和至少一列的記憶體單元（例如記憶體單元Mc)。在一 0503-A35124TWF/yuchen 6 201234372 些實施例中，每一記憶體段135包括延伸至位元陣列13〇 整個水平寬度的複數個行。此外，一列局部輸入/輪出電 路（例如局部輸入/輸出電路(U〇S)137,參考數字標號137 為了簡化並未標示出）被夾在二記憶體段135(例如上記憶 體#又和下5己憶體段）之間並且包括供上記憶體段和下記憶 體段各自使用的電路。 X解碼器110提供待存取的記憶體單元（例如從中讀 取或寫入資料的記憶體單元）的乂位址或列位址。。° 控制電路140提供預解碼、時序、y解碼器和其他信 號至記憶體100。 、 〇 全局輸入/輸出電路（GI〇S)12〇充當在記憶體單元 MC和其他電路之間傳送資料的機制。 X解碼n 110、全局輸入/輸出電路120以及控制電 路140通常被稱為周邊電路。 、第1圖顯示記憶體100以作說明，但本揭露的實施 列並不因此而被限制，而且不受記憶體結構影響可用性。 記憶體段 第2圖為區段200的圖示，說明記憶體段135的一 部分’並與-些實施例一致。區段包括m列，其中 m為大於0的數字。區段2〇〇輕 y- ^ θ - 褐接至局邛輸入/輸出電路 在第2圖中’局部輸入/輸出電路137示意性地在 區段200的η行之間被丑直以丨l y 仃（間被共予(例如行C[1]到行c[n])，苴 中η為大於0的數字。此外，記憶體段出㈣ 複數個區段200，作為了 @ l祜個或 為了易於了解以及圖示說明的簡單 3503-A35124TWF/yuchen 201234372 性’只表示一個區段200。在一些實施例中，印格 尤憶體1〇〇 中的所有VDD節點耦接在一起。字元線WL(例如w 控制記憶體段135其中一列記憶體單元（例如列丨）。1]) 一行記憶體單元MC (例如行C[l])耦接至一 野位元 線BL和BLB(例如位元線BL[1]和位元線ZBL[1]) 體100中的每一記憶體單元MC包括類似的組成部^憶 為了簡單起見，只有行c[i]中一個記憶體單元Mc二纟° 節有被標示。電晶體P1、P2、N1和N2形成記憶體單、細 MC的交互鎖存器。節點NO和ZNO儲存記憶體單元7° 的資料。電晶體N3和N4充當在節點NO和zN〇以及各 自的位元線BL和ZBL(例如BL[1]和ZBL[1])之間傳送·欠 料的機制。舉例而言，在其中一個記憶體單元的讀取毛' 作中，例如記憶體單元MC[1]，儲存於節點NO和ZN〇 的資料經由各自的電晶體N3和N4傳送至各自的位元緣 BL[1]和ZBL[1]，這些資料接下來將被相對應地處理。在 寫入操作中，在位元線BL[1]和ZBL[1]上的資料經由各 自的電晶體N3和N4傳送至各自的節點NO和ZN〇。每 一記憶體單元MC包括由電晶體N1和N2的源極耦接在 一起所形成的内部接地節點Vgnd。在一些實施例中，視 情況而定，内部接地節點Vgnd經由電晶體MR(例如 MR[1])拉至VSS或經由電晶體MW(例如MW[1])拉/提升 至電壓Vwa。因為電壓Vwa視情況而有不同並可设置為 選擇的預定電壓，所以内部接地節點Vgnd的電壓位準視 情況而有不同或被稱為「調節」。在一些實施例中’若 電壓VDD和内部接地節點Vgnd或電壓Vwa之間的電® 0503-A35124TWF/yuchcn 8 201234372 差（例如Vdiff，未標示出）越大，則記憶體單元中的資料 越難損壞，但同時記憶體單元也消耗更高的功率和/或遭 受更高的漏電流。相較之下，若電壓差Vdiff越小，則資 料越容易寫入記憶體單元，記憶體單元消耗較低的功率 和/或遭受較低的漏電流，儘管如此，記憶體單元中的資 料卻容易遭受較高的損壞風險。根據情況不同而異，電 壓Vdiff被設定為足以留存儲存在相對應節點NO和ZNO 的資料的電壓值（例如Vret)。第1圖顯示記憶體單元MC 以作說明，本揭露的實施例可應用至具有不同結構的其 他記憶體單元。 局部輸入/輸出電路 137包括複數個接地電路 220(例如電路220[1]到220[n])，每一接地電路相對應至 •-行。接地電路220包括電晶體MR和電晶體MW，其 中電晶體MR和電晶體MW的汲極耦接在一起以形成行 内部接地節點（例如節點CIGD，未標示出）。在一些實施 例中，記憶體段135其中一區段200的一行内，行内部 接地節點CIGD耦接至此行中所有記憶體單元MC的所有 内部接地節點Vgnd。 在一些實施例中，一行中的電晶體MR充當第一電 流路徑和/或提供此行中所有記憶體單元MC第一接地參 考的機制。舉例而言，當電晶體MR[1]導通時，相對應 的行内部接地節點CIGD和所有耦接至此行内部接地節 點CIGD的内部接地節點Vgnd[l]被拉至接地或VSS， 因為開啟的電晶體MR[1]將自己汲極（例如相對應的行内 部接地節點CIGD)的電壓位準拉至自己源極（例如接地或 D.^03-A35124TWF/yuchen 9 201234372 VSS)的電壓位準。此外，當資料被寫入至另一行的記憶 體單元時，電晶體MR導通於「虛擬寫入」操作中。在 第2圖中，電晶體MR的源極耦接至VSS或接地以作說 明。在一些其他實施例中，源極耦接至一可變電壓（例如 電壓Vra，其類似於電壓Vwa)，此可變電壓根據不同應 用而為正或負。 在一些實施例中，電晶體MW充當第二電流路徑和/ 或提供相對應行中所有記憶體單元MC第二接地參考的機 制。此外，當資料寫入至記憶體段135其中一區段200的 相對應行的記憶體單元時，電晶體MW為導通。當電晶體 MW為導通，電晶體MW將自己汲極(例如行内部接地節點 CIGD以及此行中的所有内部接地節點Vgnd)的電壓位準拉 至自己源極的位準，例如電壓Vwa。以另一種方法表示， 行内部接地節點CIGD以及相對應記憶體單元中的内部接 地節點Vgnd受電壓Vwa調節，其中Vwa根據不同應用而 為正或負。 在一些實施例中，電晶體MR和MW為N型金屬氧化 物半導體(NMOS)。因此，若各自驅動至電晶體MR和MW 閘極的電壓CtrlR和CtrlW為高邏輯位準（例如高壓），則 導通電晶體MR和MW。另一方面，若驅動至上述閘極的 電壓為低邏輯位準（例如低壓），則關閉電晶體MR和MW。 在一些實施例中，電晶體MR和MW的尺寸為足夠大以在 電流流經電晶體時控制相對應的記憶體單元的電流。在一 些實施例中，一行中的記憶體單元數目越多，則電晶體MR 和MW的尺寸越大。相較之下，行中的記憶體單元數目越 0503^A35124TWF/yuchen 10 201234372 少’則電晶體MR和MW的尺寸越小。此外，電晶體mr 和MW改變尺寸以控制放電（例如將行内部接地端點CIGD 和内部接地端點Vgnd拉至VSS)的速度和充電行中相對應 端點CIGD/Vgnd (例如將節點CIGD/Vgnd上拉至電壓Vwa) 的速度。 在一些實施例中，信號(例如電壓CtrlR)控制在記憶體 段135的不同區段200中位於相同行號的行内所有電晶體 MR。舉例而言，若記憶體段135有三個區段2〇〇(如區段 200A、200B 和 200C) ’ 且每一 200A、200B 和 200C 有 C[l] 到C[n]的η行，則第一 CtrlR電壓（例如電壓ctrlR[l])控制 每一區段200A、200B和200C中位於行C[l]的所有電晶體 —MR，第二CtrlR電壓（例如電壓ctrlR[2])控制每一區段 200A、200B和200C中位於行C[2]的所有電晶體MR，第 二CtrlR電壓（例如電壓ctrlR[3])控制每一區段200A、200B 和200C中位於行c[3]的所有電晶體MR，等等如此。同樣 地，訊號(例如電壓CtrlW)控制在記憶體段135的不同區 段200中位於相同行號的行内所有電晶體訄冒。如上所述， 記憶體段135有三個區段200A、200B和200C，則第一 CtrlW電壓（例如電壓Ctrlw[1])控制每一區段2〇〇A、2〇〇B 和200C中位於行C⑴的所有電晶體MW，第二CtrIR電壓 (例如電壓CtrlW[2])控制每一區段200A、200B和200C中 7立於行C[2]的所有電晶體MW，第三CtrlR電壓（例如電壓
CtrlW[3])控制每一區段2〇〇a、200B和200C中位於行C[3] 的所有電晶體MW，等等如此。 在一些實施例中’電壓Vwa提供至記憶體段135的所 〇：i〇3-A35124TWF/yuchen 11 201234372 有行内的所有電晶體MW的源極。在一些其他實施例中， 電壓Vwa提供至位元陣列130中所有記憶體段135的所有 打内的所有電晶體M W的源極。在一些更進'一步的實施例 中，電壓Vwa提供至記憶體100中所有位元陣列13〇的所 有記憶體段135的所有行内的所有電晶體MW的源極。 在一些實施例中’ NMOS電晶體（例如電晶體N1、 N2、N3、N4、NR、NW等等）的基底(bulk)連接至電壓vss 或接地，而PMOS電晶體(例如電晶體P卜P2等等）的基底 耦接至電壓VDD。 操作說明 在一些實施例中，記憶體100操作於四種模式，包括（資 料）留存模式、待命模式、讀取模式和寫入模式。留存模式 表示記憶體100接收電壓Vwa而電壓Vwa的位準足以讓記 憶體單元MC留存儲存在節點NO和ZNO的資料(例如電 壓VDD和電壓Vwa之間的電壓差為Vret)。待命模式表示 記憶體100不在讀取或寫入的有效模式，但是，舉例而言， 記憶體100準備好要讀取或寫入、記憶體100位於減小功 率消耗的模式等等。在一些實施例中，待命模式與留存模 式相同’這是因為當記憶體100不在有效狀態時，適當的 電壓Vwa提供至記憶體ι〇〇，而此電壓vwa足以留存儲存 的資料。為了說明，以下敘述除非特別註明，否則「待命 模式」這個用詞代表包括待命和/或留存模式。讀取模式表 示儲存在節點NO和ZNO的資料被提供至其他電路，而寫 入模式表示資料被寫入(並因此儲存於）節點NO和ZNO。 0503-A35124TWF/yuchen 201234372 取決於避免資料毁壞的風險以及 存取行和/或未存取記憶體段功率 存取單元、未 節點CIGD電氣連接至電壓 S、平衡，行内部接地
Vwa保持在留存儲存資料的電且/或電歷 記憶體單元、未存取行和/或未存取記憶體::二= 儘管如此，為了節省功率，相對^内連接至電壓费 連接至電[Vwa和/或提南電壓Vwa的電壓準位。 曰础在自實施例中，在待命模式時記憶體10〇内所有電 曰曰體MR(例如在所有位元陣歹)】13〇中所有記憶體段⑶的 所有電晶體MR)為關閉。記憶體i⑻内的所有電晶體顯 為導通。因此，記憶體刚内所有行内部接地節點aGD 和所有内部接地節‘點Vgnd t氣麵接至電壓Vwa。取決於 避免儲存資料毀壞以及需要節省功率之間的平衡，並相對 應地調節電壓Vwa的電壓準位。在一些實施例中，電壓 Vwa和/或電壓VDD調整至足以留存儲存的資料。 在一些實施例中，當記憶體100被存取時（讀取或寫 入其中任何一個）’記憶體段135的一列中的複數個記憶體 單元MC(例如存取記憶體單元AMC)被存取。記憶體1〇〇 中除了存取記憶體單元AMC之外的其他記憶體單元被稱 為未存取記憶體單元UAMC。具有存取記憶體單元AMC 的記憶體段135被稱為存取記憶體段AS。内部全部為未存 取δ己憶體單元UAMC的記憶體段13 5被稱為未存取記憶體 投UAS。存取記憶體單元AMC的每一記憶體單元MC出 自區段200的一行。具有存取記憶體單元AMC的行被稱為 〇5〇3-A35124TWF/yuchen 13 201234372 二―己隐體奴行AC。内部全部為未存取記憶體單元UAMC :行被稱為未魏行UAC。為了說明，記憶體段135包括 :個區段細，例如區段200A、2_和2〇〇C，且每一區 段2〇〇A、2_和200C包括C[l]到C[n]的n行。對更進 一步的例子而言’存取記憶體單元AMC位於列R1以及記 憶體段135的每—區段2〇〇Α、200Β和200C的存取行 c[i]。在一些實施例中，存取記憶體單元AMc包括位於列 R1以及區段200A ' 200B和200C各自的行c[l]的存取記 憶體單元AMC。若存取行AC為行C[2]，則存取記憶體單 元AMC包括位於列R1以及區段200A、200B和200C各 自的行C[2]的存取記憶體單元AMC。若存取行Ac為行 C[3] ’貝ij存取記憶體單元AMC包括位於列R1以及區段 200A、200B和200C等各自的行C[3]的存取記憶體單元 AMC。具有三個區段200A、200B和200C的記憶體段135 僅用作說明。實際上記憶體段135可具有任何數量個區段 200。 在一些實施例中，於讀取模式（例如記憶體100於讀 取存取）時，存取記憶體段的存取行的電晶體MR和MW 分別被導通與關閉。因此，行内部接地節點CIGD的電 壓位準以及相對應的存取行中所有記憶體單元的内部接 地節點Vgnd的電壓位準電氣連接至電壓VSS。同樣地， 存取記憶體段的未存取行的電晶體MR* MW也分別被 導通與關閉，因此，行内部接地節點CIGD的電壓位準 以及相對應的未存取行中所有記憶體單元的内部接地節 點Vgnd的電壓位準電氣連接至電壓vss。同時，在未存 0503-A35124TWF/yuchen 201234372 取記憶體段中，電晶體MR和MW分別被關閉與導通以 使節點Vgnd的電壓位準藉由電壓Vwa的電壓位準控 制。在此種狀況中，電壓Vwa的電壓位準的設定係根據 避免由於盡可能低的電壓Vwa(如VSS)所造成的儲存資 料毀壞的風險以及節省功率（例如提高電壓Vwa以使電 壓Vwa足以留存儲存資料）的需求之間的平衡。在一些實 施例中，未存取行被視為於「虛擬」讀取模式中，因為 導通寫入存取記憶體單元的字元線WL同時導通位於與 導通記憶體單元同一列但於未導通行的記憶體單元，使 儲存於節點NO和ZNO的資料有可能被讀取。 在一些實施例中，於寫入模式（例如記憶體100於寫 入存取）時，存取記憶體段的存取行的電晶體MR和MW 分別被關閉與導通。因此，行内部接地節點CIGD以及 相對應的存取行中所有記憶體單元的内部接地節點Vgnd 電氣連接至電壓Vwa，其中電壓Vwa的產生係根據能使 將資料寫入至存取記憶體單元MC更簡單的預定值。舉 例而言，在一些實施例中，當資料被寫入至行C[l]的記 憶體單元MC時，電晶體MR[1]為關閉，電晶體MW[1] 為導通，且因此節點Vgnd[l]的電壓位準大約位於電壓 Vwa的電壓位準。在一些實施例中，因為電壓Vwa被設 定為高於VSS(或接地或0V)，所以節點Vgnd[l]的電壓位 準高於VSS。同時，位元線BL[1]和BLB[1]預先充電至 相對於VSS的高壓（例如VDD)。因此，存取記憶體單元 的電晶體P1和P2比相對應的電晶體N1和N2來得弱， 使得各自寫入節點NO和ZNO更為容易。此外，記憶體 C503^A35124TWF/yuchen 15 201234372 100可以操作於較低的操作電壓VDD。在一些實施例中， 在存取記憶體段的未存取行中，電晶體MR和MW分別 為導通與關閉。因為電晶體MR為導通，行内部接地節 點CIGD和相對應的内部接地節點Vgnd電氣耦接至 VSS。此外，在未存取記憶體段中所有行的電晶體MR和 MW分別為關閉與導通，以使内部接地節點Vgnd的電壓 位準藉由電壓Vwa的電壓位準控制。在此種情況中，電 壓Vwa的電壓位準的設定係根據避免由於盡可能低的電 壓Vwa(如VSS)所造成的儲存資料毁壞的風險以及由於 提高電壓Vwa以使電壓Vwa足以留存儲存資料所造成的 節省功率需求之間的平衡。在一些實施例中，未存取行 被視為於「虛擬」讀取模式中，因為導通寫入存取記憶 體單元的字元線WL同時導通位於與已導通記憶體單元 同一列但於未導通行的記憶體單元，使儲存資料有可能 被讀取。 電壓Vwa 第3圖所示為說明電壓Vwa如何產生的電路圖 300,並與一些實施例一致。參考電壓Vref提供至放大器 Amp的非反相輸入端（例如正端）。輸出電壓Vwa回授至 放大器Amp的反相輸入端（例如負端）。放大器Amp被配 置為電壓隨耦器。因此，電壓Vwa跟隨參考電壓Vref。 在一些實施例中，在寫入操作時，選擇位元線上電 壓與電壓VDD之間的比值為至少10%。在沒有提高電壓 Vwa的情況下，電壓VDD不可降低太多以使記憶體100 0503-A35124TWF/yuchen 16 201234372 持續運作並保持比值為至少10%。舉例而言，電壓VDD 不可降低至低於其正常操作電壓的90%。儘管如此，在 一些實施例中，提高電壓Vwa可使電壓VDD降低至其 正常操作電壓的大約70%，但比值還是維持在至少1 〇%。 在一些實施例中，根據預定電壓（例如50mV、70mV、 100mV等）選擇電壓Vwa(或Vref)。在一些更進一步的實 施例中，電壓Vwa被設定為正常操作電壓VDD的一百 分比（例如5%、7%、10%等）。 ’ 方法說明 第4圖所示為操作記憶體100的方法的流程圖400， 並與一些實施例一致。 在步驟405中，生產具有例如二個位元陣列13〇的 記憶體100。每一位元陣列130有複數個記憶體段135。 每一記憶體段135有三個區段200A、200B和200C，每 一區段200有二列R〇l和R〇2以及四行，例如行c[l]、 行C[2]、行C[3]和行c[4]。節點VDD耦接在一起。行 中的節點Vgnd耦接在一起（例如所有節點vgndj^]耦接 在一起’所有節點Vgnd[2]耦接在一起，所有節點 耦接在一起等等）。節點VSS耦接在一起。 在步驟410中，記憶體100被配置為待命模式 料留存模式）’其中所有電晶體MR和MW分別為關2 =貝 導通。因此，所有内部接地節點Vgnd電氣連接至=和 Vwa，並且，為了節省功率，提高電壓Vwa的位準 I 以留存儲存於記憶體丨0〇的記憶體單元的資料。至足 0:»03-A35124TWF/yuchen 17 201234372 在步驟415中，記憶體100被配置為讀取模式。說 明如下’資料從任意記憶體段135(例如記憶體段135R， 未標示出）中的記憶體單元（存取記憶體單元AMC)讀取。 此外’存取記憶體單元AMC位於列R01以及記憶體段 135R的每一區段2〇〇A、200B和200C的每一行C[l]。 在此說明中’存取行C[l]中的電晶體MR和MW各自為 導通和關閉。在存取記憶體段135中，存取記憶體段135R 的未存取行（例如行C[2]、C[3]和C[4])的電晶體MR和 MW也各自為導通和關閉。同時，未存取記憶體段（例如 除了存取記憶體段135R之外的記憶體段的行C[l]、 C[2]、C[3]和C[4])的電晶體MR和MW也各自為關閉和 導通。此外，為了在這些行中節省功率，電壓Vwa提高 至足以留存儲存資料的位準。 在步驟420中，記憶體100被配置為寫入模式。說 明如下，資料寫入至任意記憶體段135(例如記憶體段 135W，未標示出）中的記憶體單元（存取記憶體單元 AMC)。此外，存取記憶體單元AMC位於列R01以及記 憶體段135W的每一區段200A、200B和200C的每一行 C[l]。在此說明中，存取行C[l]中的電晶體MR和MW 各自為關閉和導通。存取記憶體段135W的未存取行（例 如行C[2]、C[3]和C[4])的電晶體MR和MW也各自為導 通和關閉。同時，未存取記憶體段（例如除了存取記憶體 段135W之外的記憶體段的行C[l]、C[2]、C[3]和C[4]) 的電晶體MR和MW各自為關閉和導通。此外，為了在 這些行中節省功率，電壓Vwa提高至足以留存儲存資料 0503-A35124TWF/yuchen 201234372 的位準。 接地電路一一些更進一步的實施例 第5圖所示為調節接地電路（例如電路500)的細節 圖’並與一些更進一步的實施例一致。與第2圖中的接 地電路220相比較，電路500包括一額外的電晶體（例如 電晶體MRet) ’其與相對應的電晶體MR和MW並聯連 接。意即電晶體MRet的汲極耦接至相對應的行内部接地 節點CIGD，電晶體MRet的閘極藉由控制電壓（例如電壓 CtrlRet)控制，且電晶體MRet的源極耦接至一電壓（例如 電壓Vmret)以更進一步調節節點CIGD的電壓位準。此 外’可變電壓（例如電壓Vra)於電晶體MR的源極處取代 電壓VSS以同樣更進一步調節行内部接地節點CIGD的 電壓位準。在一些實施例中，與信號CtrlR和CtrlW控制 各自的電晶體MR和MW類似，信號CtrlRet控制位於記 憶體段135中不同區段200但相同行號的行内所有電晶 體MRet。舉例而言，若記憶體段有三個區段200(例如區 段 200A、200B 和 200C)，且每一區段 200A、200B 和 200C 有C[l]到C[n]的η行，則第一 CtrlRet電壓（例如電壓 CtrlRet[l])控制每一區段 200A、200B 和 200C 的行 C[l] 的所有電晶體MRet，第二CtrlRet電壓（例如電壓 CtrlRet[2])控制每一區段 200A、200B 和 200C 的行 C[2] 的所有電晶體MRet，第三CtrlRet電壓（例如電壓 CtrlRet[3])控制每一區段 200A、200B 和 200C 的行 C[3] 的所有電晶體MRet，等等。 〇503^A35124TWF/yuche] 19 201234372 在一些實施例中’電壓Vra和/或電壓Vmret產生的 方式與電壓Vwa產生的方式相似’例如藉由類似於電路 300的電路°在電路5⑼中，因為行内部接地節點CIGD 電氣連接至一個不同電壓、vwa和vmret，行内部接 地即點CIGD的電壓位準藉由電壓Vra、Vwa和Vmret 其中一個或其中的合適組合來控制。舉例而言，電壓Vra 用來調節項取存取行中的行内部接地節點CIGD，電壓 Vwa用來調節寫人存取行中的行内部接地節點，而 電壓Vmret用來調節留存模式的單元的行内部接地節點 CIGD(例如未存取記憶體段中）。舉例而|，在一些實施 例的功率留存模式中’所有行内部接地節點CIGD電氣 耦接至電壓Vmret ’並且電壓Vmret設定於資料留存值。 在其他實施例中’行内部接地節點CIGD輕接至電壓 Vra Vwa和Vmret其中任何一個，且這些電壓的設定視 情況適用而定（例如設定至電壓Vmm)。在讀取模式中， 存取行AC的行内部接地節點CIGD耦接至電壓vra。存 取s己憶體兵l(例如§己憶體段135R)的未存取行UAC的行内 部接地節點CIGD搞接至電壓Vra。未存取記憶體段（例 如記憶體段135R以外的記憶體段）的行内部接地節點 CIGD耦接至電壓Vmret。在寫入模式中，存取行AC的 行内部接地節點CIGD耦接至電壓Vwa。存取記憶體段 (例如記憶體段135W)的未存取行UAC的行内部接地節 點CIGD耦接至電壓Vwa。未存取記憶體段（例如記憶體 段135 W以外的§己憶體¥又）的行内部接地節點CIGD輛接 至電壓Vmret。上述例子僅作說明’本揭露的實施例並不 0503-A35124TWF/yuchen 20 201234372 受此限制。因為電壓Vra、Vwa和Vmret為可變值，這些 電壓的使用/設定視情況適用而定。舉例而言，留存模式 中的單元或行同樣可以電氣耦接至電壓Vwa或Vra，且 電壓Vwa或Vra設定為留存值（例如Vmret)。在一些實施 例中，電壓VDD大約為0.85V，電壓Vwa大約為電壓 VDD的10% ;電壓Vra大約為電壓VDD的5%，且電壓 Vmret大約為0.45 V。在一些實施例中，電壓VDD大約 為1.0V到2.5V，但揭露的實施例並不擬限制，並且適用 於電墨VDD、Vwa、Vra和Vmret的其他值。 上列已敘述數個實施例。儘管如此，須了解的是， 在不背離本揭露的精神與範圍下可作出各種不同的修 改。舉例而言，各個表示為特定摻雜物類型（例如NMOS 和PMOS)的電晶體僅為說明，本揭露的實施例並不被限 制於特定類型，但是針對特定電晶體所選擇的摻雜物類 型為設計選擇且在實施例的範圍内。上列敘述中所使用 的各信號邏輯位準（例如低或高）同樣僅作說明，當信號活 化和/或無效，實施例並不被限制於特定位準，但是，選 擇這樣的位準屬於設計選擇的範疇。在各種情況中，電 晶體（例如電晶體MR或MW)的運作就像切換器。因此， 切換器可取代那些如切換器運作的電晶體。說明性的方 法表示示範性的步驟，但這些步驟並不一定要以所表示 的順序執行。可另外加入、取代、改變順序和/或消除步 驟以視情況而作調整，並與所揭露的實施例精神和範圍 •一致。 本揭露的每一請求項構成分開的實施例，結合不同 0!>03-A35124TWF/yuchen 21 201234372 申請項和/或不同實施例的實施例皆屬本揭露的範圍，且 被視為對本領域中具有正常技術的人士而言為顯而易見 的0 0503-A35124IWF/yuchen 22 201234372 【圖式簡單說明】 第1圖所示為與一些實施例一致的記憶體示意圖； 第2圖所示為第1圖記憶體的一記憶體段的一部 份，並與一些實施例一致； 第3圖所示為說明電壓Vwa如何產生的電路，並與 一些實施例一致； 第4圖所示為操作第1圖記憶體方法的流程圖，並 與一些實施例一致； 第5圖所示為調節接地電路的示意圖，並與一些實 施例一致。 【主要元件符號說明】 100〜記憶體； 110〜X解碼器； 120〜全局輸入/輸出電路； 130〜位元陣列； 140〜控制電路； 137〜局部輸入/輸出電路； 200〜區段； 220[1]、220[n]〜接地電路； 300、500〜電路； 400〜流程圖； C[l]、C[2]〜行； MC[1]〜記憶體單元； BL[1]、BL[n]、ZBL[1]、ZBL[n]〜位元線； C503^A35124TWF/ynchen 23 201234372 WL[1]、WL[m]〜字元線； NO、ZNO〜節點；
Vgnd[l]、Vgnd[n]〜内部接地接地節點； VDD、VSS、CtrlR、CtrlR[l]、CtrlR[n]、CtrlW、 CtrlW[l]、CtrlW[n]、CtrlRet、Vra、Vwa、Vmret〜電壓； Vref〜參考電壓；
Amp〜放大器； N1、N2、N3、N4、PI、P2、MR、MR[1]、MW、 MW[1]、MRet〜電晶體； CIGD〜行内部接地節點。 0503-A35124TWF/yuchcn 24