TW201222801A - Photodetector isolation in image sensors - Google Patents
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Description
201222801 六、發明說明： 【發明所屬之技術領域】 本發明係關於供用於數位相機及其他類型之影像擷取裝 置中的影像感測器，且更特定言之係關於互補金屬氧化物 半導體（CMOS)影像感測器。更特定言之，本發明係關於 CMOS影像感測器令之光電二極體隔離及用於產生此隔離 之方法。 本申請案主張2010年9月30曰申請之美國臨時申請案第 61/388,013號之權利。 【先前技術】 影像感測器使用通常配置成陣列之數千個至數百萬個像 素來擷取影像。圖1描繪根據先前技術之CMOS影像感測器 中通常所使用的像素之俯視圖。像素1〇〇包括回應於入射 光而收集電荷之光偵測器（PD) 102。在讀出光偵測器102之 電荷之前，經由接點104將一適當信號施加至重設電晶體 之閘極（RG)以將電荷轉電壓轉換區（FD) 106重設至一已知 電位VDD。當經由使用接點108將一適當信號施加至轉移 閘極（TG)而啟用轉移電晶體時，電荷接著自光偵測器102 轉移至電荷轉電壓轉換區106。電荷轉電壓轉換區106用以 將所收集之電荷轉換成電壓。 放大器電晶體（SF)之閘極110經由信號線111連接至電荷 轉電壓轉換區106。為了將來在電荷轉電壓轉換區106之電 壓轉移至一輸出端VOUT，經由接點112將一適當信號施加 至列選擇電晶體（RS)之閘極。該列選擇電晶體之啟動啟用 158344.doc 201222801 放大器電晶體（SF)，SF繼而將來自電荷轉電壓轉換器（fd) 之電壓轉移至VOUT ^淺渠溝隔離區（STI)包圍光偵測器 (PD)及像素1〇〇以電隔離影像感測器中之像素與鄰近像 素。η型隔離層114包圍該等sTIs，如將結合圖2及圖3加 以更詳細描述者。 圖2說明沿著圖！中之線Α·Α，的橫戴面示意圖，其描繪先 前技術之像素結構。像素1〇〇包括轉移閘極（TG)、電荷轉 電壓轉換區106及光偵測器1〇2 ^光偵測器1〇2實施為由n+ 釘紮層200及形成n型層204内之p型儲存區202組成的釘紮 光電二極體❶η型層204安置於基板層206上方。 淺渠溝隔離區（STI)208橫向地鄰近於光偵測器1〇2之相 對側而形成且包圍該光偵測器。STI 208亦橫向地鄰近於 電荷轉電壓轉換區106而形成，其中轉移閘極定位於 光偵測器102與電荷轉電壓轉換區ι〇6之間。STI區208包括 形成於η型層204中的用介電材料210填充之渠溝。η型隔離 層114包圍每一渠溝之側壁及底部。通常藉由在用介電材 料210填充渠溝之前將η型摻雜劑植入至渠溝之側壁及底部 中而形成隔離層114。 圖3描繪沿著圖i中之線心以的橫截面示意圖，其描繪先 剷技術之像素結構。STI區208橫向地鄰近於光摘測器1 〇2 而形成且包圍光偵測器1 〇2。亦橫向地鄰近於電荷轉電壓 轉換區106而形成STI區208。η型隔離層114包圍渠溝之側 壁及底部。 隔離層114之淺n+植入可使電荷轉電壓轉換區1〇6之周邊
S 158344.doc 201222801 電容增加，且可歸因於藉由n型隔離層及P塑電荷轉電壓轉 換區106形成之p+/n+二極體接面而導致較高暗電流或點缺 陷。另外，橫向地鄰近於像素100中之一或多個電晶體（諸 如，放大器電晶體（SF))之η型隔離層114可減小電晶體之有 效寬度。此可導致窄通道效應，且需要反過來減小像素之 填充因數的較寬電晶體之設計。 【發明内容】 影像感測器包括形成一成像區域 少一像素包括一光偵測器及安置於一矽半導體層中之電荷 轉電壓轉換區《該光偵測器包括具有ρ導電類型之儲存 區，該儲存區安置於一 η型矽半導體層中。該電荷轉電壓 轉換區具有一 Ρ導電類型，且可藉由定位於該儲存區與該 電荷轉電壓轉換區之間的轉移閘極電連接至該儲存區。 淺渠溝隔離區可橫向地鄰近於或圍繞該光偵測器、該電 荷轉電壓轉換區及像素中之其他特徵及組件而形成。該等 淺渠溝隔離區各自包括安置於該石夕半導體層中之渠溝’該 渠溝與一介電結構成一直線且用介電材料填充。一個淺準 :隔離區橫向地鄰近於每一光偵測器且包圍每—光偵測 2該淺渠溝隔離區包括沿著該渠溝之一内部底部及側壁 文置之介電結構。 上方之氮切層。電、，，。—-氧化物内襯層 溝：部電广類：之隔離層僅沿著緊鄰於-光谓測器之渠 底部之—部分且、类 置。該隔離居不、” 。著㈣溝之一外部側壁安 3不>。者該渠溝之其餘外部底部部分及對置外 15S344.doc 201222801 部側壁安置。 另一淺渠溝隔離區可横向地鄰近於或包圍每一像素中之 其他電組件而形成。該等其他電組件可包括_電荷轉電塵 轉換區及一或多個電晶體之源極/汲極植入區。該淺渠溝 隔離區包括沿著該渠溝之一内部底部及側壁安置之介電結 構。該介電結構包括安置於一閘極氧化物層上方之氮化石夕 層。一隔離層不沿著鄰近於像素中之其他電組件的渠溝之 外部底部及側壁安置》 【實施方式】 參看以下圖式來更好地理解本發明之實施例。圖式之元 件未必相對於彼此按比例繪製。 貝穿說明書及申請專利範圍，除非上下文清楚指示其他 思義，否則以下術語採用本文中明確相關聯之意 厂 \ 一」及「該」之意義包括對複數之引用，「在..·中」之 意義包括「在…中」及「在…上」。術語「連接」意謂所 連接之項目之間的直接電連接，或經由一或多個被動或主 動中間裝置的間接連接。術語「電路」意謂單一組件或連 接在一起以提供所要功能之許多組件（主動或被動）。術語 「信號」意謂至少一電流、電壓、電荷或資料信號。 另外，諸如「在…上」'「在…上方」、「頂部」、「底部」 之方向術語係參考所描述之圖的定向而使用。因為本發明 之實施例之組件可定位於許多不同定向上，所以方向術語 僅用於說明目的而非限制目的。當結合影像感測器晶圓之 層或對應影像感測器使用時，方向術語意欲廣義地解釋， 158344.doc 201222801
(SOS)技術、 D暴板層」應理解為基於半導體之材料，其 於)矽、絕緣體上矽(SOI)技術、藍寶石上矽 摻雜及未摻雜之半導體、羞晶層或形成於半 導體基板上之井區或其他半導體基板。 參看圖式，相同數字在視圖中始終指示相同部件。 圖4為根據本發明之實施例中之影像擷取裝置的簡化方 塊圖。影像擷取裝置400實施為圖4中之數位相機。熟習此 項技術者將認識到，數位相機僅為可利用併有本發明之影 像感測器的影像擷取裝置之一實例。其他類型之影像擷取 裝置（諸如，行動電話相機及數位視訊攝錄影機）可供本發 明使用。 在數位相機400中’來自主題場景之光4〇2輸入至成像級 404。成像級404可包括習知元件，諸如透鏡、中性密度濟 光器、光圈及快門。光402由成像級404聚焦以在影像感測 器406上形成一影像。影像感測器406藉由將入射光轉換成 電信號來擷取一或多個影像。數位相機400進一步包括處 理器408、記憶體410、顯示器412及一或多個額外輸入/輸 出（I/O)元件414。雖然在圖4之實施例中展示為單獨元件， 但成像級404可與影像感測器406整合，且可能與數位相機 400之一或多個額外元件整合以形成一緊湊型相機模組。 158344.doc -8- 201222801 處理器408可實施（例如）為微處理器、中央處理單元 (cpu)、特定應用積體電路（ASIC)、數位信號處理器（Dsp) 或其他處理裝置，或多個此等裝置之組合。成像級4〇4及 影像感測器406之各種元件可由自處理器4〇8供應之時序信 號或其他信號控制。 記憶體410可以任何組合組態為任何類型之記憶體，諸 如隨機存取記憶體（RAM)、唯讀記憶體（R〇M)、快閃記憶 體、基於磁碟之記憶體、可抽換式記憶體或其他類型之儲 存疋件。藉由影像感測H 406擁取之給定影像可藉由處理 器408儲存於記憶體41G中，且在顯示器412上呈現。顯示 器川通常為主動矩陣彩色液晶顯示器（lcd)，但可使用其 他類型之顯示器，外1/〇元件414可包括(例如)各種榮幕 上控制項、独或其他使用者介面、網路介面或記 面。 將瞭解，圖4中所展示之數位相機可包含熟習此項技術 ^已知^型的額外或替代元件。本文中未衫展示或描 可選自此項技術中熟知之㈣。如先前所㈣， 本㈣可在多種影像擷取裝置中實施。再者，本文中所描 述之實施例之特定態樣可至少 y 口!5刀地以由影像摘取裝 一或多個處理元件執行之軟體之形式實施 術者將瞭解，給定本文巾所如U此項技 方式實施。 ’、教不’此軟體可以直接 之實^圖中5 #展不適合用作圖4中所展示的根據本發明 之貫知例中之影像感測器傷的影像感夠器之簡化方塊 158344.doc 201222801 圖。影像感測器500通常包括形成成像區域5〇4之像素502 之一陣列。影像感測器500進一步包括行解碼器5〇6、列解 碼器508、數位邏輯510及類比或數位輸出電路512。在根 據本發明之實施例中’影像感測器5〇0係實施為背照式或 剛照式互補金屬氧化物半導體（CM〇s)影像感測器。因 此，行解碼器506、列解碼器508、數位邏輯5 10及類比或 數位輸出電路512係實施為電連接至成像區域504之標準 CMOS電子電路。 與成像區域504之取樣及讀出及對應影像資料之處理相 關聯之功能性可至少部分地以儲存於記憶體41〇中且藉由 處理器408(參見圖4)執行之軟體的形式實施。取樣及讀取 電路之部分可配置在影像感測器4〇6外部，或與成像區域 504整合地形成，例如，與光偵測器及成像區域之其他元 件整合地形成於共同積體電路上。熟習此項技術者將認識 到，在根據本發明之其他實施例中可實施其他周邊電路組 態或架構。 圖6說明適合用作圖5中所展示的根據本發明之實施例中 之像素502的兩個例示性鄰近像素之俯視圖。像素6〇〇各自 包括光偵測器（PD)602、具有轉移閘極（TG)及接點6〇4之轉 移電晶體、電荷轉電壓轉換區（FD)6〇6、具有重設閘極 (RG)608之重設電晶體、具有閘極61〇之放大器電晶體 (SF)、具有閘極及接點612之列選擇電晶體、及 VOUT。為p為單起見，在圖6中省略將電荷轉電墨轉換區 606連接至放大器電晶體㈣之閘極61()的信號線（•，圖 158344.doc -10· 201222801 1中之線111)。在根據本發明之實施例中，放大器電晶體 (SF)係貫把為源極隨耦器電晶體，且電荷轉電壓轉換區係 實施為浮動擴散區。 轉移電晶體、電荷轉電壓轉換區6〇6、重設電晶體、列 選擇電晶體、放大器電晶體、VDD及ν〇υτ為可包括於像 素600中之電組件之實例。根據本發明之其他實施例可省 略該等所說明之電組件中之一或多者。或者，像素可包括 更少、額外或不同類型之電組件。 電荷收集及自像素600之讀出與參看圖^斤描述的電荷收 集及讀出相I淺渠溝隔離區（STI)如在先前技術中包圍光 摘測器602及其他電組件，但㈣隔離層614僅包圍緊鄰光 摘 '則盗602之STI區之外部部分，如將結合圖7及目8加以更 洋細描述者。 圖7描繪沿著圖6中之線c_c,的橫截面圖。在根據本發明 之實施例中，像素_包括—起形成光偵測器術之儲存區 及釘紮層7〇2。在所說明之實施例中，儲存區用具 有P導電類型之-或多種摻雜劑摻雜，而釘紮層撤用具有 η導電類型之一或多種摻雜劑摻雜。 像素600進-步包括安置於光制器_與電荷轉電壓轉 換區606之間的轉移閛極7 田將適當信號施加至接點 、在儲存區700中收集之電荷轉移至電荷轉電壓 區 606。 光偵測器602及電荷隸f Mρ “ 仃轉電昼轉換區_安置於矽半導體層 706中。矽半導體層7〇6 ,电類型，且可實施為橫越 158344.doc 201222801 一成像區域（例如，成像區域504)之層或一井。矽半導體層 706安置於基板層708上方。在根據本發明之實施例中，石夕 半導體層706可實施為橫越一成像區域（例如，圖5中之成 像區域504)之不中斷的連續層。在另一實施例中，半導體 層706可實施為一經圖案化層。僅以實例說明，可圖案化 半導體層706，以使得層706不安置於儲存區700之至少一 部分下方》 在圖7實施例中’基板層708實施為安置於基板712上方 之磊晶層710。在根據本發明之實施例中，磊晶層7丨〇及基 板712均具有p導電類型。在根據本發明之另一實施例中， 基板712可實施為具有n導電類型之塊狀基板。 淺渠溝隔離區（STI)714 ' 716安置於;δ夕半導體層706中。 每一 STI區714、716包括用介電材料722填充之各別渠溝 718 720。具有n導電類型之隔離層614僅部分地包圍緊鄰 於光偵測器602且包圍光偵測器6〇2的311區714。隔離層 614沿著渠溝718之底部之外部部分且僅沿著渠溝718之一 個外部側壁安置。特別是’隔離層_沿著緊鄰於儲存區 及釘紮層702之渠溝718的底部之外部部分及外部側壁 安置* 僅沿著緊鄰於光谓測器602之渠溝718之底部之僅一外部 部分且沿著渠溝718之外部側壁形成隔離層614抑制鄰近於 光债測器之STH則壁或界面之暗電流。另外，隔離層614不 沿著渠溝718之其餘外部底部部分及其他外部側壁且不沿 細區m之渠溝720之外部側壁及底部安置。因為隔離 158344.doc
S -12· 201222801 層614自此等區缺失，所以電荷轉電壓轉換區606之電容及 像素600中的其他電晶體（例如，重設電晶體、源極隨耦器 电日日體、列選擇電晶體）之特性不受隔離層014之不利影 響。自渠溝720之外部側壁及底部移除n+隔離層614之另一 優點為場效電晶體（FET)有效寬度之增加。結果，fET寬度 可實體上較小，其允許光偵測器6〇2之寬度較大藉此增 加像素填充因數。 現參看圖8，其展示沿著圖6中之線D_D，的橫截面圖。淺 渠溝隔離區714、716安置於矽半導體層7〇6中。STI區714 包括具有η導電類型之隔離層614。隔離層614僅部分地包 圍STI區714。隔離層614沿著緊鄰於光偵測器6〇2之儲存區 700及針糸層702的渠溝71 8之底部之外部部分及外部側壁 安置。 隔離層614不沿著不緊鄰於光偵測器6〇2的渠溝718之底 部之其他外部部分及另一外部側壁安置。隔離層614亦不 沿著STI區716之渠溝720之外部側壁及底部安置。 圖9為用於製造包括於根據本發明之實施例中之影像感 測器中的像素之一部分的方法之流程圖。最初，在基板層 708上方形成矽半導體層7〇6(區塊900)。當基板層包括安置 於一基板上方之磊晶層時，在磊晶層（例如，磊晶層7丨〇)上 方形成矽半導體層706 » 接下來’如區塊902中所展示，在石夕半導體層706中形成 STI區714、716及隔離層614。用於產生sti區714、716及 隔離層616之製程將結合圖10及圖11加以更詳細描述。
S 158344.doc -13· 201222801 如區塊904中所展示，接著形成像素中之電晶體之閘 極。在根據本發明之實施例中，該等閘極可包括轉移閘極 (TG)、重設閘極（RG)、放大器電晶體之閘極及列選擇電晶 體之閘極。 接下來，如區塊906中所展示，形成植入區。在根據本 發明之實施例中，該等植入區包括儲存區7〇〇、電荷轉電 壓轉換區606、其他源極/汲極區及釘紮層7〇2。 熟習此項技術者將認識到，像素或成像區域之其他特徵 及組件係在圖9中所說明之製程之前、與該製程同時或在 該製程之後產生。此外，成像區域（例如，圖5中之區域 504)外的特徵及組件可在圖9中所說明之製程之前、與該 製程同時或在該製程之後製造。 圖10A至圖l〇D描繪用於產生圖7中所展示的根據本發明 之實施例中之STI區714、716及隔離層614之方法。圖10A 至圖10D中所展示之製程不欲說明影像感測器或像素之製 造技術之全部。熟習此項技術者將認識到，可在圖1〇A至 圖10D中所展示之程序之前、之間及之後實施其他製程。 圖10A說明在n型矽半導體層706形成於p型磊晶層71〇中 或上方之後且在渠溝718、720形成於層706中之後的像 素。在根據本發明之實施例中，藉由將具有η導電類型之 摻雜劑植入至磊晶層71〇中來產生η型矽半導體層7〇6 ^可 藉由使用此項技術中已知之技術蝕刻η型層706來形成渠溝 718、720 〇 方框1000表示矽半導體層706中之隨後將形成光偵測器 158344.doc 201222801 之區域。方框1002表示矽半導體層706中之隨後將形成電 荷轉電壓轉換區之區域。如圖9中所展示，通常在已形成 STI區及閘極之後形成光偵測器及其他植入區（諸如，電荷 轉電壓轉換區及源極/汲極植入區）。 接者在像素600上方形成遮蔽層1 〇〇4，且將其圖案化以 產生開口 1006(圖10B)。開口 1〇〇6暴露渠溝718及n型矽半 導體層706之一部分。開口 1006中所暴露的渠溝718之底部 之部分及渠溝718之側壁為渠溝718之緊鄰於已形成之 PD(由方框1〇00表示）的部分。如箭頭所表示，將η型摻雜 劑植入至開口 1006中。η型摻雜劑通常具有高摻雜劑濃 度。植入之摻雜劑沿著渠溝718之底部之外部部分及緊鄰 於方框1000的渠溝718之外部側壁形成η型隔離層614 ◎在 根據本發明之實施例中，植入在沿著渠溝718之内部側壁 及底部表面產生氧化物層的内襯氧化製程之後執行。在根 據本發明之另一實施例中，植入在該内襯氧化製程之前執 行。 接著移除遮蔽層1004，且在η型矽半導體層7〇6之表面上 方形成介電材料722。介電材料722填充渠溝718 ' 72〇。自 矽半導體層706之表面移除介電材料722，直至介電材料 722僅填充渠溝718、720。介電材料722之上部表面實質上 與矽半導體層706之上部表面齊平。圖1〇(：中說明了此等製 程。 接著在像素600上方形成遮蔽層1〇〇8，且將其圖案化以 產生開口 1010(圖10D)。如箭頭所表示，將η型摻雜劑植入 158344.doc •15· 201222801 至開口 1010中。n型摻雜劑通常具有比圖1〇B中所植入之摻 雜劑低的摻雜劑濃度。植入之摻雜劑使側壁表面與〇型矽 半導體層706及n型隔離層614之間的界面鈍化。植入之摻 雜劑使像素或光偵測器彼此電隔離。植入之摻雜劑亦用以 形成FET之井。圖10D中所描繪之製程為選用的且在根 據本發明之其他實施例中並不執行。 現參看圖11A至圖11B，其展示用於產生圖8中所展示的 根據本發明之實施例中之STIg714、716及隔離層614之方 法。圖11A描繪在n型矽半導體層7〇6形成於？型磊晶層71〇 中或上方之後且在渠溝718、72〇形成於層7〇6中之後的像 素。 接著在像素600上方形成遮蔽層110〇，且將其圖案化以 產生開口 1102(圖11B)。開口 1102僅暴露渠溝718&n型矽 半導體層706之部分。開口 1102中所暴露的渠溝718之底部 之部分及渠溝718之侧壁為渠溝718之緊鄰於已形成之 PD(由方框1000表示）的部分。並不針對渠溝72〇形成開 口’且渠溝720保持由遮蔽層11 〇〇覆蓋。 如箭頭所表示，接著經由開口 1102將η型摻雜劑植入至 矽半導體層706中》η型摻雜劑通常具有高摻雜劑濃度。植 入之摻雜劑僅沿著渠溝718之底部之外部部分及渠溝718之 一個外部側壁形成η型隔離層614。在緊鄰於將形成光偵測 器之區域的矽半導體層7〇6中形成隔離層614。在根據本發 明之實施例中，植入在沿著渠溝71 8之内部側壁及底部表 面產生氧化物層的内襯氧化製程之後執行。在根據本發明 158344.doc 201222801 之另一實施例中，植入在該内襯氧化製程之前執行。 不將摻雜劑植入至渠溝718之其他外部部分中及渠溝72〇 之外部側壁及底部中，此係因為渠溝718之其他部分及渠 溝720由遮蔽層11〇〇覆蓋。因此，n型隔離層614不沿著渠 溝718之底部之其餘外部部分、未緊鄰於將形成光偵測器 之區域的渠溝718之外部側壁形成，且不沿著渠溝72〇之外 部側壁及底部形成。 如先前所描述，形成隔離層614之摻雜劑通常係在將介 電層女置於渠溝中之前植入至渠溝中。一般而言，隔離層 植入僅在衫像感測之成像區域（例如，圖5中之成像區域 504)中執行。成像區域中之先前技術植入為無圖案化或無 遮罩之植入，其意謂成像區域中之所有STI區接收隔離層 植入。經圖案化之遮蔽層用以在先前技術隔離層植入期間 僅覆蓋成像區域外之區域。因此，本發明並未因在成像區 域申使用遮蔽層（圖10B中之層1〇〇4 ;圖u中之層11〇〇)而 使製造成本增加，此係因為遮蔽層可藉由與用以覆蓋成像 區域外之區域之先前技術遮蔽層相同的遮蔽層來形成。 圖12為根據本發明之實施例中的第二像素結構之橫截面 圖。除了使用井1200替代STI區之外，圖12中所展示之像 素結構與圖7中所描繪之像素結構相同。在所說明之實施 例中’井1200用具有η導電類型之一或多種摻雜劑摻雜。 井1200橫向地鄰近於電荷轉電壓轉換區6〇6(在與轉移閘極 704相對之側上）安置於矽半導體層7〇6中。井12〇〇用以隔 離電荷轉電壓轉換區606與鄰近像素中之其他電荷轉電壓 158344.doc -17- 201222801 轉換區及组件。n+隔離層6H不存在於井12〇〇周圍。根據 本發明之其他實施例可形成井，以使得該井包圍電荷轉電 壓轉換區606。 圖13描綠根據本發明之實施例中的第三像素結構之橫戴 面示意圖。像素1300類似於圖7中所展示之像素6〇〇，但在 若干矽-二氧化矽界面中添加了固定正電荷。在此像素結 構中，在η型矽界面1302、13〇4之上且鄰近於η型矽界= 1302、1304之介電結構已經改質以具有大固定正電荷。此 大固定正電荷在η型表面區處產生積聚，且以較低之η型摻 雜位準提供表面鈍化。產生大固定正電荷之介電結構之特 定實例為氧化物-氮化物-氧化物（ΟΝ〇)或氧化物·氮化物 (ON)結構。 在圖13中所說明之實施例中，介電結構13〇6安置於 釘紮層702及電荷轉電壓轉換區6〇6之矽界面上方。另一介 電結構（包括於圓圈1308中）在介電結構與η隔離層614之間 的界面處安置於STI區1309之底部及側壁上。在根據本發 明之實施例中，介電結構亦在介電結構與η型矽半導體層 706之間的界面處形成於STI區1311中。 在圖13中所展示之實施例中，介電結構13〇6可在轉移閘 極704下方延伸。此將結合圖14及圖18加以更詳細描述。 在根據本發明之其他實施例中，介電結構1306不必在轉移 閘極704下方延伸。 圖13中所說明之像素結構為ρ型金屬氧化物半導體 (pMOS)像素^ pMOS像素使用ρ型摻雜或植入區形成金屬 158344.doc 201222801 氧化物半導體場效電晶體（MOSFET)。另一像素結構為 nMOS像素，其使用11型摻雜或植入區形成金屬氧化物半導 體場效電晶體（MOSFET)。因此，在nMOS像素中，釘紮層 702、矽半導體層7〇6及影像感測器中之其他區經形成而具 有P型摻雜劑《因為與11]^08像素相關聯之表面之大部分為 P型的，所以影像感測器設計者先前已集中在減小或消除 與直接安置於矽表面之上且鄰近於矽表面之介電層相關聯 之固定正電荷。移除固定正電荷防止矽·二氧化矽界面處 之P型層（例如，層7〇2、706)之空乏，藉此減小暗電流之表 面產生分量。 本發明利用pMOS像素，此意謂與像素相關聯之表面之 大部分為η型的。圖13中所說明之結構包括經最佳化以增 強像素之表面上之固定正電荷之效應的介電結構。此增強 將結合圖14、圖15及圖17加以更詳細描述。 圖14說明圖13中所展示之區域υιό之放大視圖。介電結 構1306包括覆蓋η+釘紮層7〇2及η型矽半導體層7〇6之表面 的薄閘極氧化物層1400及安置於較薄閘極氧化物層14〇〇上 方的較厚氮化矽層1402。固定正電荷1404展示於閘極氧化 物層1400與氮化矽層14〇2之間的界面14〇6處。 在所說明之實施例中，薄閘極氧化物層14〇〇及氮化矽層 1402均在轉移閘極7〇4下方延伸。在根據本發明之另一實 施例中，氮化矽層1402不在轉移閘極704下方延伸。 氧化物-氮化物界面1406含有且保持固定正電荷14〇4。 選擇閘極氧化物層14〇〇之職以藉由儘可能接近界面13〇2
S 158344.doc -19- 201222801 安置氧化物-氮化物界面1406來最佳化界面1302(n型釘紮層 702與閘極氧化物層14〇〇之間的界面）處之電子積聚。固定 正電％ 1404形成使石夕表面積聚電子之電場。在界面no]處 積聚電子有利地使矽表面鈍化以抑止該位置處之暗電流產 生。 圖15描繪圖13中所展示之區域1308之放大視圖。介電结 構1500沿著渠溝之一内部底部及側壁安置。介電結構15〇〇 包括薄的氧化物内襯層1502及氮化矽層1504 ^薄的氧化物 内襯層1502沿著渠溝之側壁及底部表面生長或沈積。較厚 的氮化矽層1504接著沈積於氧化物内襯層15〇2上方。氮化 矽層1504通常不為與圖14中所展示之層1402相同的氮化石夕 層。固定正電荷1506展示於氧化物内襯層15〇2與氮化矽層 1504之間的界面1508處。 固定正電荷1506形成使矽界面1304(11型隔離層614與氧 化物内襯層1502之間的界面）積聚電子之電場。在界面 13 04處積聚電子有利地使矽表面鈍化以抑止該位置處之暗 電流產生。 圖16描繪根據本發明之實施例中的第四像素結構之橫截 面示意圖。該結構類似於圖13中所展示之結構，但構成介 電結構1600之層係以不同方式形成。閘極氧化物層16〇2係 在形成閘極（包括轉移閘極704)之前形成。因此，閘極氧化 物層1602安置於轉移閘極（TG)7〇4下方。 氮化矽層1604在形成閘極之後安置於像素上方。在閘極 形成之後在像素上方沈積氮化矽層16〇4具有不影響像素中 158344.doc •20· 201222801 之FET之電參數之益處。另外， ’可選擇氮化石夕層中之材料
物材料。UV氮化物材料之一 。舉例而言，用於氮化矽層之可使 類型之材料為紫外線「UV」氮化 之一貫例描述於Chung-Wei Chang 等人之題為「High Sensitivity ofDieleetdc Films struct_ for Advanced CMOS Image Sensor Technology」的論文 圖17說明圖16中所展示之區域16〇6之放大視圖。介電結 構1600包括安置於釘紮層702及矽半導體層7〇6之表面上方 的閘極氧化物層1602及安置於閘極氧化物層16〇2之部分上 方的氮化矽層1604。如較早所論述，閘極氧化物層16〇2係 在开> 成閘極之前形成於像素之表面上方。氮化石夕層丨6〇4係 在形成閘極之後安置於閘極氧化物層1602及閘極之暴露部 为上方。固定正電％ 1700展示於閘極氧化物層1602與氮化 矽層1604之間的界面處。 現參看圖18A至圖18F’展示用於產生圖13中所展示的 根據本發明之實施例中之STI區13〇9、1311及隔離層614之 方法。圖18A至圖18F中所展示之製程不欲說明影像感測器 或像素之製造技術之全部。熟習此項技術者將認識到，可 在圖18A至圖18F中所展示之程序之前、之間及之後實施其 他製程。 圖18A說明在η型矽半導體層706形成於p型磊晶層710中 或上方、襯墊氧化物層1800生長於矽半導體層706之表面
S 158344.doc -21- 201222801 上方且氮化物層1802沈積於觀墊氧化物層i8〇〇上方之後的 像素。渠溝718、720亦已形成於矽半導體層706中。方框 1000表示矽半導體層706中之隨後將形成光偵測器之區 域。方框1002表示矽半導體層706中之隨後將形成電荷轉 電壓轉換區之區域。 氧化物内襯層1804沿著渠溝718、720之内部表面生長。 可在形成氧化物内襯層1804之前執行選用之氮化物拉回。 氮化物拉回涉及當氧化物内襯層1804生長於渠溝718、720 中時回蝕氮化物層1802之一部分以暴露渠溝718、720之轉 角以達成圓整目的。 接著在像素1300上方形成遮蔽層1806，且將其圖案化以 產生開口 1808(圖18B)。開口 1808僅在渠溝718上方形成， 而渠溝720由遮蔽層1806覆蓋。接著經由氧化物内襯層 1804之一部分、氮化物層18〇2之一部分及襯墊氧化物層 1800之一部分將n型摻雜劑植入至開口 18〇8中（如箭頭所表 示）。植入之摻雜劑沿著渠溝718之底部之外部部分及緊鄰 於方框1000的渠溝718之外部側壁形成η型隔離層614。 接著移除遮蔽層1806,且在像素13〇〇上方形成另一遮蔽 層1810’且圖案化該另一遮蔽層181〇以產生開口 ι812(圖 18C)。將氮化矽材料沈積至開口 1812中以形成氮化矽層 1814。氧化物内襯層18〇4及氮化矽層1814形成沿著渠溝 718、720之内部底部及側壁安置之介電結構。如結合圖15 所描述’氧化物内襯層1804與氮化矽層1814之間的界面含 有且保持固定正電荷。 158344.doc
S -22- 201222801 在形成氮化碎層1814之後’接著可執行η型換雜劑至準 溝718、720中之選用之低能量植入以使石夕-二氧化石夕界面 純化。此程序未在圖中展示。 接下來，如圖18D中所展示，移除遮蔽層181〇，且在〇型 矽半導體層706之表面上方形成介電材料1816。介電材料 1816填充渠溝718、720。接著自矽半導體層7〇6之表面移 除介電材料1816 ’直至介電材料1816僅填充渠溝718、 720(參見圖18〇)。介電材料1816之上部表面實質上與石夕半 導體層706之上部表面齊平。通常，亦移除襯墊氧化物層 1800及氮化物層18〇2，且在矽半導體層7〇6之表面上方形 成氧化物層1 8 1 8。 通常，亦在單獨製程中移除氧化物層1818，且在矽半導 體層706之表面上方形成薄的閘極氧化物層182〇 ^在閘極 氧化物層1820之表面上形成轉移閘極7〇4，隨後沈積氮化 矽層1822。氮化矽層1822及閘極氧化物層182〇形成一介電 結構’諸如圖14中所描緣之結構。而且，如結合圖14所描 述，閘極氧化物層1820與氮化矽層1822之間的界面含有且 保持固定正電荷。 - 現參看圖19，展示沿著圖2中之線Ε_Ε，的對數淨摻雜濃 ,f對冰度之®。值Ndl切表面處之訂紮層2斷峰值接雜 濃度^釘紮層2〇〇之接面深度。 圖20說明沿著圖13中之線F_F，的例示性之對數淨推雜濃 ，對深度之圖。值Nd2切表面處之釘紮層繼之峰值換雜 濃度。&2為^+釘紮層702之接面嘍疮g, ΟΛ ,々 丧木度。圖20中之峰值摻雜
* 158344.doc S -23- 201222801 位準及接面深度小於圖19中所展示之峰值摻雜位準及接面 深度。圖20中之較低值係歸因於併入矽表面之上的介電堆 疊中之固定正電荷。減小之峰值摻雜位準及較低之接面深 度為短波長光提供改良之量子效率。 現參看圖21，展示靜電電位對穿過圖2中之線E_E，及圖 13中之線F_F，之深度。與先前技術釘紮層2〇〇及儲存區 相比，與釘紮層7〇2及儲存區7〇〇之表面接面相關聯之空乏 區較接近矽表面。此係歸因於併入矽表面之上的介電堆疊 中之固定正電荷。使與釘紮層7〇2及儲存區7〇〇之表面接面 相關聯之空乏區較接近矽表面為短波長光提供改良之量子 效率。 本毛明已特定地參考其特定較佳實施例加以詳細描述， 但將理解，在本發明之精神及料内，可實現各種改變及 修改。舉例而言，像素600、13〇〇之特徵已參考特定導電 類型加以描述。在根據本發明之其他實施例中，可使用相 反導电類型。另外’在根據本發明之其他實施例中，可省 略f共用像素600、13〇〇中所說明之特徵中之—些。舉例 而^釘紮層702不必包括於像料。在根據本發明之其 他實鈀例中’纟大器電晶體(SF)或電荷轉電壓轉換區106 可由兩個或兩個以上像素共用。 而且’儘管本文中已描述了本發明之特定實施例，但應 注-，本申請案不限於此等實施例。特別是，關於一實施 例所描迷之任何特徵亦可在其他實施例中使用（若相容）。 而且’不同實施例之特徵可交換（若相容）。 158344.doc
S •24- 201222801 【圖式簡單說明】 圖1描繪根據先前技術之CMOS影像感測器中通常所使用 的像素之俯視圖； 圖2說明沿著圖1中之線A-A·的橫截面圖，其描繪先前技 術之像素結構； 圖3描繪沿著圖1中之線Β_Β，的橫戴面圖，其描繪先前技 術之像素結構； 圖4為根據本發明之實施例中之影像擷取裝置的簡化方 塊圖； 圖5為適合用作圖4中所展示的根據本發明之實施例中之 影像感測器406的影像感測器之簡化方塊圖； 圖6說明各自適合用作圖5中所展示的根據本發明之實施 例中之像素502的兩個例示性像素之俯視圖； 圖7描繪沿著圖6中之線C-C'的橫截面圖； 圖8描繪沿著圖6中之線D-D，的橫截面圖； 圖9為用於製造包括於根據本發明之實施例中之影像感 測器中的像素之一部分的方法之流程圖； 圖10Α至圖10D描繪用於產生圖7中所展示的根據本發明 之實施例中之STI區714、716及隔離層614之方法； 圖11Α至圖11Β描繪用於產生圖8中所展示的根據本發明 之實施例中之STI區714、716及隔離層614之方法； 圖12為根據本發明之實施例中的第二像素結構之樺截面 圖； 圖13描繪根據本發明之實施例中的第三像素結構之樺截 s 158344.doc -25· 201222801 面示意圖； 圖14說明圖13中所展示之區域1310之放大視圖； 圖15描繪圖13中所展示之區域1308之放大視圖； 圖16描繪根據本發明之實施例中的第四像素結構之橫截 面示意圖； 圖17說明圖16中所展示之區域1606之放大視圖；及 圖18A至圖18F描繪用於產生圖13中所展示的根據本發 明之實施例中之STI區1309、1311及隔離層614之方法； 圖19描繪沿著圖2中之線E-E’的對數淨摻雜濃度對深度 之圖； 圖20說明沿著圖13中之線F-F’的對數淨摻雜濃度對深度 之圖；及 圖21描繪靜電電位對穿過圖2中之線E_E，及圖13中之線& F·之深度。 【主要元件符號說明】 1G〇 像素 102 光偵測器 104 接點 106 電荷轉電壓轉換區 108 接點 110 源極隨耦器電晶體之閘極 111 信號線 112 接點 114 隔離層 158344.doc .26- 201222801 200 釘紮層 202 儲存區 204 層 206 基板層 208 淺渠溝隔離 210 介電材料 400 影像擷取裝置/數位相 402 光 404 成像級 406 影像感測器 408 處理器 410 記憶體 412 顯示器 414 其他輸入/輸出（I/O) 500 影像感測器 502 像素 504 成像區域 506 行解碼器 508 列解碼器 510 數位邏輯 512 類比或數位輸出電路 600 兩個鄰近像素 602 光偵測器 604 接點 .27. 158344.doc 201222801 606 電荷轉電壓轉換區 608 重設閘極 610 放大器電晶體之閘極 612 接點 614 隔離層 700 儲存區 702 釘紮層 704 轉移閘極 706 矽半導體層 708 基板層 710 蟲晶層 712 基板 714 淺渠溝隔離 716 淺渠溝隔離 718 渠溝 720 渠溝 722 介電材料 1000 將形成光偵測器之區域 1002 將形成電荷轉電壓轉換區之區域 1004 遮蔽層 1006 開口 1008 遮蔽層 1010 開口 1100 遮蔽層 158344.doc -28 - 201222801 1102 開口 1200 井 1300 像素 1302 矽-二氧化矽界面 1304 矽-二氧化矽界面 1306 介電結構 1308 待放大之區域 1309 淺渠溝隔離（STI)區 1310 待放大之區域 1311 淺渠溝隔離（STI)區 1400 閘極氧化物層 1402 氮化矽層 1404 固定正電荷 1406 界面’ 1500 介電結構 1502 氧化物内襯層 1504 氮化矽層 1506 固定正電荷 1508 界面 1600 介電結構 1602 閘極氧化物層 1604 氮化矽層 1606 待放大之區域 1700 固定正電荷 s 158344.doc -29- 201222801 1800 襯墊氧化物層 1802 氮化物層 1804 内襯氧化物層 1806 遮蔽層 1808 開口 1810 遮蔽層 1812 開口 1814 氮化物層 1816 介電材料 1818 氧化物層 1820 閘極氧化物層 1822 氮化矽層 RG 重設閘極 RS 列選擇電晶體 SF 放大益電晶體 STI 淺渠溝隔離 TG 轉移閘極 VDD 電壓供應 VOUT 輸出端 30 158344.doc
Claims (1)
- 201222801 七、申請專利範圍： 1. 種包含具有複數個像素之一成像區域之影像感測器， 其中至少一像素包含： 光该測器’其包括安置於具有一 η導電類型之—石夕 半導體層中之具有一Ρ導電類型之一儲存區； 第淺渠溝隔離區’其橫向地鄰近於該儲存區而安 ;Λ；δ夕半導體層中，其中該第一淺渠溝隔離區包含形 成於°亥硬半導體層中之—渠溝，該渠溝包括沿著該渠溝 之一内部底部及側壁安置之一第一介電結構，其中該介 電結構包括安置於氧化物内襯層上方之一第一氮化矽 層；及 具有該η導電類型之一隔離層，其僅部分地沿著緊鄰 於該儲存區之㈣紅-外部底部及側壁安置於該石夕半 導體層中。 2.如請求項1之影像感測器，复 進一步包含.具有該ρ導電 類型之一電荷轉電壓轉換F ^ 換其安置於該矽半導體層 中；及一轉移閘極，其安番狄# _丄 置於s亥儲存區與該電荷轉電壓 轉換區之間。 3. 其進一步包含一第二淺渠溝 區橫向地鄰近於該電荷轉電 體層中，其中該第二淺渠溝 内部底部及側壁安置之一第 構包括安置於一閘極氧化物 如請求項2之影像感測器， 隔離區，該第二淺渠溝隔離 壓轉換區而安置於該矽半導 隔離區包括沿著該渠溝之— 二介電、结構，其中該介電結 層上方之一第二氮化矽層。 158344.doc 201222801 4. 如請求項2之影像感測器，其進一步包含具有一 n導電類 型之一井，該井橫向地鄰近於該電荷轉電壓轉換區而安 置於該矽半導體層中。 5. 如s青求項1之影像感測器，其進一步包含具有該η導電類 型之一釘紮層’該釘紮層安置於該儲存區上方且連接至 該隔離層。 6. 7. 9. 如請求項5之影像感測器，其進一步包含安置於該釘紮 層及該矽半導體層之至少一部分上方之一介電結構，其 中該介電結構包括安置於該釘紮層及該矽半導體層上方 之一閘極氧化物層及安置於該閘極氧化物層之至少一部 分上方之一層氮化石夕層。 如請求項6之影像感測器，其中該氣化矽層在定位㈣ ^測器與該電荷轉電壓轉換區之轉移閘極下^ 影像指員取裝置中 成像區域之影像感測器 之 種包含具有複數個像素 其中至少一像素包含： 一光債測器，其包括 半導體届由 括女置於具有—η導電類型之— ▲中之八有一ρ導電類型之一儲存區； 切2 Ρ導電類型之—電荷轉電壓轉換區，盆安置 该矽4·導體層中； 八文置 一轉移閘極，复攻甚μ 換區之間；4置㈣光偵測器與該電荷轉電遷 158344.doc 201222801 一第一淺渠’/冓隔離區’其橫向地鄰近於該光偵測器而 安置於該矽半導體層中，其中該第一淺渠溝隔離區包含 形成於該層中之一渠溝，該渠溝包括沿著該渠溝之一内 部底部及側壁安置之一第一介電結構，其中該第一介電 結構包括安置於氧化物内襯層上方之一第一氮化矽層； 具有該η導電類型之一隔離層，其僅部分地沿著緊鄰 於該儲存區之該渠溝之一外部底部及一側壁安置於該矽 半導體層中；及 第一淺渠溝隔離區，其橫向地鄰近於該電荷轉電塵 轉換區而安置於該矽半導體層中，其中該第二淺渠溝隔 離區包含形成於該矽半導體層中之一渠溝，該渠溝包括 沿著該渠溝之一内部底部及側壁安置之一第二介電結 構，其中該第二介電結構包括安置於一閘極氧化物層上 方之一第二氮化矽層。 10.如請求項9之影像感測器，其進一步包含具有該η導電類 型之一釘紮層，該釘紮層安置於該儲存區上方且連接至 该隔離層。 Π_如請求項10之影像感測器，其進一步包含安置於該釘紮 層及該矽半導體層之至少一部分上方之一介電結構，盆 中該介電結構包括安置於該釘紮層及該矽半導體層上方 之一閘極氧化物層及安置於該閘極氧化物層之至少—部 分上方之一層氮化石夕層。 12_如請求項1〗之影像感測器，其中該氮化矽層在該轉移閘 極下方延伸。 158344.doc
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