TW201201298A - Method for producing semiconductor components, and corresponding semiconductor component - Google Patents

Description

201201298 六、發明說明： 【發明所屬之技術領域】 本發明關於一種製造半導體構件的方法及利用此方法 得到的半導體構件。 【先前技術】 在終消費者電子裝置（Consumer Electronics; CE)，一般 將微電子構件（積體電路；1C)在一導線架

Flat Paok No Lead; QFN)或層疊物基材（leadless Grid Array; LGA或Ball Grid Array; BGA)上設成相鄰或上下重疊並利 用金屬絲結合件或倒裝（Flip)晶片技術接觸，以作第一位準 封裝（First-Level-Package)。在晶片安裝後，將導線架或層 疊物基材用模料（Fi-稱壓模料）灌鑄，並鋸切以作切分。這些 裝置在一道回流（Reflow)軟銲方法中軟銲到第二位準電路 板上。 所謂的「無導線（Leadless)殼體」，例如LGA或QFN , 越來越多的方面將傳統的殼體隨支腳（Beechen)撕離，例 如：小外輪廓積體電路（S〇IC)或塑膠晶片載體（RLCC)撕離。 LGA技術係一種系列封裝程序：包括晶片附著 (Die-Attach)’電線結合及模鑄（亦稱灌膠壓鑄）。此外，在 封裝時需較多空間以作金屬 的 ％疋少的勹、尖 過程，為了應用微電子，作新的封裝。在所謂的Embedded

Wafer Level Ball Grid-Array 方法中 置程序（Pick and Place)中以活性表 ’晶片在一「拾取及放 面朝下設到一個一設有 4 201201298 雙面粘著膜的載體上，然後灌膠。如此g + 匕w成所謂的複合3日 圓或再組構的（rekonfiguriert)晶圓 「 曰 再建構晶圓 (reconstituted Wafer)〕，呈一塑膠盤（特为丨 θ n 岡 竹乃j疋晶圓形式）的形 態，晶片埋入該塑膠盤中，然後將塑膠盤從載體分開， 此，晶片的端子露空。如此，陆# 隨後可作配線 (Umverdrahtung)。要作配線，係使用—般 J缚層技術和材 料。複合晶圓的端子墊片（Anschlufipad)(亦稱端子接點）隨 後設以鮮錫團（Lotbump)。利用鑛切將這此播" —傅件從複合晶圓 切分出來。 DE 10 2007 020 656 A1發表了一種具半導體晶片的工 作物以及製造這種工作物的方法。此製造古 ★母/7在包含以下步 驟：提供至少二個半導體晶片（它們具一第_ ^ 王表面和一第 導電層施到第二主表面的區域上，將一鑄造料 二主表面），將半導體晶片以其第一主表面放在一載體板的 上側，將一 施到導電層 【發明内容】 依申請專利範圍第1項之製造半導體構件的本發明方 法以及依申請專利範圍第9項之利用此方法得到的半導體 構件提供一種極端小型化的晶片封裝，其優點由：敏感的 晶片表面在灌膠後已受保護以免環境影響及污染。此外它 們提供異於除塵室技術所需之薄膜技術的另一種廉價的方 式。同時可用簡單方式製造一種到埋入的晶片的媒通道。 本發月基於一項認' 知：該敏感的晶片表面可用以下方 201201298 式以簡单的方式保嗜·故 半導#日H、u •將—導電膜施到載體（它需暫時設以 導電膜)利用-構造1=了活性 造化㈣，故端::：到導電…由於使用構 式明片的敏感區域可保持不帶有塑 二=!電膜上的晶片灌膠'然後將導電的膜隨灌了 撕離’“之不帶模料的活性表面完全用 導電膜蓋住，因此B y生 此曰曰片表面不會有在此階段受污染之虞。 枯者」—财這方面表p種材料液的接合。 最好在載體撕離後，在該半導體構件切分之前，宜製 件以將導電膜與半導體晶片的端子接點連接 將導電膜構造化。 在申請專利範圍附屬項中係本發明標的之有利之進一 步特點及改良。 在-較佳實施例中，該導電的膜為一金屬膜，特別是 -銅膜。粘著層係指可撕離而不留殘餘物的粘著層。在此， 枯著層係用熱撕離，或者，如使用一读明澈触 ^ ^ 远明载體，則利用紫 外線照射撕離。 ' 構造化的粘著層(它用於將半導體晶片固定在導電膜上) 可施覆到晶圓複合物中的導電膜上或半導體晶片上。因此 點著層的施覆作業係-平行程序，此程序比起枯著劑的1 列供應作業來快得多，因此也廉價得多。 枯著層之構造化方式的施覆作業可利用網版印刷達 成。舉例而言，也可使用可光構造化㈣著劑，先施覆本占 著劑，然後構造化，在和種情形，在晶片固定在導電膜上 201201298 之前’將導電膜與晶片表面之間的粘著層構造化，如此不 須作後續的粘著層構造化（例如利用雷射，它有損壞半導體 晶片之虞）。關於導線路的構造化，可使用電路板技術習知 的光刻版程序。 枯著層的構造化作業有數個目的。一方面係將晶片的 端子墊片用粘著劑牢牢保持住。如此，以後要將導電膜作 貝穿接點接到端子墊片就比較簡單。另方面，該半導體晶 片的敏感區域可保持露空。 本發明實施例示於圖式中並在以下說明中詳細敘述。 【實施方式】 圖中相同的圖號表示相同或功能相同的元件。 圖1係依本發明的一較佳實施例的一道製造程序的一 第一程序階段的一橫截面圖。依本發明此較佳實施例，首 先將一粘著層（12)施在一載體板（1〇)上。粘著層（12)做成使 匕可撕離而不留殘餘物料。圖丨顯示具有施覆上去的粘著 層（12)的載體板（10)。 圖2係本發明構件的一實施例的製造程序的第二階 鲛的橫截面圖。依本發明此較佳實施例，一銅膜利用粘著 層（12)固定在載體板⑽上。載體板⑽宜具有晶圓形式， 但也可用其他格式加工。 在隨後的步驟，將m層（16)施在-半導體晶圓上， 並適當地構造化。為此’該枯著劑宜可用光作構造化，如 不用此方《舉例而言，也可將粘著劑利用網版印刷施覆。 201201298 粘著劑構造化成使端子墊片以及位在晶圓上的晶片的敏感 的區域不含粘著劑。然後將半導體晶圓切分成個別的半導 體晶片。 士不將粘著劑施在半導體晶圓上，也可將粘著劑施到 銅膜（14)上。 圆3係一本發明構件的一實施例的製造程序的第三階 段的橫截面圖。依本發明此較佳實施例，在切分後，將半 導體晶片（18)及（20)利用構造化之粘著層（16)粘到銅膜（14) 上，使它的含有端子墊片（22)的表面朝向膜（14)，但不與膜 接觸成導電方式。圖3中可看到二個晶片（18)(2〇)，它們利 用構造化的粘著層（16)施在該膜（14)〔它固定在載體上〕上。 此例子係不同的晶片。它們來自不同晶圓，二者皆依本發 明方法製備晶片（18)係一種因用途而異的積體電路。晶片 (20)係為一感測器，具一敏感的區域（24)。用此方式，一模 組之相關晶片在重組態的晶圓中已互相組合設置。然而， 利用本發明的方法當然也可製造只具一種晶片種類的重組 態之晶圓。 在粘到銅膜（14)上後，晶片（18)及（2〇)用模料（26)灌膠。 這點可利用壓縮片（Sheet)或轉印模方法達成。在此，模製 方法的選擇及加工格式的選擇可有變通性地互相配合。 圖4係一本發明構件的一實施例的製造程序的第四階 段的橫截面圖。 圖4顯示從載體板（10)分離後的重組構的晶圓。此時將 晶片（18)及（20)埋入模料（26)中並將下側用銅膜（14)蓋住。 8 201201298 圖5係一本發明構件的一實施例的製造程序的第五階 段的橫截面圖。將重組態的晶圓從載體板（1 〇)撕離後，銅膜 (14)的一些區域〔在這些區域中須做貫穿接點（28)接到晶片 (18)及（20)的端子墊片（22)〕露空，這點宜利用光刻版及蝕 刻造成，並利用接到墊片的貫穿接點（28)造成導電連接。然 後將銅膜（14)構造化，以造成導線路的連或外部墊片，並使 敏感區域（24)露空，以使媒能到達。此外，金屬面仍設以一 適合的（例如可軟銲的）表面，並將其餘區域鈍化，例如用銲 料阻擋漆（Lotstoplack)。各依用途而定，可將構造化的銅墊 片設以銲料珠（30)(亦稱“ban，，），或當作LGA端子使用，最 後將重組態過^曰曰圓沿目5所示之虛線切分成個別元件。 迫點可利用鋸切、用雷射、水柱刀或類似習知技術達成。 依本發明此實施例的半導體構件係為一感測器模組， 匕具有一 ASIC晶片（18)及一感測器晶片（2〇)〔二者埋入模 料（26)中並與構造化的銅膜（14)互相連接成導電。此外，晶 片（18)(20)經構造化皂導電膜（14)與銲料珠（3〇)連接。 本發明特有利於用於終消費者電子產品用途的多功能 感測器模組’例如用於行動無線電用途，個人數位幫手 (pD山A) ’膝上型電膜等中需要有廉的封裝，同時構造尺 桎端小型&。然而本發明當然不限於感測器晶片，而原則 上可用於任何半導體晶片。 ’、 【圖式簡單說明】 圖1係一本發明構件的一實施例的製造程序的第一階 201201298 段的橫截面圖； 圖2係一本發明構 第二階 第三I5皆 第四（5皆 第五階 再件的一實施例的 段的橫截面圖； 造程序的 圖3係一本發明構 再件的一實施例的製 段的橫截面圓； 程序的 圖4係一本發明構 段的橫截面圖；冓件的-貫施例的製造程序的 圖5係一本發明構件的-實施例的製造程序的 段的橫截面圖。 的 【主要元件符號說明】 (〇 載體板 (12) 枯著層 (14) 銅膜 (16) 粘著層 (18) 晶片 (20) 晶片（感測器） (22) 端子墊片（端子接點） (24) 敏感的區域 (26) 模料（模封裝件） (28) 貫穿接點 (30) 銲料珠 10

Claims (1)

1. 201201298 七 、申請專利範圍： 1.-種製造半導體構件的方法，具有以下步驟： ——將一導電的膜（M)固定在一載體（1〇)上； --使用-㈣層（16)將半導體晶片⑽⑽枯到該導 電的膜（14);其中： 該半導’體晶片（18)(2G)之具端子接點（22)的活性表面位 在晶片（18)(20)之朝向該膜〇4)的那一面上； --將㈣在導電的膜（M)上的晶片用―模 膠；及 ——將導電的臈⑽隨灌過膠的晶片（ (10)撕離’其特徵在·· 科 ――將該枯著層⑽作構造化，使得至少該半導體晶片 的端子接點（22)不含該㈣層⑽且維持不具有該 2·如申請專利範圍第丨項之方法，其中： 該導電的膜(14)為一金屬臈，特別是一銅臈。 3. 如申請專利範圍第1或第2項之方法，1中. 上。將該導電的膜（14)利用-枯著層（12)固定在載體（1〇) 4. 如申請專利範圍第1或第2項之方法，发中. 將該導電的膜（14)設以該構造化的姑著層。 5·如申請專利範圍第1或第2項之方法，其中. 將一個具有該半導體晶片的晶 、 構造化的㈣層（16)。 以該 201201298 6. 如申請專利範圍第！或第2項之方法，其中： 該載體（10)撕離後’製造接觸件（28)以將該導電的膜（14) 與半導體晶片（1 8)(20)的端子接點（22)連接。 7. 如申請專利範圍第6項之方法，其中： 該導電的膜（14)在製造該接觸件（22)後作構造化。 8. 如申請專利範圍第7項之方法，其中：· 在該導電的膜（14)作構造化後將該半導體構件作切分。 9. 一種半導體構件，具有： ——至少一半導體晶片（18)(20)，該半導體晶片具有一 個帶有端子接點（22)的活性表面； 模封裝件（26)，其中該至少一半導體晶片（18)(20) 埋入模料中的方式使得至少該端子接點（22)露空；及 配線，以將該至少一半導體晶片（1 8)(20)的端子 接點（22)作接觸；其特徵在： 該配線包含一構造化之導電的膜（14)，且利用一構造化 的粘著層（16)固定在該至少一個半導體晶片（18)(2〇)上該 枯著層（16)至少部分地蓋住該活性表面； 其中s玄粘著層（1 6)構造化成使得至少該半導體晶片 (18)(20)的端子接點（22)不含粘著層（丨6)。 1 0.如申請專利範圍第9項之半導體構件，其中·· §亥半導體晶片係一感測器（2〇)。 11.如申請專利範圍第9或第丨〇項之半導體構件，其中： 該構造化的粘著層（16)具有露空部以供感測器（2〇)的敏 感區域露空。 12 201201298 1 2.如申請專利範圍第9項之半導體構件，其中： 在模封裝件（26)中至少設另一半導體晶片（18)，該另一 半導體晶片（18)利用該構造化之導電的膜（14)與半導體晶片 (20)呈導電連接。 八、圖式： (如次頁） 13