TW201140803A - Voltage converter and systems including same - Google Patents

Description

201140803 六、發明說明： 【發明所屬之技術領域】 本發明係關於一種電壓轉換器及包含其之系統。 【發明内容】 一種電壓轉換器裝置，包含：包含電路側與非電路側 的半導體晶粒；在半導體晶粒之電路側上的高側橫向擴散 金層氧化物半導體（LDMOS )場效電晶體（FET );高側 L D Μ ◦ S F E T的源極區域；在半導體晶粒電路側上的低側 LDMOS FET ;電性耦合高側LDM0S FET源極區域之低側 ·» LDMOS FET的汲極區域；以及一輸出級，其中該輸出級會 被電性連接到高側LDM〇s FET的源極區域以及低側 LDMOS FET的汲極區域。 一種電壓轉換器裝置，包含：半導體晶粒，其係包含： 單一半導體基板；形成在單一半導體!基板上方並且包含源 極區域及極區域與電晶體閘極的低側電晶體；形成在單 半導體基板上方並且包含源極區域、汲極區域與電晶體 閘極的高側電晶體；在半導體晶粒内並插入於低側電晶體 的汲極區域與高側電晶體的源極區域之間的傳導結構，其 中該傳導，構電性輕合半導體基板、低側電晶體的汲極區 域乂及问側電曰曰體的源極區域；低側電晶體的沒極區域會 經由至少該傳導結構而電性耦合到高側電晶體的源極區 域；高側電晶體的汲極區域會電性連接到裝置電壓輸入 (VIN )插腳輸出，且低側電晶體的源極區域會電性連接到 201140803 表置接地（Pgnd )插腳輸出。 一種形成電壓轉換器裝 衣置的方法，包含：接供i一丰 導體基板；形成低側電晶 π 电日日體於早一半導體基板上方，其中 低側電晶體包含低側雷曰縣 *日日體源極區域、低側電晶體汲極區 、、及低側電aa體閘極；形成高側電晶體於單一半導體基 板上方：”尚側電晶體包含高側電晶體源極區域、高側 電晶體丨及極區域以及高側雷a興叫κ j電日日體閘極，形成傳導結構於低 側電晶體沒極區域與高側雷s辨.κ 门风％日日體源極區域之間；電性耦合 傳導結構與半導體基板； - 电r生锅〇傳導結構與低側電晶體 汲極區域；電㈣合低側m及極區.域與高側電晶體源 極區域。 一種電子系統，包含：一電壓轉換器裝置，其係包含： 包含電路側與非電路側的半導體晶粒；在半導體晶粒之電 路側上的高側橫向擴散金屬氧化物半導體（ldm⑹場效 電晶體（FET );高側LDMOS FET的源極區域；在半導體 日日粒®路側上的低側LDMOS FET ;低側LDMOS FET的汲 極區域，其係電性耦合高側LDM〇s FET的源極區域；以及 一輸出級，其中該輸出級電性連接到高側LDM〇s FET的源 極區域以及低側LDMOS FET的汲極區域；一處理器，其經 由第一資料匯流排而電性耦合到電壓轉換器裝置；記憶 體’經由一第二資料匯流排，電性耦合到處理器；以及一 電源’其係提供電壓轉換器裝置、處理器與記憶體電力。 【實施方式】 圖1描述根據本教理實施例所設計的半導體裝置1 〇。 201140803 描述至少—部份的直流（Dc)對dc轉換器，其係且 ^同封裝的半導體晶粒，其係包括具有可提供控制器金 屬氧化物半導體場效電晶體積體電辟;（M〇SFET IC)之控 制電路12 (亦即，控制器）的第一晶粒。® 1進一步描述 第一 MOSFET晶粒，其係包括在單一半導體晶粒上的一或 更多個高側電路裝f 14 (亦即，高，1電路）與-或更多個 低側電路裝置16 (亦即，低側電路），譬如單片的矽、砷 化鎵、或其它半導體材料。DC對DC轉換器裝置的方塊圖 係描述於圖2,其係同樣地描述控制器電路12、在裝置操 作期間内被連接到VlN插腳輸出並且適合電性耦合Vin的高 側電路14以及在裝置操作期間内被連接到功率接地（Pgnd) 插腳輪出並且適合電性耦合Pgnd的低側電路16。在V⑺與 Pgnd之間之高側裝置14與低側裝置16之間的互連會被視 為、、半橋接〃。根據本發明實施例^設計的半導體裝置電 壓轉換器則包括封裝物插腳輸出以及插腳分配，譬如那些 在圖式中所描述者。 根據本教示所形成的裝置實例包括但不限於具有共同 包裝尚側MOSFET以及外部Schottky二極體的非同步降壓 DC對DC轉換器（亦即，、'非同步降壓，，轉換器）、具有 共同包裝高側與低側M0SFET的非同步降壓DC對DC轉換 器、具有共同包裝高側與低側M0SFET的同步降壓DC對 DC轉換器、具有共同包裝M0SFET的升壓DC對DC轉換 器（同步升壓）、以及具有共同包裝MOSFET與Schottky二 極體的升壓DC對DC轉換器等等。 6 201140803 ^單-晶粒㈣置設計，包括在單—晶粒上低側裝 '’側裝置兩者’其係在此被視為、'功率晶粒，’。功^ 晶粒包括在單片矽或盆它丰導，其& μ古μ 人八匕千導體基板上同側功率電晶體盥 低側功率電晶體兩者。一 ，、 種功率日日粒係被揭露於共同申士主 :的美國專利申請案，序號胸〇,229，2_年5月心 提出申晴，且標題為、、依據平面裝置、結構與方法之功率 轉換器的共同自妒t i i 包4方法。與現有申請案共同受讓並以引 用方式併人文令的本中請案，其係描述功率晶粒連同在個 別晶粒上具有控制器電路之控制器積體電路的使用，該個 別晶粒可被個別包裒並且放置在譬·如印刷電路板（PCB)的 支撑基板上’或者以兩個別晶粒共同包裝入單一半導體裝 置内’譬如被封裝的半 衣π千导體裒置。在該併入申請案中所參 考之功率晶粒平台，其係可整合充當做低側而的溝渠場 效電晶體（FET )，以；^右各似古知，p 乂及充田做冋側FET之具有深溝渠側的 橫向FET。

以下本發明的教示描述功率晶粒，其係包括種種功率 輸出轉換結構與屬性。功率晶粒的此實施可應用橫向酿 來做為低側與高側裝置兩者的電晶體。同樣地，低側FET 的沒極可經由半導體基板與深溝渠金屬而被連接到高側 l· ET的源極。此外，一種形志奘番认制— 裡办玖衮置的製程可包括藉由使用高 側與低側FET兩者的相同製程特徵來減少遮罩數目。結果 產生的裝置則可在較高切換頻率上提供改善性能，其係由 於低側FET的減少間極充電。因為品質因數R0N*Q減少， 所以該裝置具有在高切換頻率（例如，頻率&大約千 201140803 ; 赫兹）的減少功率耗損、高負載循環應用（例如，大

、’J υ · ) v I1S 的ν〇υτ)、以及低電流應用（例如，小於大約i 〇A的操作 電流）。根據本教示的裝置則可被硌改以用於任何電壓額 定值’特別在大約5V至大約100V，例如大約3〇伏特。 將理解的是，以下之實施例說明在相同矽片或其它半 導體基板上個別位置上之兩橫向N-通道擴散金屬氧化物半 導體（NDMOS )裝置的形成，但是將被確認的是，該說明 可被修改以形成兩橫向PDMOS裝置。該些裝置可被形成在 如以下與圖式中所呈現之彼此遠隔之晶粒上的位置，或者 該些裝置可彼此相鄰。再者，因為本教示的一種方法係參 考兩橫向NDMOS裝置的形成來說明，所以該本體區域（例 如）被描述為P本體區域（亦即，P型本體區域），同時本 結構將是橫向PDMOS裝置的N本體區域，其係並且一般被 視為、、本體區域”。此外，、、P埋藏層"（PBL· ) —般被視 為'"埋藏層"。 圖3A描述本教示的實施例，其係包括形成以提供功率 晶粒的裝置。如圖3A所描述’功率晶粒包括當作低側電路 裝置的低側FET30以及當作高側電路裝置的高側FET32。 低側FET30與高侧FET32會被描述為彼此隔開，以強調它 們可被形成在單一半導體基板（譬如矽半導體晶圓）上的 隔開位置’而且在使用期間内，其係會處於單一半導體晶 粒上的隔開位置上。不過，它們亦可彼此相鄰地形成，以 致使例如在圖3A中的溝渠導體56與溝渠導體80 (在以下 描述）係為相同的結構。此替代實施例會被描述於圖3B， 201140803 其中FET30、32會彼此相鄰地形成，其係具有溝渠導體57 被插入於兩FET之間。 低側FET30例如包.括：半導體基板34，其係被摻雜成 N+傳導性並具有大約1E18至大約1E2〇原子數/立方公分的 摻雜濃度；生長、沈積或附著的磊晶半導體層36，其係被 摻雜成N型傳導性，具有大約1E14至大約1Ei8原子數/ 立方公分的摻雜濃度，但卻低於N+半導體基板的摻雜濃 度；P摻雜埋藏層（在此亦被視為、、p埋藏層，，或、、) 38，其係具有大約1E15至大約1E18原子數/立方公分的摻 雜/辰度，P本體區域4〇，其係被摻雜成p型傳導性，具有 大約1E16至大約1E18原子數/立方公分的摻雜濃度；n + 源極區域42,具有大約m8至大約5E2〇原子數/立方公分 的摻雜濃度；N漂移區域44,其係具有大約1£14至大約 原子數/立方公分的摻雜濃度；N+摻雜隔離區域Μ， ”有大，力1E18至大約5E2〇原子數/立方公分的摻雜濃度 石夕化物結構48、50;N +摻雜沒極區域51，具有大約iei8 至大約5E20原子數/立方公分的摻雜濃度；介質52 閘極54 ’㊉成溝渠導體：56與源極接點 傳導金屬源60。 守增’以及 側裝置32例如包括：半導體基板34，其係被換雜成 性’摻雜濃度十E18至大約⑻。原子數/立= 刀，生長、沈積或附著的磊晶半 N型僖導枓，故A 干等體層36 ,其係被摻雜成 八八，多’准濃度大約1E14至大約1E18原子數/立方 么为，但卻低於N+半導 牛導體基板的N+摻雜濃度；p摻雜埋藏 201140803 層62 (在此亦被視為、、P埋藏 大約至大約·原子數/立方二V，其係具有 Α . 立方公分的摻雜濃度丨ρ太 體區域64，其係被摻雜成ρ型傳 I得導性並且具有大約1E1 至大約1E18原子數/立方公分的 乙广 ^ /雜/晨度，N +源極區域 66，具有大約1E18至大約5E20原子赵/#女、、 原子數/立方公分的摻雜濃 度，N·漂移區域68，其係具有大約1£14至大約則 數/立方公分的摻雜濃度；N+摻雜隔離區域7〇，具有大約 1E18至大約5E20原子數/立方公分 乃a刀的#雜濃度；N +摻雜汲 極區域7卜具有大約ιΕ18至大約 大，力5E2〇原子數/立方公分的 4雜濃度；石夕化物結構72、74;介質％;傳導閘極μ;形 成溝渠導體80與源極接點82的傳導層；以及傳導汲極金 屬 84。 ’ 將注意的是，低側FET30與高侧而32的種種結構可 從以下所討論的相同植入物或層所形成，其係並且將因此 具有相同摻雜物濃《，但卻為了能夠容易解釋而有不同的 編號。 N+關區域46、7G可藉由離子植人於溝渠邊牆以使溝 渠導體56、80分別與p埋藏層％、62隔離所形成。低側 裝置汲極區域51會經由矽化物結構48電性耦合到溝渠導 體56，且溝渠導體56會經由N型磊晶半導體層％而電性 耦合低側裝置汲極區域51到N+半導體基板34。高側裝置 源極區域66經由矽化物結構72電性耦合到溝渠導體8〇， 且溝渠導體80會經由N型磊晶半導體層36電性耦合高側 裝置源極區域66 N +半導體基板34。因此，低側沒極區 10 201140803 域5 1會電性連接到高側源極區域 .^ ^ 埤66。傳導源金屬60可電 陡耦&裝置接地（pGND )插腳輸出’ 同日守傳導汲極金屬8 4 可電性耦合電壓輸入（VlN)插腳輪 .^ ^ π 出’其係例如根據圖2 的電路圖。該基板的下表面（層 a 的底部）可例如接觸如 金屬層之傳導層174以供應該裝置的輸出。 一種形成圖3結構的方法將從 t 攸M下所描述與說明的方 法/、結構明顯可見，例如類似圖8 的方法。一種 替代實施例係描述於圖16，其係被描述於在下面的文字 中。此外，每一結構的功能將從以下說明與伴隨的繪圖而 變得明顯可見。 低側 FET30 與高側 FET32 匕132兩者均可在單一製程内形 成，其係同時形成相似層於每一裝置上。例如，低側p本 體區域40與高側P本，區域64可在單一摻雜順序内被同 時植入。同樣地，源極植入物可形成低側裝置的源極42以 及间側裝置的源極6 6 〇 圖4描述類似圖3的實施例，除了圍繞低側傳導問極 54的介質52以及被覆蓋金屬層9〇所築平（成梯狀）之高 側傳導閘極78 W卜亦即是，圍繞每—閘極的介f並非如 圖3所描述地平面經過整個上表面，而是覆蓋介質、％ 的金屬90向下延伸入該介質中的開口。圖4的實施例因此 $括在低側具有N+邊，46的溝渠，以及譬如築平氧化物的 築平介質52、76。 比起圖3結構’圖4結構會導致更期望的接通電阻 (RDSON )對應崩潰電釋之權衡’以致於可得到性能的改

I 201140803 善。就典型的功率裝置而言，rds〇n會隨著崩潰電壓的增加 而〜加。不過，就不同裝置型態而言，此電麼增加的速率 會不同。較佳地是，將—已知電H電塵範圍的R〇s〇N最 二、化。-裝置可被建構，以致於就已知電壓或電壓範圍而 言，Rdson會被降低，以用於該電麗或電堡範圍。在已知電 壓或電壓範圍中具有降低rds〇n的褒置，其係被稱為具有 更期望的rdson對應崩潰電壓之權彳|。 圖、，·。構括與圖3類似的結構，其係並且額外地包 括在低側FET之溝渠邊牆上的第—介電以及以 侧咖之溝渠邊牆上的第二介ff„94。❹ 5所描述之二氧切的介電質襯塾92、94而不是馨如那些 在圖3所描述的植入N+邊牆46、7〇，其係可在相同用途上 提供改善的裝置絕緣以及減少的製程複雜度。 圖6結構結合譬如那些在圖5結構所描述的介電質襯 塾92、94連㈣如在圖4所描述且，圍繞傳導FET閘極54、 78的築平（成梯狀）介質9〇。 圖7結構包括沿著譬如那些在圖5所描述之溝渠邊牆 的介電質襯墊92、94兩去，，、，„ t 兩者以及類似那些在圖3所描述之 與介電質襯塾相鄰的N+植入區域46、7〇。包括植入隔離盥 介電質襯塾兩者以當作絕緣椅料，其係會造成電性隔離:； 改善。 圖8-17係為中間結構 或更多個實施例來形成。 程的修改會造成在圖3 —7 製 的截•面，其係可根據本教示的 —般熟諳該技藝者將理解，該 16與17中所描述的任何裝置 12 201140803 將導致低側FET96形成在笛 曰n a 取在第一晶圓位置以及高側 FET98形成在第二晶圓位置的· 7驭耘貫施例，其係起始於可使 用種種方法來形成之圖^結構的製造。例如，ν Μ" ⑽可被形成在N+半導體基板⑽上，接著將擦雜成= 導性的P型磊晶層1 〇4 (其係將袒 、-诼肘知供PBL)形成在N型磊 晶層100上。 在替代製程中，N型蟲晶層可被形成在N+半導體基板 上’且然後’ N3L!^層則被反向摻雜在上區域，以提供淨

P型傳導性到P_層，以形成所謂的PBL，以提供類似結構到 圖8中所描述者D 隨後，主動區域可例如藉由矽局部氧化（L0C0S)製 程被定義在另一晶圓位置’然後分別圖案化用於低側96與 高側98裝置之被植入於埋藏層1〇4内的N漂移區域1〇6、 107’其係例如使用光微影成像製程，以造成圖9結構。雖 然N漂移區域可使用單一製程程序被同時植入，但是為了 清楚說明’低側裝£ 96 # N漂移區域1〇6 %與高侧裝置％ 的Ν漂移區域107具有不同編號。 在圖9結構上的製程可繼續譬如高品質氧化物之電晶 體閘極"貝108的生長、低側FET96與高側FET98兩者之 P本體區域110的圖案化與摻雜以及低側與高側電晶體閘極 112的圖案化與摻雜，其係例如使用根據已知技術的光阻以 及成更夕離子植入順序，來造成圖丄〇的結構。電晶體間 極可k &積層形成’例如多晶石夕，其係、在沈積以後被圖案 閘極夕曰日矽可在沈積期間内被摻雜（亦即，原位摻雜） 13 201140803 或在沈積以後的個別植中被摻 τ攸心雜，或兩者。假如從譬如 金屬的高度傳導材料製成㈣’電晶體間極會維持不被換 雜。在另-實施例中，電晶體閘極112可在植入p本體區

域110以前形成，在該情形中，形〆P本體區域110的P 型植入將藉由電晶體閘極丨丨2與 ，、井王勁區域，經由阻擋該 植入而被自動對準。 接考’圖案化N+源極區域i 14、} 15可分別被植入以用 於低側FET96與高側FET98。在替代實施例中，在以下所 討論之高側與低側FET的N+汲極區域122、123，其係可使 用定義N+源極區域114、115的源極遮罩來植入。層間介 質（ILD )層，例如氧化物材才斗，其德可形成在開極介電質 層以及電晶體閘極112上方，以導致圖！丨。介電質層i 16 因此包括圖10的ILD層與閘極介質氧化物1〇8兩者。 圖Π結構隨後可使用光遮罩來處理，以覆蓋低側裝置 96與高側裝置98,除了未被加罩（未覆蓋）的一部份1^漂 移區域106、107以外。介電f 116會從N漂移區域1〇6、 107上被蝕刻，遮罩會被移除，然後N+植入會被進行以分 別形成低側FET沒極區域122以及高側FET沒極區域123 於N漂移區域1〇6、107内。描述於圖12、結果產生之N+ 漂移區域106、107内的N+沒極區域122、123，其係提供 高度傳導植入N+汲極接點到N漂移區域1 〇6、1 〇7 ^如以上 所s寸論’在替代實施例中’ N+汲極接點12 2、1 2 3可使用定 義N+源極區域114、115的源極遮罩來植入。接著，p本體 接點則使用遮罩來形成’該遮罩使低側FET96以及高側 14 201140803 ET98的P本體區域i〇未被加蓋。可進行—姓刻，以移 除圖12所描述之介電質層U6以及_原極區域&、⑴ 的暴露部份。 選擇性淺Ρ型植入可被進行，以確保該遮罩所暴露的 區域會被換雜成Ρ傳導性，例如在進行不會將Ν+源極層 114、115從Ρ本體區域11〇上方完全移除之不慎蝕刻不足 的事件中。 在蝕刻源極區域i 14、丨15以後，遮罩缺 自動對準石夕化物（亦即，對準金屬儀）製程可二 以造成圖12結構。圖μ描述到低側FET96與高側fet98 兩者之P本體區域^丨〇的石夕化物接點】24，以及到低側 FET98之沒極區域122與到高側耐98之沒極區域123的 矽化物接點126。雖然對準金屬矽化物124、126可在單一 對準金屬矽化物製程内被形成，但是為了輕易說明，在p 本體區域lio上的對準金屬矽化物結構124會與在汲極區 域1 22、1 23上的對準金屬矽化物結構i 26具有個別不同號 碼0 | 接著，進行圖案化缓溝蝕刻，以造成圖13的基板溝渠 130。應泫注意的是，假如低側FET96以及高側FET98被形 成在彼此遠隔的位置上，基板溝渠13〇則將包括兩個溝渠， 一個用於低側FET且一個用於高側FET。假如兩FET彼此 鄰近地形成，那基板溝渠丨3 〇則可以是單一溝渠。 δ玄溝呆可被深蝕刻，以足以延伸到低側FET汲極區域 122、低側FET N漂移區域1〇6、低側FET PBL1〇4、高側 15 201140803 源極區域115、高側FET P本體區域丨1〇、高側FET PBL1〇4 以下、以及至少暴露磊晶層1〇〇内的N +摻雜區域。在N磊 晶層内的N+摻雜區域起因於摻雜物從n +基板丨〇2並且到n 型磊晶層100内的向外擴散。再者，基板溝渠13〇應該比 到南側FET95的石夕化物接點124以及到低側FET汲極區域 1 22的矽化物接點1 26更窄。此外，此溝渠蝕刻會移除一部 份的這些矽化物接點124、126並且^成垂直定向的邊牆於 矽化物接點124、126中，如圖13所描述。到溝渠底部内 的選擇性N +植入（沒被描述）可被進行，其係功能如同通 道阻。 在#代丨生貫施例中，溝渠基板丨3 〇會被敍刻到足以使 N+摻雜半導體基板1〇2暴露的深度。 士以上關於圖3、5與7的討論，被植入的N+隔離區域 可被形成在至少低側FET基板溝渠邊牆内。在這些實施例 中’溝渠邊牆會被播雜，其係例如使)用到低側溝渠邊牆内 的有角度N+離子植入。N+隔離避免隨後形成溝渠導體與低 側裝置之p埋藏層1 〇4之間的電性接觸。 在一實施例中，進行到低側FE士溝渠邊牆内的有角度 N+f入但省略到高側FET之基板溝渠邊牆内的N+植入，其 係疋有利的。例如，將從高側FET基板溝渠邊牆的N+植入 省略其係會造成製程複雜度的減少，其係因為可避免在 遺後、火步驟内摻雜物向外擴散入高㈣FET。N+摻雜物擴 散入高側裝置可減少電性能，其係起因於高側FET源極靠 近基板溝渠，同時如所描述，低側FET的源極則位處更遠 16 201140803 離基板溝渠的位置。如先前所討論，該植入可被進行到基 板溝渠邊牆兩者内（高側FET與低側FET)，如圖3所描 述。 接著，譬如氧化物的介質可被沈積，例如厚度大約^ V爪，然後例如使用隔片㈣被非等肖性姓玄J。這將造成基 板溝渠130内的介質間隔或㈣14〇以及同樣地介質間二 或槻塾U4覆蓋其他垂直表面，譬如圖14所描述的石夕化物 接點124。形成介電質襯墊14〇的製程將提供如圖5·7之種 種實施例所描述的襯墊’不過此介質沈積將不會從圖3與4 所描述的實施例進行。 隨後，譬如鈦、鎢或多晶矽的覆蓋導體會被充填在溝 渠内，並且往後蝕刻或平面化，以導致圖15結構具有圊案 化溝渠導體150以及其他傳導結構152。傳導層15〇、152 可被留在圖15所描述之矽化物接點126層上面，或者它可 被往後#刻到圖16所描述之矽化物接點126層以下。往後 蝕刻圖16所描述之傳導層15〇、152，其係會具有在往後蝕 刻形成概塾144之覆蓋介質以後允許直接接觸矽化物接點 .126的優點。然而’在“些情形中，令人希望的是當它損壞 石夕化物接點124、126時能夠省略溝渠傳導層150、152的 往後银刻。 如圖1 5所示，沿著低側FET邊側上之第一溝渠邊牆的 介電質襯墊140會被插入於溝渠導體15〇以及低側FET96 的P埋藏層104之間。同樣地，沿著高側fET邊側上之第 二溝渠邊牆的介電質襯墊14〇會被插入於溝渠導體15〇以 17 201140803 及南側FET的p埋藏層i〇4之間。 在圖16裝置中，持續以下所說明的製程’其係將不會 造成低側FET汲極區域122與溝渠導體15〇之間的電性耦 合。在圖16貫施例中，自動對準矽化物（亦即，對準金屬 石夕化物）製程可與多晶石夕溝渠充填一起使用以形成石夕化 物結構1 60 ’以電性連接低側FET汲_區域122與溝渠導體 150 ’其係亦可形成矽化物結構丨62、’ 1 64與丨66。 在形成圖15結構以後（或者選擇性，圊16結構）， 晶圓處理可持續以形成完整的半導體裝置。這可包括譬如 氧化物之介電質層170的形成’以覆蓋溝渠導體15〇、在介 電質層1 70上的圖案化傳導層】72、\ 73，例如金屬、以及 後側導體174’譬如圖17所描述的金屬層。被描述為覆蓋 低側FET96之電晶體閘極U2的圖案化傳導層172,其係可 被連接到裝置接地（PGND )插腳輸出；其係可在裝置操作期 間内被電性連接到pgnd。被描述為覆蓋高側fet98之電晶 體閘極112的圖案化傳導層173,其係可被連接到電壓輸Z (VIN)插腳輸出，其係可在操作期間内被電性連接到 在圖4與6的實施例中，插人的圖案化介f㈣可被進行 以造成圖4與6所描述的成梯狀（築平）氧化物。選擇性 純化層則可被形成。 假如低側FET96與高側FET98被形成在彼此遠隔的位 置上，那麼低側FET96的N+汲極區域122 (例如參考圖 17)，其係會經由低側矽化物接點126、低側fet溝渠導體 150、N型磊晶層100、高側溝渠導體i5〇以及高側矽化物 18 201140803 源極接點1 24被連接到南側FET98的N +源極區域11 5。 假如低側FET96與高側FET98彼此相鄰形成以致於兩 裝置用的溝渠導體1 50!_係為單一傳導結構的話，那麼低側 FET96的N+汲極區域122 (例如參考圖I?)則會經由低側 矽化物接點126、低側FET與高側FET溝渠導體1 50以及 咼側FET石夕化物源極接點124被連接到高側FET98的N+ 源極區域11 5。在本實施例中，溝渠導體丨5〇會被使用來電 性連接該裝置的後側以及傳導層丨74，以提供如以下所說明 之裝置的輸出。 後側導體174可提彳共低側FET96與高側FET98所提供 之直流對直流功率轉換器裝置的輸出❶圖丨7的後側導體】Μ 因此可提供直流對直流功率轉換器之低側FET96與高側 FET98所提供之輸出級的輸出（亦即 一相位或相位節點）

區域1 1 4會被綁到裝置接地 19 201140803 該裝置後側上的傳導層 (pGND)。輸出級的輸出可藉由在 1 7 4所提供。 在圖17裝置中，低側裝置96的沒極區域122在電性 上係與高側裝置98的源極區域⑴相同點，其係提供直流 對直流功率轉換器的輸出節點。低側咖6的沒㈣域122 (輸出裝置的輸出）會被電性連接到半導體晶粒的後側（在 此同樣地視為、、非電路側"、1表面,，），在該半導體 晶粒上則形成有高側與低側酿，輸出裝置之輸出的此連 接可使用經過金屬15G以及半導體基板⑽的物理連接來 製造。物理連接包括來自表面的傳導路徑，其係經過N型 遙晶層100,以抵達N+半導體基板1()2。此傳導路徑包括一 傳導結構，譬如所描述的傳導溝渠導體15g。在另_實施例 中’譬如植入擴散區域（亦即，沈降片）的傳導結構可代 替溝渠導體地形成。沈降片實施例係參考2卜32說明如 下。因此’晶粒的後側可提供用於功率裝置輸出級之輸出 的節點，其係'會簡化電性連接。藉由傳導I m所提供之 到輸出級的連接’其係例如可以傳導晶粒附著材料來完成。 圖18描述與圖17所描述者類似的實施例，其係包括 在低側FET之邊側上的第—基板溝渠邊牆’以及在高側FET 之邊側上的第二基板溝渠邊牆。摻雜電性隔離區域1肋可 被植入於第一基板溝渠邊牆内’但卻沒有任何對應的摻雜 區域被植入於第二邊牆内。因此，植入區域18〇則可被插 入於溝渠導體150與低側FET96的p埋藏層1〇4之間，但 在溝渠導體150以及高側FET98的埋藏層11〇之間則沒有 20 201140803 插入任何相應的摻雜區域。 圖1 8的摻雜電性隔離區域1 80可使低側FET96的P埋 藏層104電性隔離溝渠導體15〇，其係比只有介質間隔或襯 塾140更佳。因此，本實施例描述在低側ρΕΤ96邊牆上介 負間隔或襯墊140與摻雜隔離區域丨8〇兩者，以及只有在 向側FET98邊牆上介質間隔或襯墊丨4〇。

本實施例使用到第一邊牆但非第二邊牆内的有角度N +植入來形成’且因此在第二邊牆上沒有相應的N+區域。 由於可避免在隨後退火步驟内掺雜物向外擴散入高側 FET，所以省略來自第二邊牆的N +植入物，其係會造成製 私複雜度減少^ N+摻雜物擴散入高側裝置，其係可減少起 因於罪近基板溝渠第二邊牆之高側FET98源極區域i丨5的 電性性能，同時低側FET96的源極區域丨14則位於更遠離 基板屢渠之第一邊牆的位置。 圖19描述根據本教示方法所形成的N通道ldm〇s (NLDMOS)裝置。_ 19裝置包括與那些描述於圖3類似 ^ 八係並且具有相同編號。如以上所討論，圖3裝 置包=N+半導體基板34以及被摻雜成低摻雜^^摻雜濃度 的=曰日層36 ’其係、並且使用以蠢晶層％底部來阻止的基板 溝木蝕刻來形成。圖〗9裝置包括被大量摻雜N型摻雜物(亦 即’摻雜成N+摻雜濃度）的半導體基板19〇、低摻雜以p 型摻雜物（亦即’摻雜成P摻雜濃度）的蟲晶層192,盆係 且使用以半導體基板19〇底部來阻止的溝渠姓刻所形 成’以致於溝渠導體194、195能夠接觸N+半導體基板 21 201140803 190。N+半導體基板具有大約1E18’至大約5E2〇原子數/ 立方公分的N型摻雜濃度，且P_型磊晶層則具有大約1£16 至大約1E18原子數/立方公分的p_型’摻雜濃度。 因此，圖19裝置提供在P+半導體基板與p磊晶層上 的低側N通道LDMOS裝置與高侧N通道LDM〇s裝置。以 此裝置，N型汲極可形成PN接合。在半導體基板為n+且 磊晶層被N摻雜的N通道裝置實施例中，汲極會形成NpN 接合，其係會由於結果產生的NPN寄生而需要更緊密的製 程控制’以確保N通道裝置的穩固性沒減少。 以先前實施例，持續基板溝渠蝕刻以致於基板溝渠底 部在半導體基板内，其係會提供在基板溝渠内之溝渠導體 與半導體基板19 0之間的低電阻接點。在以上所說明的大 部分實施例中，基板溝渠可被蝕刻到P+或N+基板的深 度，以提供溝渠導體與半導體基板之;間的低電阻接點。不 過，依據不同層的厚度與基板溝渠的寬度，溝渠深度會有 限制。因此’其他實施例則可停止於P或N磊晶層内，例 如，摻雜物則會從半導體基板外向擴散入磊晶層，以提高 傳導性。 圖20描述一實施例，其係包括N +半導體基板200、P 摻雜磊晶層202、在基板溝渠内的低側溝渠導體2〇4以及在 基板溝渠内的高側溝渠導體205。在此實施例中，形成基板 溝渠的蝕刻會停止於磊晶層202内。為了改善N+半導體基 板與溝渠導體之間的傳導，在溝渠底部的磊晶層會被植入 到例如具有硼的N+摻雜層。該植入隨後會被擴散以形成低 22 201140803 側溝渠植入區域206與高側溝渠植入區域2〇7，其係會從溝 渠底部延伸到半導體基板2〇〇β在例如具有需要高縱橫比之 溝渠蝕刻的製程中，或‘者藉由使用不需要向下蝕刻到半導 體基板200層之杈淺溝渠蝕刻而來簡化該製程，基板溝渠 的底部可被植入以減少溝渠導體2〇4、2〇5與半導體基板2〇〇 之間的電阻（增加傳導）。 將理解的是’ ρ通道LDM〇s裝置可使用與圖19以及 2〇相反的摻雜物傳導性來形成。一般而言，n通道ldm〇s FET或P通道LDMOS FET可使用在此所說明使用規定橹雜 物傳導性或它們相反傳，導性的任一方法來形成。 本教示的實施例提供連結到使用傳導層於半導體基板 背側上之該裝置輸出級，的輸出。使用晶粒後側來連結裝置 輸出級的優勢，以及在一晶粒上整體結合高侧而與低側 FET的優勢’包括：減气包裝挑戰，其係因為不需要連接輸 出節點在晶粒頂部上；減少成本，其係因為不需要附著— 或更多接合引線或銅夹以連接輸出，其係可經由使用掉準 引線框與傳導晶粒附著材料而藉由本教示完成；互連低側 ㈣與高側附可藉由刪除寄生電感來改善性能，該寄生 電感可造成振鈐、效率損耗、可土存#丨 乂今生 了罪度減少、較高溫度等等； 以及因為LDMOS裝置可達到低 低閘極充電與改善的RDSon* 充電口口貝因數，所以比起1他 於更高的頻率反應。方法⑽刪裝置可被使用 —種貧施例因而包括且 ⑶则裝置、且有源極連接到基板的高側 八4連接到使用相同溝渠於相同晶圓 23 201140803 上之基板的低側LDMOS裝置。高側LDMOS裝置的源極因 此與低側裝置的汲極相同節點。 本教示的實施例使用最少六遮罩，且多達11遮罩，其 係取決於該製程。這些遮罩包括以下：υ遮罩以形成主動 區域；2)選擇性遮罩以形成ρ埋藏層區域（其係可經由使 用溝渠的低側與高侧裝置而彼此隔離）；3 )選擇性遮罩， 以形成兩裝置用的Ν漂移區域，其係在假如漂移區域僅僅 形成在定義為主動的區域下不被需要；4)閘極層遮罩；5) 選擇性Ρ本體遮罩，其係在矽局部氧化（LOCOS)的製程 中不被需要，其係可使用場氧化物與閘極 入…選擇性N+遮罩，其係U〇c〇s製程中不被礙需要植 其係將使用場氧化物與閘極層來阻障該植入；7 )體部接觸 遮罩；8)汲極接觸遮罩；9)深溝渠蝕刻遮罩；ι〇)金屬 遮罩，以及，11 )選擇性襯墊（純化、）遮罩。 ,不範性11遮罩製程會被描述於圖2丨·23。選擇性遮罩 與製程變數將被描述’以致於使用不同數目遮罩的製程可 被那些熟諳該技藝者從在此的說明所實施。 圖21描述在可被使用來形成低側FET210與高側 FET212之製程中的第一級。冑21結構包括可根據以上所說 月技術來形成的Ν+半導體基板34以及ν型蟲晶層刊。圖 案化第遮罩214(主動遮罩）可被使用來圖案化介電質層 216’例如氣化硬。在介電質層川被圖案化以後，第一遮 罩214可被移除，且磊晶層％可在暴露位置上被氧化，以 形成場氧化物218於非主動區域位置上，其係例如使用 24 201140803 LOCOS製程。應該注意的是，第一遮罩214基本上將在磊 晶層38氧化以前被移除，以形成場氧化物218，不過為了 解釋，場氧化物218與第一遮罩214兩者則可被描述於圖 21中。 定義主動區域的第一遮罩2 1 4係為選擇性。假如被使 用的話’場氧化物218將被形成在低側FET21〇與高側 FET212的未來N漂移區域上。場氧化物可改善裝置之間的 隔離並如以下所說明地減少遮罩數目。然而，場氧化物會 造成不均勻表面’其係會造成在該技藝中所已知的製程複 雜性。在以下所說明的方法則持續用於在加工處理期間内 沒有使用主動區域遮罩的裝置。 在疋義主動區域以後，圖案化第二遮罩220 (p埋藏層 遮罩）可被形成以定義用於低側裝置2 1 〇與高側裝置2 i 2 的個別P埋藏層區域型植入可被進行以形成用於低側 FET210的p埋藏層222以及用於高側FET2l2的p埋藏層 224 °相同植入可被使用來形成p埋藏層222、224兩者。 在替代性實施例中，第二遮罩會被省略且覆蓋p埋藏 層植入會被進行，以形成連續P埋藏層於磊晶層38内。假 如低側FET210與高側FET212的p埋藏層38 ' 62能被基 板溝渠蝕刻或沈降片植入（以下所說明）所充分隔開的話， 那麼PBL覆蓋植入則是充分的。假如沈降片植入沒有充分 反向摻雜P埋藏層的話，那麼第二圖案化遮罩22〇則可被 使用來形成如所描繪的不連續P埋藏層222、224。 接著，如圖23所描述，圖案化第三遮罩23() ( N漂移 25 201140803 遮罩）會被形成以定義N漂移區域44、68。在替代製 此遮罩會被省略，且覆蓋 復盖N冻移植入可被進行到磊晶層36 的上表面内。在覆U漂移實施例中，-部份的N型區域 夺曰充刀地反向摻雜！>_型ρ本體植人物，以致於ρ本體區 或八有淨P 5L傳導性，且因此Ν漂移遮罩則會被省略。 圖24結構包括閘極介質24〇、低側而21〇與高侧 FET212用的圖案化電晶體閘極24」以及圖案化第四遮罩 (閘極遮罩）。為了形成圖24結構，覆蓋閘極介質、覆蓋 :甲:極層、與圖案化第四遮罩則會被形成在圖23結構上。覆 蓋閘極層會使用第四遮罩來圖案化，以導致圖24結構。 接著，第四遮罩244會被移除，且圖案化第五遮罩25〇 (P本體遮罩）會被形成在圖25所描述的低側fet2】〇與 咼側212上。P型植入會被進行，以造成低側FET p本體區 域252以及高側FET P本體區域254。假如N漂移區域會 被形成當作覆蓋區域的話，此p本體植入將反向摻雜N漂 移區域。此第五遮罩250會使用一部份閘極242來阻障植 入，其係並且因此具有一些製程偏流^在植入p本體區域 252以後，第五遮罩250會被移除，且擴散製程會被進行， 以將P本體區域25 2、254擴散於電晶體閘極242以下。p 本體遮罩250係為選擇性’其係並且在假如圖21的場氧化 物2 1 8被使用之下並非必要，該場氧化物會連同電晶體閘 極而阻障來自N漂移區域的P本體植入。 接著’如圖26所描述，圖案化第六遮罩260 (源極遮 罩）可被形成，以定義用於兩裝置的N +源極區域。n型植 26 201140803 入提供源極區域262給低側FET2 1 0以及源極區域264給高 側FET2 12。源極遮罩260係為選擇性，其係並且在假如圖 2 1的場氧化物2 1 8被使用之下並非必要，該場氧化物會連 同電晶體間極而阻障來·'自Ν漂移區域的源極植入。在植入 源極區域262、264以後，第六遮罩260會被移除。 接著，如圖27所描述，覆蓋層間介質（ILd )層270 會被形成，且圖案化第七遮罩272(沒極區域或汲極接觸遮 罩）會被形成。ILD層270與閘極介質240的暴露部份會被 蝕刻，以暴露一部份的N漂移區域44、68 » N+植入於N漂 移區域44、68 ’其係會被進行’以提供低側fet汲極區域 274與尚側FET没極區声276。在植入N +沒極區域274、 2 76以後，第七遮罩272則會被移除。 接著，圖案化第八遮罩280(體部接觸遮罩）會被形成， 如圖28所描述’其係將定義到p本體區域252、254的接 觸開口，並將暴露源極區域262、264。在形成體部接觸遮 罩280以後，ILD層270、閘極介質24〇與源極區域262、 264的暴露部份會被蝕刻，以暴露p本體區域252、254。 该蝕刻會形成如所描述之源極區域262、264的垂直定向邊 牆。該蝕刻會持續以稍微蝕刻入p本體區域252、254。此 外，在蝕刻不足無法暴露p本體區域252、254的情形中， I里植入可被進行，其係將確保到p本體區域2、的 P里接觸。在暴路P本气區域252、254以後，第八遮罩綱 則會被移除。 " 將月瞭的是，P本體接觸遮罩28〇與汲極區域遮罩27〇 27 201140803 的順序可被反轉。 在移除第八遮罩以後，自動對準矽化物（對準金屬矽 化物）製程會根據在該技藝中已知的技術來進行，以造成 石夕化物結構290、292、294、296。矽化物290會被形成， 以將P本體區域252電性連接到低側FET210的源極區域 262，且石夕化物292會接觸低側FET2丨0的汲極區域274。石夕 化物294會被形成，以將高側FET21 ^的p本體區域254電 性連接到高側FET2 1 2的源極區域，且矽化物296會接觸高 側FET212的汲極區域276。 接著，圖案化第九遮罩300 (沈降片遮罩）會被形成， 如圖30所描述。矽化物蝕刻會被進行，以蝕刻任何暴露對 準金屬矽化物292、294’然後，N+植入會如描述地被進行， 以形成低側FET210的N+植入（摻雜）沈降片區域3〇2以 及高側FET212的N+植入（摻雜）降片區域3〇4。沈降 片區域302將低側FET21〇汲極區域274電性耦合N+半導 體基板34。沈降片區域304則會將高側ρΕΤ2ΐ2源極區域 264與P本體區域254電性耦合N+半導體基板34。因此， 低側FET210的沒極區域274會經由沈降片區域3〇2、、 半導體基板34與矽化物294而電性耦合高側FET2u的源 極區域264。在將暴露矽化物292、294蝕刻並將沈降片區 域302、304植入以後，沈降片遮罩3〇〇則會被移除。 矽化物294進一步會將源極區域264電性耦合到p本 體區域254。將理解的是，在隨後加工處理期間内，沈降片 304可擴散於矽化物294以下，其係將由於更大的接觸表面

2S 201140803 面積而提高高側FET源極區域264以及具有沈降片區域咖 之P本體區域264兩者之間的傳導 '然而，區_ 3〇4的擴 散應該不會超過源極區域264的邊牆，以致於能夠維持= 側FET P本體區域254與沈降片3〇4之間的接觸。 此外，沈降片區域3〇2、3〇4具有與圖3〇所描述實施 例不同的剖面與/或不同的規格。 在形成圖30結構以及移除沈降片遮罩3〇〇以後，覆蓋 金屬層3H)與圖案化第十遮罩312 (金屬遮罩）可被形成， 如圖31所描述。特別是，金屬層31〇會接觸石夕化物㈣， 以電性接觸低側FET源極262以及p本體區域252，以及 石夕化物296 ’以電性接觸高側没極276。在形成η 31結構 =後，可進行蝕刻，以移除金屬層31〇的暴露部份，特別 是在沈降片區域302、304上方的金屬層31〇部份，同時留 下石夕化物292、294。接著，圖案化第十遮罩312會被移除。 金屬層310的蝕刻會造成接觸低側FET210源極區域 262與P本體區域252的第一金屬層部份，以及接觸高 側FET212沒極區域276的第二金屬層部份⑵，如圖32 所描述。在移除圖32的金屬遮罩312以後，覆蓋介電質層 s被I成與平面化，其係例如使用CMP ,以造成介質324, 如圖32所描述。 ,在形成圖32結構以後，鈍化層可根據已知技術使用圖 案化第十-遮罩而被形成與圖案化。因為純化層在該技藝 卜眾所皆知，且因為圖32所描述的區域基本上沒有任何鈍 化，所以該鈍化層與遮罩不會被描述。 29 201140803 藉由回顧在圖2 1 -32以及伴隨文字中所描述的製程，將 々人理解的疋，六個遮罩流程實施例會包括以下遮罩層： 〇 —種遮罩，以形成主動區域。本遮罩將被使用來圖 案化氮化矽層。P埋藏層區域將使用兆電子伏特植入來產 生。或者，P埋藏層可在形成第一遮罩以前使用覆蓋植入來 產生，或者P埋藏層可使用磊晶層左積來產生。兩裝置用 的N漂移區域可被植入在使用主動遮罩來開啟的區域中。 厚氧化物會被生長在使用主動遮罩來移除氮化物的區域 中。 2) —種閘極層遮罩。該閘極金屬（或多晶矽）會使用 此遮罩被圓案化。P本體區域則使用低能量植入被植入。當 場氧化物與閘極層將阻障來自適當區域的p體部植入時， 不需要任何遮罩。N+層可使用低能量植入被植入。再者，

I 當場氧化物與閘極層阻障在適當區域中的植入時，沒有任 何遮罩是必要的。氧化物則可被沈積，以覆蓋閘極金屬。 3 )體部接觸遮罩則被使用來開啟將形成體部接觸的區 域。氧化物，以及矽，會在該暴露g域中被蝕刻。矽蝕刻 的深度會大於N +接合深度》N+會被暴露在邊牆上，且p 本體區域會被暴露在體部接觸的底部上。選擇性p+植入可 被進行，以增加底部P-區域的摻雜。 4) 汲極接觸遮罩可被使用來開啟汲極接點的區域。n +植入可被進行，且選擇性矽化物製.程可被使用來產生在 體部接觸與汲極接觸區域中的金屬矽化物。 5) 深溝渠蝕刻遮罩可被使用來開啟從頂表面到大量摻 30 201140803 雜N區域以下的深溝渠。此溝渠應該比p埋藏層更深，其 係^且較佳地多於所有蟲晶層的合併厚度。沒極接觸遮罩 與/未溝渠钮刻遮罩的順序可以改變。 6)金屬遮罩隨後可被使用來圖案化隨後的金屬化。 同樣會令人料想到的是，可使用不使用遮罩來形成主 動層的製程。此製程將具有改善性能，但卻需要額外層。 在此製程中，最小80具丄 且最大10個遮罩可被具體指定。沒有 主動之製程的遮罩可包括：υ植入ρ本體區域的選擇性遮 罩其係田δ玄等Ρ本體區域使用溝渠而彼此隔離時不被需 要；2)定義Ν漂移區域的遮罩；取義閘極的遮罩；4)暴露 Ρ本體區域的遮罩；5)f義汲極接點之Ν+區域的遮罩；6) 触刻P本體區域的遮罩7)形成沒極接點的遮罩；8)用於溝 渠的遮罩，9)用於金屬的遮罩，以及；1〇)選擇性襯墊（鈍 化）遮罩。 再者，在一些實施例中，因為低側與高側裝置兩者包 括P埋藏層，所以形成P埋藏層的遮罩則會被省略。在形 成P埋藏層期間内所產生的p_井，可在溝渠蚀刻期間内被 隔開，以支持兩裝置的隔離操作。在一種實施例中，p埋藏 層係為隔開的蟲晶層，.因此可省略高能量植人的需要。 曰曰 高側LDMOS裝置與低側LDM〇s裝置可被形成在單一 =導體晶粒上’以提供功率晶粒。在一種實施例中，功率 晶粒會與包括電性耦合該功率晶粒以提供直流對直流轉換 々器之:塵轉換器控制器電路的個別半導體晶粒被包裝或裝 相在-起。因此，具有低側電晶體與高側電晶體的功率 31 201140803 粒則會被放置在與控制器電路的相同裝置包裝中。 根據本教示的電壓轉換器裝置寸連同譬如一或更多微 處理器的其他半導體裝置被附著到印刷電路板，例如到電 腦主機板，以使用當作部份的電子系統，譬如個人電腦、 微電腦、主機或另一個電子系統。電子系統33〇的特定實 施例則會被描述於圖33的方塊圖中。電子系統33〇包括電 壓轉換益裝置332，譬如根據本教示所設計者。電壓轉換器 裝置332包括具有低側LDM〇s FET 336以及高側ldm〇s FET338於相同半導體基板上的第_晶粒（3丨 以及包括控制器/電壓調節器的第二晶粒（控制器晶粒） 340。電子系統進-步包括處理器342，其係為微處理器、 微控制器、嵌人處理器、數位信號處理器或以上兩或更多 個之組合的其中—個或更多個。電子系統330進-步包括 或更多個δ己憶體裝置’譬如靜態隨機存取記憶體、動態 隨機存取記憶體、唯靖路舰 唯碩δ己憶體、快閃記憶體或以上兩個或 更多個的組合。其他元们46亦可被包括在内，其係將隨 著電子裝置的型態而變。電麼轉換器裳置阳'處理器⑷、 β己隐體344以及其他疋件346，其係可藉由電源（電源供應） 348被充電，该電源係為—轉換交流電源或直流電源，譬如 直流電源供應器或電池。處理器342會經由至少—個第一 資料匯饥排350電性耦合並且連通電壓轉換器裝置經 由至^個第—資料匯流排354電性輕合並且連通記憶 體、經由至少一個第=咨诞 一 一資枓匯流排352電性耦合並且連通 其他元件346。因此，番工么从η 電子糸統330係為與電信、自動車工 32 201140803 ::半導體測試與製造設備、消 片消費：或工業電子設備有關的裝置。者事霄上任- 铋S陳述本發明寬廣範圍的數值範圍與 值，但是陳述於明確實例中的數值則盡可月^=為近似 導。不過’任何數值先天就包含必然起因=精確地報 的所有範圍均可被==定誤差。更者，在此揭露 範圍。例如此所納人的任何與所有子 值⑺之門卜 的㈣可包括在最小值零與最大 以及包括）的任何與所有子範圍，亦即是 :與所有子範圍均具有等於或大於零的最小值，：：等： ΪΓΓ的最大值，例如1至5。在特定情形中，如所陳 迷用於參數的數值可採用負f在此情形中， 於⑻之範圍的實例值可假定為負值，例如_ ·.，，小 ~2〇 、 -30 等等。 υ 雖然本發明相關於厂或更多個實施階段來顯示，但曰 在不背離附加申請專利範圍之精神與範圍下，可對所顯= 的實例進行變更與/或修改。此外，雖然本發明的特定特: 僅僅相關於數個實施階段的其中一個來揭露， 丨一疋减如所 η 士的並且對任一已知或特定功能而言有利地，此些特徵 可結合其他實施階段的其中一個或更多個特徵。再者，一 術語、、包括"、、、包括"、、、具有，，、、、具有〃、'、擁二 或其變化被使用於任一詳細說明與申請專利範圍來說，此 些術語企圖以類似術語；、、包含〃的方式被包括在内。術笋 至少其中一個”係被使用來意指所陳列項目的其中一個 33 201140803 或更多個可被選出。再者，在此的討論與申請專利範圍中， 相關於兩材料被使用的術語、、在上面· 〃，一個在另一個、、上 面 其係思味著在該些材料之間至少有一些接觸，然而 在上方"意味著該些材料係為相鄰，但卻有可能具有一 或更多額外介於其間的材料，以致1於可能接觸但卻非必 要。、、在上面〃以及、、在上方，'都沒有意指在此所使用的 任竹方向性。術§吾保角描述一塗層材料，其中底層材 料的角度可被保角材料所保存。術語、、大約〃意指所陳列 的數值可被稍微改變，只要該改變不會造成該製程或結構 不符合所顯示實施例的話。最後，、、示範性"意指該說明 被使用田作一貫例，而非暗示它是典範。那些熟諳該技藝 者將從考慮該說明書並且實施在此所揭露的發明而能明瞭 本發明的其他實施例。該說明書與實例令人打算僅被視為 示範性，而本發明的真實範圍與精神則由以下申請專利範 圍所指示。 如在本申請案中所使用之相關位置的術語，其係依據 與aa圓或基板之習知平面或工作表面平行的平面被定 義，而不管晶圓或基板的定向。在本申請案中所使用的術 水平或、、橫向〃，其係被定義為平行晶圓或基板之 習知平面或工作表面的平面，而不管晶圓或基板的定向。 術語、、垂直”意指與水平垂直的方向。譬如、、在上面，，、 、、側邊（如在 '、邊牆"）"、、更高"、、更低"、、' 在 上方、在頂部〃與 '"在下面〃的術語，其係相關於在 晶圓或基板頂部表面上的習知平面或工作表面被定義，而 34 201140803 不管晶圓或基板的定向。 【圖式簡單說明】 以下係為對本教示示 吐貫施例的詳細參考，其實例 係被顯示於附圖中。σ i x 於整個圖式，以咅二 可能，相同參考數目將被使用 ::相同或相像的部件。被併入並且構成 本說明書一部份的附圖，1 苒成 具係顯不本發明實施例，而且遠 同本說明，其係用來鲧 ^ 术解釋本發明的原理。在該圖式中： 圖1係為根據本發明奢

知月貫轭例所設計之功率轉換器裝置 的底部圖； I 圖2係為包括在單一晶粒上低側與高側輸出功率裝置 之電壓轉換器裝置實施例的方塊圖； 羊裝置 圖3_7係為根據本教示描述種種實施例的截面圖； 圖8-Π係為根據本教示一或更多個實 間結構的截面圖； 甲 圖18-20係為本教示其他實施例的截面圖； 圖21-32係為本教示其他實施例的截面圖·以及 圖33係為可根據本教示實施例所形成之電子系統的方 塊圖。 些細節已經被簡化，其 而非維持嚴格的結構性 應該注意的是，該等圖式的一 係被繒'製以促進理解本發明實施例 準確度、細節與比例。 半導體裝置 【主要元件符號說唄 10 35 201140803 12 控制電路 14 高側電路裝置 16 低側裝置 30 低^則FET 32 高側FET: 34 半導體基板 36 蠢晶半導體層 38 P-摻雜埋藏層 40 P本體區域 42 N +源極區域 44 N漂移區域 46 N +摻雜隔離區域 48、50 矽化物結構 51 N +推雜汲_極區域 52 介質 54 f" 傳導閘極> 56 溝渠導體 57 溝渠導體 58 源極接點 60 傳導源極金屬 62 P-摻雜埋藏層 64 P本體區域 66 N +源極區域 68 N漂移區域 36 201140803 70 N +掺雜隔離區域 71 N +換雜汲極區域 11、 74 矽化物結構 76 介質 78 傳導閘極 80 溝渠導體 82 源極接點 84 傳導汲極金屬 90 覆蓋金屬層或坡降（步進）介質 92 第一介電質襯墊 94 第二介電質襯墊 96 低側FET 98 高側FET 100 N型磊晶層 102 N+半導體基板 104 P -型蟲晶層 106 、107 N漂移區域 108 電晶體閘極介質氧化物 110 P本體區域 112 南側電晶體閘極 114 ' 115 N +源極區域 116 介電質層 122 、123 N +没極區域 124 、126 矽化物接點 37 201140803 130 基板溝渠 140、 144 介質間隔或襯墊 150、 152 導體層 160 矽化物結構 162、 164 、 166 矽化物結構 170 介電質層 172、 173 傳導層 174 傳導層 180 隔離區域 190 半導體基板 192 蟲晶層 194、 195 溝渠導體 200 半導體基板 202 P摻雜磊晶層 204 低側溝渠導體 205 高侧溝渠導體 206 低側溝渠植入區域 207 高側溝渠植入區域 210 低侧F E T 212 高側FET 214 第一遮罩 216 介電質層 218 場氧化物 220 第二遮罩 38 201140803 222 ' 224 P埋 藏層 230 第三 遮罩 240 閘極 介質 242 電晶 體閘 極 244 第四 遮罩 250 第五 遮罩 252 低側 FET P本體區域 254 - 南側 FET P本體區域 260 第六 遮罩 262 ' 264 源極 區域 270 覆蓋 層間 介質（ILD) 層 272 第七 遮罩 274 低側 FET 汲極區域 276 面側 FET 汲極區域 280 體部 接觸 遮罩 290、 292 、 294 、 296 矽化 物結 構 300 第九 遮罩 302 N +植入 (摻雜）沉降 片 區 域 304 N +植入 (摻雜）沉降 片 區 域 310 覆蓋 金屬 層 312 第十 遮罩 (金屬遮罩） 320 第一 金屬 層部份 322 -. 第二 金屬 層部份 324 介質 39 201140803 330 電子系統 332 電壓轉換器裝置 3 34第一晶粒 (功率晶粒） 336 低側 LDMOD FET 338 高側 LDMOD FET 340 第二晶粒（控制裔晶粒） 342 處理器 344 記憶體 346 元件 348 電源（供電器） 350 第一資料匯流排 352 第二資料匯流排 VIN 插腳輸出的電壓輸入 Pgnd 裝置接地插腳輸出 RD S 〇N 希望的接通電阻 CGND 通訊接地· NC 數值控制 VCIN 電壓電容輸入 VIN 電壓輸入 BOOT 自舉 VSWH 電壓駐波比 PGND 功率接地 PWM 脈衝寬度調變 ·« DISB 禁止輸出 40 201140803

Test Pad GH cs+v GL VGIN DISBL REG 測試墊 座標航向 儲存電容+電壓 接地燈 增益電壓輸入 禁止輸出燈 登錄 41

Claims (1)

1. 201140803 七、申請專利範圍： 1. 一種電壓轉換器裝置，包含： 一半導體晶粒，包含一電路側與一非電路側； 在半導體晶粒電路側上的一高側橫向擴散金屬氧化物 半導體（LDMOS)場效電晶體（FET)； 高側LDMOS FET的源極區域； 在半導體晶粒電路側上的低側LDMOS FET ; 低側LDMOS FET的汲極區域，其係電性耦合高側 LDMOS FET的源極區域；以及 一輸出級，其中該輸出級電性連接到高側LDMOS FET 的源極區域，以及低側LDMOS FET的汲極區域。 2. 如申請專利範圍第1項之電壓轉換器裝置，進一步包 含： 該輸出級，其係電性連接到半導體晶粒的非電路側； 該低側LDMOS FET的汲極區域，其係電性連接到半導 體晶粒的非電路側；以及 高側LDMOS FET的源極區域，其係電性連接到半導體 晶粒的非電路側。 3. 如申請專利範圍第1項之電壓轉換器裝置，進一步包 含： 高側LDMOS FET的本體區域；以及 低側LDMOS FET的本體區域， 其中高側LDMOS FET的本體區域與低側LDMOS FET 的本體區域係藉由單一植入之區域所提供。 42 201140803 4.如申請專利範圍第3項之電壓轉換器裝置，進一步包 含： 在半導體晶粒之一磊晶層内的一基板溝渠；以及 在該基板溝渠内的一溝渠導體，其中該溝渠導體電性 連接該高側LDMOS FET的源極區域與低側LDMOS FET的 沒極區域到半導體晶粒的半導體基板。 5_如申請專利範圍第4項之電壓轉換器裝置，其中在該 基板溝渠内的溝渠導體會電性連接到半導體晶粒的非電路 A/ 側。 6. 如申請專利範圍第5項之電壓轉換器裝置·，進一步包 含電性隔離區域，其係使低側LDMOS FET的埋藏層與溝渠 導體電性隔離，其中該電性隔離區域係為摻雜區域與介質 間隔或襯墊的至少其中一個。 7. 如申請專利範圍第6項之電壓轉換器裝置，其中該電 性隔離區域係為插入於溝渠導體與低側LDMOS FET的埋 藏層之間的摻雜區域’其中沒有任何對應的摻雜區域被插 入於溝渠導體與高側LDMOS FET的埋藏層之間。 8·如申請專利範圍第1項之電壓轉換器裝置，進一步包 含： 在該半導體晶粒内的一摻雜沈降片區域，其中該摻雜 沈降片區域電性耦合高側LDMOS FET的源極區域以及低 ! FET的汲極區域到半導體晶粒的半導體基板。 9.如申請專利範圍第1項之電壓轉換器裝置，其中該半 二Γ體aa粒係為第一半導體晶粒’且該半導體裝置電壓轉換 43 201140803 器進一步包含： 第二半導體晶粒，其係包 出級的電壓轉換器控制器 與第一半導艘晶粒不同之— 含電性耦合第一半導體晶粒上輪 電路。 10·如申請專利範圍第8項之電壓轉換器裝置，進一步 包含在單一半導體裴置封裝内的第一半導體晶粒與第二半 導體晶粒。 11. 一種電壓轉換器裝置，包含： 一半導體晶粒，包含： 一單一半導體基板； -低側電晶體’其係形成在單一半導體基板上並且包 含一源極區域、一汲極區域與—電晶體閘極； 一南側電晶體，其係形成在單一半導體基板上並且包 3 —源極區域、一汲極區域與一電晶體閘極； 在該半導體晶粒内之一傳導結構，並且其介置於該低 側電體的該汲極區域與該高側電晶體的該源極區域之 間’其中該傳導結構電性耦合該半導體基板、該低側電晶 體的該汲極區域以及該高側電晶體的該源極區域； 該低側電晶體的該汲極區域會經由至少該傳導結構電 性搞合到該高側電晶體的該源極區域； 該高側電晶體的該汲極區域會電性連接到一裝置電麼 輸入（vIN)插腳輸出；以及 該低側電晶體的該源極區域會電性連接到一裝置接地 (Pgnd )插腳輸出。 201140803 12. 如申印專利範圍第〗丨項之電壓轉換器裝置，進一步 包含： 在該半導體基板之-前側上的一蟲晶層；以及 在遠半導體基板之一後側上的一傳導層，其中該半導 體裝置電Μ轉換g的—輸出係藉由在該半導體基板後側上 的該傳導層所提供。 13. 如申凊專利範圍第11項之電壓轉換器裝置，進一 步包含： 該低側電晶體的—摻雜埋藏層； 該傳導結方冓包含—基板溝渠以及在該溝渠内的一溝渠 導體； 沿著該基板溝渠之,一基板溝渠邊牆的一隔離區域，其 中該隔離區域避免該溝渠導體與該低側電晶體之該摻雜埋 藏層之間的電性接觸。 14_如申請專利範圍第13項之電壓轉換器裝置，進一步 包含： 該溝渠邊牆係為插入於該溝渠導體與該低側電晶體埋 藏層之間的一第一溝渠邊牆； 該高側電晶體的一埋藏層； 一第二溝渠邊牆，其係被插入於該溝渠導體與該高側 電晶體的埋藏層之間； 該絕緣區域，包含在第一溝渠邊牆内的一摻雜隔離區 城；以及 第二溝渠邊牆’其係包含沒有對應的摻雜隔離區域。 45 201140803 1 5.如申請專利範圍第丨3項之電壓轉換器裝置，進一步 包含： 該溝渠邊牆係為插入於該溝渠導體與該低側電晶體埋 藏層之間的一第一溝渠邊牆； 5亥南側電晶體的'—埋藏層； 一第二溝渠邊牆，其被插入於該溝渠導體與該高側電 晶體的埋藏層之間； 該隔離區域包含在第一溝準邊典卜 ，再未運知上的一第一介質間隔 或襯墊；以及 在弟二溝渠逷牆 ,、，4 爾i翌，具甲 介質間隔插入於該溝渠導體與該高側 』电日日體的埋藏層 間。 16. 如申請專利範圍第n項之電壓轉換器裝置，其中 傳導結構包含在該半導體晶粒内的—摻雜沈降片區域。 17. 如申請專利範圍第u項之電壓轉換器裝置°，° L 包含： 、，進一 (LDMOS)電晶體；以及 該高側電晶體係為一 LDMOS電晶體。 1 8.如申請專利範圍第〗丨項之電壓 土评谀裔裴置，复 半導體晶粒係為第一半導體晶粒，且該 ： 一步包含： 得換益裝 一第二半導體晶粒，其係包含電。 .得換态控制器 於其上；以及 25 46 201140803 第一半導體晶粒與第二半導體晶粒，其係在一單一半 導體裝置封裝内。 19. 如申請專利範圍第π項之電壓轉換器裝置，進一步 包含： 6 在該半導體基板之一前側上的一蟲晶層； 該半導體基板包含具有一第一導電率的一第一濃度摻 雜物； 該蟲晶層包含一第二濃度摻雜物，其係具有相反第一 傳導性的一第二傳導性； 該低側電晶體的該源極區域與該汲極區域.包含具有第 一傳導性的一濃度摻雜:物；以及 該尚側電晶體的該源極區域與該汲極區域包含具有第 一傳導性的一濃度摻雜物。 20. —種形成一電壓轉換器裝置的方法，包含： 提供一單一半導體基板； 形成一低側電晶體於該單一半導體基板上，其中該低 電a日體匕3低側電晶體源極區域、一低側電晶體汲極 區域以及一低側電晶體閘極； 單一半導體基板上方，其中該 體源極區域、一高側電晶體及 形成一高側電晶體於該單一 咼側電晶體包含一高側電晶體源 極區域以及一高側電晶體閘極； 晶體源極區域之間； 形成-傳導結構於該低側電晶體沒極區域與該高側電

   47 201140803 電性搞合該傳導結構與該低側電晶體汲極區域； 電性耦合該低側電晶體汲極區域與該高側電晶體源極 區域。 2 1.如申請專利範圍第20項之方法，進一步包含： 電性耦合該高側電晶體汲極區域到一裝置電壓輸入 (VIN )插腳輸出；以及 電性耦合該低侧電晶體源極區域到一裝置接地（P(3ND ) 播腳輸出》 22. 如申凊專利範圍第2〇項之方’法進一步包含： 使用一第一植入來植入該低側電晶體源極區域與該高 側電晶體源極區域兩者； 使用一第二植入來植入該低側電晶體汲極區域與該高 侧電晶體汲極區域；以及 使用相同蝕刻來蝕刻該低側電晶體閘極與該高側電晶 體間極。 23. 如申請專利範圍第2〇項之方法進一步包含： 用相同摻雜物植入來植入一低侧電晶體埋藏層盥一 高側電晶體埋藏層；以及 … 在傳導結構的形成期間内： 蝕刻在單-半導體基板内的至少-個基板溝渠； 在钮刻至少一個基板溝渠的期間内，形成一第一基板 溝渠邊牆與一第二基板溝渠邊牆； 將-摻雜隔離區域植入到第—基板溝渠邊牆内；以及 將—溝渠導體形成在該基板溝渠内， 48 201140803

   晶體埋藏層之間 邊牆會被插入於該溝渠導體與該高側電 且在第二溝渠邊牆内並沒有對應的摻雜 隔離區域。 24. 如申請專利範圍第2〇項之方法，進一步包含·· 藉由將一沈降片區域植入於該單—半導體基板内，來 形成該傳導結構。 25. 如申請專利範圍第20項之方法，進一步包含： 形成该低側電晶體與該高側電晶體於該單一半導體基 板的一前側上； 形成一傳導層於該單一半導體基板的一後側上，其中 δ亥低側電晶體沒極區域，與該高側電晶體源極區域會電性連 接在該單一半導體基板之後側上的該傳導層；以及 该半導體裝置電壓轉換器的一輸出節點係藉由在該單 一半導體基板之後側上.的傳導層所提供。 2 6. —種電子系統，包含： 一電壓轉換器裝置，包含： 一半導體晶粒，包含一電路側與一非電路側； 在該半導體晶粒之電路側上的一高側橫向擴散金屬氧 化物半導體（LDMOS)·場效電晶體（FET); 高側LDMOS FET的一源極區域； 在該半導體晶粒電路側上的一低側L D Μ Ο S F E T ; §玄低側LDMOS FET的一 >及極區域電性_合該高側 49 201140803 LDMOS FET的該源極區域；以及 一輸出級，其中該輸出級會電性連接到高側LDMOS F E T的源極區域以及低側L D Μ Ο S F E T的沒極區域； 一處理器，經由一第一資料匯流排而電性耦合到該電 壓轉換器裝置； 記憶體，經由一第二資料匯流排而電性耦合到該處理 器；以及 一電源，其係提供該電壓轉換器裝置、該處理器與該 記憶體電力。 八、圖式： (如次頁） 50