TW201135815A - Semiconductor device and method for manufacturing the same - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 55
- 238000000034 method Methods 0.000 title claims abstract description 43
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 8
- 239000004020 conductor Substances 0.000 claims abstract description 48
- 239000000758 substrate Substances 0.000 claims description 20
- 238000005530 etching Methods 0.000 claims description 11
- 239000000463 material Substances 0.000 claims description 11
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 7
- 239000010936 titanium Substances 0.000 claims description 7
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 7
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 6
- IVHJCRXBQPGLOV-UHFFFAOYSA-N azanylidynetungsten Chemical compound [W]#N IVHJCRXBQPGLOV-UHFFFAOYSA-N 0.000 claims description 6
- 239000010410 layer Substances 0.000 claims description 6
- 229910052719 titanium Inorganic materials 0.000 claims description 6
- 229910052721 tungsten Inorganic materials 0.000 claims description 6
- 239000010937 tungsten Substances 0.000 claims description 6
- 238000000151 deposition Methods 0.000 claims description 5
- 229910052732 germanium Inorganic materials 0.000 claims description 5
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 5
- 239000011229 interlayer Substances 0.000 claims description 5
- 239000000126 substance Substances 0.000 claims description 5
- 238000005498 polishing Methods 0.000 claims description 4
- 229910052782 aluminium Inorganic materials 0.000 claims description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 3
- 150000004767 nitrides Chemical class 0.000 claims description 2
- 239000010408 film Substances 0.000 claims 3
- 125000000484 butyl group Chemical group [H]C([*])([H])C([H])([H])C([H])([H])C([H])([H])[H] 0.000 claims 1
- 238000001459 lithography Methods 0.000 claims 1
- 229910052715 tantalum Inorganic materials 0.000 claims 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 claims 1
- 239000010409 thin film Substances 0.000 claims 1
- 230000001965 increasing effect Effects 0.000 abstract description 5
- 230000008569 process Effects 0.000 description 18
- 239000012535 impurity Substances 0.000 description 5
- 238000009413 insulation Methods 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 239000011810 insulating material Substances 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 230000009467 reduction Effects 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- KAKZBPTYRLMSJV-UHFFFAOYSA-N Butadiene Chemical compound C=CC=C KAKZBPTYRLMSJV-UHFFFAOYSA-N 0.000 description 2
- 230000000593 degrading effect Effects 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 230000001939 inductive effect Effects 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- 238000012546 transfer Methods 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- BLOIXGFLXPCOGW-UHFFFAOYSA-N [Ti].[Sn] Chemical compound [Ti].[Sn] BLOIXGFLXPCOGW-UHFFFAOYSA-N 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 238000007792 addition Methods 0.000 description 1
- 229910052797 bismuth Inorganic materials 0.000 description 1
- JCXGWMGPZLAOME-UHFFFAOYSA-N bismuth atom Chemical compound [Bi] JCXGWMGPZLAOME-UHFFFAOYSA-N 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000010411 cooking Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000010292 electrical insulation Methods 0.000 description 1
- 238000005538 encapsulation Methods 0.000 description 1
- 238000000227 grinding Methods 0.000 description 1
- -1 inscription (4) Chemical compound 0.000 description 1
- 239000012774 insulation material Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 238000006722 reduction reaction Methods 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/05—Making the transistor
- H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
- H10D64/311—Gate electrodes for field-effect devices
- H10D64/411—Gate electrodes for field-effect devices for FETs
- H10D64/511—Gate electrodes for field-effect devices for FETs for IGFETs
- H10D64/512—Disposition of the gate electrodes, e.g. buried gates
- H10D64/513—Disposition of the gate electrodes, e.g. buried gates within recesses in the substrate, e.g. trench gates, groove gates or buried gates
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
- H10D84/0135—Manufacturing their gate conductors
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
- H10D84/016—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including vertical IGFETs
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/488—Word lines
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201135815 六、發明說明: 【發明所屬之技術領域】 之方法’其防止閘 置之再新(refresh) 本發明關於半導體裝置以及製造其 極引發汲極漏電(GIDL)以改善半導體裝 特徵。 【先前技術】 -般來說’半導體記憶裝置由多個單位單元所組成, 每個單位單元包含一個電容器以及—個電晶體。電容器係 被用來暫時儲存資才斗;以及電晶體係被用來傳遞資料於位 二線與電容器之間係根據控制信號(字元線),該控制信號 (字元線)根據四周狀況使用半導體改變電性的導電率之特 性。電晶體由由三個區域所組成,其包含閉極、源極以及 沒極。根據控制信號輸人至閘極,電荷傳遞發生於源極與 汲極之間電荷傳遞於源極與汲極之間係利用半導體之特 性透過通道區來達成。 為了形成電晶體於半導體基板上,形成閘極於半導體 基板上以及將雜f摻雜於閑極的兩側以形成源極與沒極。 為了增加半導體記憶裝置之資訊儲存容量,單位單元的大 需要被減小。如電容器以及電晶體的設計規則,其包含 單位單7C被減小’則單元電晶體的通道長度變的逐漸地縮 其導致短通道效應以及汲極引發能帶降低效應 的發生’ &而惡化電晶體特性之穩定度。由於通道長度的 縮小:藉由維持臨界電壓來解決之現象的發生,以至於單 電B曰體可以執行正常的操作…般來說,電晶體的通道 201135815 長度越短’則在通道形成區域需要越多的雜質摻雜密度。 」而 S叹汁規則減小至小於100奈米時,在通道形 成區域的雜質摻雜密度需要相對地被增加。在儲存節點(SN) 接面中增加電場,從而惡化半導體記憶體裝置之再新特 徵。為了防止該再新特徵,單元電晶體具有三維的通道結 構,其用於形成為垂直方向的通道,以至於不管設計規則 的縮減,電晶體的通道長度可被維持。意思是,雖然通道 維度在水平方向為短的,但由於所有的通道長度藉由提供 垂直維度給通道則摻雜密度可被減少,從而防止再新特徵 被惡化。 除此之外,具有高度整合的半導體裝置,有較短的距 離在字元線與位元線之間連接至單位電晶體。所以寄生 電办會增加,以惡化透過位元線傳遞感測放大器之放大信 號之操作限度(operation margin)。提出埋藏位元線結構以減 少於字元線與位元線之間的寄生電容。在此情況下於埋 藏字π線結構中,該位元線形成於凹處,該凹處形成於半 導體結構上以取代形成於半導體的表面上。在埋藏字元線 总構中,傳導材料形成於凹處,該凹處形成於半導體結構 上,並且傳導材料的上部係覆蓋以一絕緣材料以埋藏字元 線於半導體結構中。於是,具有位元線之電絕緣形成於半 導體’”α構上,於半導體結構上設置源極/没極可被明顯地達 到。 然而,在埋藏字元線結構中,於主動區之Ν型接面及 傳導材料(閘極)之間的半導體裝置之閘極引發汲極漏電 (GIDL)特性會放大,從而惡化半導體裝置之再新特性。 201135815 f發明内容】 本發明的不同實施例直接提供用於製造半導體的方 =’该方法含有在形成作龍之後形成埋藏間極層以具有 線型。埋藏閉極包含操作間極以及非操作閘極。非操作開 極的閘極電極層(傳導令届、认一也衫 ' 增(傳導金屬)的尚度係形成低於操作閘極的 :極電極層的高度,從而增加臨界電壓以及以非操作間極 防止離子佈植的重疊 '结果,防止閘極引發汲極漏電流 (GIDL)以改善半導體裝置的再新特性。 根據本發明的實施例,一種製造半導體裝置的方法包 含:形成裝置絕緣區域,其在半導體基板以義—作用區; 間極光罩作為㈣光罩㈣半導體基板以形成閘極區; /儿積傳導材料於間極區域以形成埋藏間極,其包含操作間 極及非操作㈣;帛—㈣非操作閘極的㈣材料·第二 飾刻非操作㈣的傳導材以A沉積絕緣膜於半導體基 s亥做用區域係形成為具有線型。 戎傳導材料包含多晶矽、鋁(A1)、鎢(w)、氮化鎢(wn)、 鈦(丁丨)、氮化鈦(TiN)以及包含氮化鈦(TiN)與鎢(w)的沉積結 構0 該形成閘極區域包含在半導體基板上執行各向異性製 程。 ' 傳導材料的第一及第二蝕刻製程係藉由在傳導材料上 之各向異性製程來執行。 在/儿積絕緣膜之後’該方法更進一步包含在絕緣膜上 201135815 執订化學機械研磨(CMp)以暴露作用區。 該操作閘極以及該非操作閉極係形成為線型。 埋藏於非操作閘極的僂连^^ > 的得導材枓之尚度係形成為低於埋 臧於操作閘極的傳導材料。 »亥方法進一步包含離子佈植n型雜質進入作用區中以 形成N型接面於形成裝置絕緣區與形成閘極區域之間。 :據本發明的另一實施例’一種用於製造半導體裝置 作用^ ’其包含:形成—裝置絕緣區,其定義具有線型之 半導:L半導體基板上;以作為㈣光罩的閘極光罩蝕刻 板以形成閉極區;沉積傳導材料於閉極區已形成 =其包含操作間極及非操作問極,·第-㈣操作 ;材料 閉極的傳導材料’·第二㈣非操作間極的傳 材科,以及沉積絕緣膜於半導體基板上。 鈦ίτ·: 1導材料包含多晶矽、銘⑷)、鎢(W)、氮化鎢(WN)、 構。·化欽(TlN)m包含氮域(TiN)與鎮(W)的沉積結 製程 该形成-閉極區域包含在半導體基板上執行各向異性 〇 2材料的第一及第二#刻製程係藉由在傳導材料上 之各向異性製程來執行。 該操作閑極以及該非操作閘極係形成為線型。 埋藏於非操作閘極的傳導好 藏於操作閉極的傳導材料材科之尚度係形成為低於埋 執行Ϊ =絕緣膜之後’該方法更進一步包含在絕緣膜上 執仃化學機械研磨(CMP)以暴露作用區。 201135815 根據本發明之實施例, ,一半導體裝置包含:裝置絕緣
操作閘極的傳導材料。 遠作用區係形成為具有線型。 該傳導材料包含多晶矽、紹⑷)'鎢(w)、氮化鎢(wn)、 鈦(丁小氮化欽(TiN)以及包含氮化鈦(TiN)與鶴(w)的沉積社 構。 ’口 該操作閘極非操作閘極係形成為具有線型。 【實施方式】 本發明將參考隨附圖示詳細的說明。 圖1為平面®,其說明根據本發明的實施例之半導體 裝置以及製造其之方法。
圖2a到2c為圖1 圖2a到2c為圖1中沿著A-A,的剖
隔離(Shallow Trench Isolation, U其定義該作用 200中。該作用區21〇係形 >(看圖1)可能藉由淺層溝渠 STI)製程來形成。一墊絕緣 201135815 膜(未顯示)沉積於半導體基板200上,其包含一墊氧化膜以 及一塾I化膜。一光阻膜(未顯示)沉積於電絕緣膜上,且曝 光製程係以一定義作用區210之光罩來執行。在曝光墊絕 緣膜以及触刻半導體基板200以形成溝槽(未顯示)之後,一 方疋塗式介電(Spin On Dielectric,SOD)材料被用以填入該溝 槽°執行一化學機械研磨製程已暴露墊絕緣膜,從而形成 裝置絕緣區域220。 在裝置絕緣區域220形成之後,一 N型雜質被植入該 暴露的作用區2 1 〇。一層間絕緣膜(未顯示)被沉積於所產生 的表面’其包含該作用區210。 在光阻膜(未顯示)形成於層間絕緣膜上之後,以一定義 為埋藏閘極之光罩直型曝光製程以圖案化該層間絕緣膜。 該作用區210以及該裝置絕緣區域22〇以圖案化之層間絕 緣膜作為蝕刻光罩來蝕刻,以形成閘極區(未顯示)。藉由各 向異性製程之蝕刻製程以形成閘極區。一閘極氧化膜(未顯 示)係沉積於閘極區上。 ,傳導材肖230係沉積於該產生之表面上,該表面包含 形成閘極氧化膜之閘極區,從而形成一埋藏閘極出。該傳 導材料230包含多晶石夕、銘(A1)、鶴(w)、氮化鶴(_)、欽 ⑺)、氮化鈦(TiN)或其之組合,即包含氮化鈦(TiN)與鶴 之堆疊。該埋藏閘# 235包含_操作閘極24g以及一非操 作閘極240’且該埋藏閘極235形成為一線性 ' 絕緣製程於作龍川之間,由於在非操作㈣24〇|/、 閘極電壓係維持在關的狀態。 參照圖2b,該傳導材料23〇形成該非操作閉極24〇,為 201135815 】以光罩2 5 0作為蝕刻光罩來 24。’。該第1刻製程係藉由各向異性製程=非操作閉極 刻該i專導材料咖至_埃__埃的深Γγ以便敍 參照圖2c’在作為曝光非操作閉極24 移除之後,形成非操作閘極24G I 50被 導封料4 麵作間極240之該傳 Π 被㈣。該第二姓刻製程係藉由各向異性製程
來執行。由於形成非操作閘極2 、 U Μ-VI μ ^ 之及傳導材230被蝕刻 具有低於操作閘極240的高度間極, 形成非操作閘極240|,該單元 材枓230 用區2U)之傳導材料23〇m 之"°界電壓越高則作 就抵及極區域之間的重疊區域 因此,閉即引發極極漏電流可被抵消,並且改善 半導體裝置之再新特性。 於實施例十,第-與第二飯刻製程的順序可以被倒 置。也就是說,根據實施,執行於非操作間極24〇 導材料230的第-#刻製程可在執行於操作間極24〇極非 細作閉極240.上之傳導材料的第二㈣之後執行。 絕緣材料260係沉積於包含操作閘極24〇及非操作閘 極240,之產生的面上。該絕緣材料26()包含咖膜旋塗 式碳及Si02中之任杳。夕你,^ 考之後執仃CMP製程以暴露作用 區 2 1 〇 〇 如上所述,本發明包含形成一作用區之後形成一埋藏 閘極以具有線型。該埋藏閘極包含—操作閘極以及一非操 作閘極。非操作閘極之閘極電極層(傳導材料)的—高度係形 成為較低於該操作閘極之閘極電極層的高度,&而增加臨 10 201135815 界電壓以及防止具有非操作閘極之離子佈植區的重疊。因 此,閘即已發汲極漏電流(GIDL)可被防止以改善半導體裝 置之再新特性。 本發明之上述實施例細說明而非限制。各種替代物或 是等同物都是可能的。本發明不受限於此所描述之沉積、 蝕刻研磨以及圖案化的型式。本發明亦不受限於任何特殊 型式之半導體裝置。舉例而言,本發明可實施於動態隨機 存取Z憶體(DRAM)或是非揮發性記憶體裝置。其他的增 加、減少或是修改係明顯的考慮到本發明之揭露以及意欲 落在隨附的申請專利範圍之範疇之内。 【圖式簡單說明】 圖1為一平面圖,其說明根據本發明之實施例之一種 半導體裝置以及一種製造其之方法。 圖2 a到2 c為剖面圖,其說明根據本發明之實施例之一 種半導體元件以及一種製造其之方法。 【主要元件符號說明】 200 半導體基板 210 作用區 220 裝置絕緣區 230 傳導材料 235 埋藏閘極 240 操作閘極(或作用閘極) 240'非操作閘極(或虛設閘極) 201135815 250 光罩 260 絕緣材料
12
Claims (1)
- 201135815 七 、申請專利範圍: 1厂種製造半導體裝置之方法,該方法包括. 形成一裝置絕緣區,其定 ^ 、義作用區於半導體基板中; 蝕刻忒+導體基板以形成具 一閘極區; 、有第—凹處與第二凹處之 沉積一傳導材料於 以形成包含在帛❹ 且於第-及第二凹處内; 紙匕3任第一凹處之作用 閘極; Λ及在第二凹處之虛設 触刻提供於第二凹處之傳導 之值Mm I之傅導材㈣時阻止於第-凹處 之傳導材料被飯刻; 触刻提供於第-及第二凹處之傳導材料;以及 沉積絕緣膜於半導縣板之上以及該傳導材料於第一 及第二凹處内; 閘極以及於 其中,於第一凹處之傳導材料定義一作用 第二凹處之傳導材料定義一虛設閘極。2.如申請專利範圍第1項之方法, 線性圖案,以及 其中該作用閘極具有 其中該虛設閘極具有較低於作用閘極之古 ^ ^ ^ 〈冋度’該虛設 間極被裝配以維持關的狀態。 3. 如申請專利範圍第1項之方法,其中該傳導材料包含 多晶矽、鋁(Α1)、鎢(W)、氮化鎢(WN)、鈦(Ti)、氮化欽 以及其之組合中之任一者。 4. 如申請專利範圍第1項之方法,其中該蝕刻半導體基 板以形成閘極區之步驟包含執行各向異性蝕刻於半導體基 板上。 13 201135815 5. 如申請專利範圍第1 _ ^ 貝气方法,其中該蝕刻提供於第 一凹處之傳導材料之步驟以β 付之’驟以及蝕刻提供於第-及第二凹處 之傳導材料之步驟係為各向異性触刻步驟。 6. 如申請專利範圍第1項之方法,其進-步包含: ^丁-化學機械研磨(CMP)於該絕緣膜以暴露作用區, 二中該鞋刻提供於第二凹處之傳導材 於钮刻提供於第一及第二凹處之傳導材料之步驟之後 7. 如申請專利範圍第1 虛設閉極具有線型圖案。…,其中該作用間極及該 8. 如申請專利範圍第丨項的薄膜電晶體之方法,… 虛設開極之高度係小於該作用閉極之高度。 ^ 1·::申請專利範圍第1項之方法,其進-步包括: 之一^型雜#於作用區以形成一 Ν型接面於作用間極 1〇· 一種製造半導體裝置之方法,該方法包括·· 2一裝置絕緣區,其定義—作用區於半導 勉刻該半導體基板以形成第-凹處與第二凹處; ♦傳導材料於第-凹處與第二凹處之内. 執行第一蝕刻步驟以勉刻於第 傳導材料; 处兴·弟一凹處内之 … 刻Γ以飯刻於第二凹處内之傳導材料而 …、蝕刻,於第-凹處内之傳導材料;以及 内,沉積—絕緣膜於半導體基板並且於第一及第二凹處之 其中於第一凹處之該傳導材料定義一作用問極,並且 201135815 該虛設閘極維 其小於該作用 於第二凹處之該傳導材料定義一虛設閘極 持關的狀態,以及 其中該虛設閘極係提供以具有一高度 閘極之高度。 1 1·如申請專利範圍第1〇項之方法, 人 再中该傳導材料包 3夕日日矽、鋁(A1)、鎢(W)、氮化鎢(WN)、鈦 Λ ^ 、氮化鈦 (ΤιΝ)以及其之組合中之任一者。12.如申請專利範圍第1〇項之方法, m 2^ ^ , 、甲β哀第一蝕刻步 驟係執行於第二蝕刻步驟之前。 其中該第一及第二 13_如申請專利範圍第1〇項之方法 钱刻步驟係為各向異性蝕刻步驟。 14·如申請專利範圍第1〇項之方法’其中該 及虛設閘極具有線型圖案。 以 二如申請專利範圍第10項之方法,其中該第二敍刻步 驟係執行於第一触刻步驟之前。10.如甲請專利範圍第 用區 - 丹遇—步包含: 行一化學機械研磨(CMP)於該絕緣層上以暴露該个 〇 17. —種半導體裝置,其包含: —裝置絕緣區,其定義—作用區於半導體基板中. —作用閘極’其形成於半導體基板之第—凹處内: 虛設閘極,其形成於半導體基板之第二凹處内, 其中該虛設閉極之傳導材料的高度係低於該作用區的 〇 V 1 8.如申凊專利範圍第丨7項之半導體裝置,其中該作用 15 201135815 區具有線型圖案。 1 9.如申請專利範圍第丨7項之半導體裝置,其中該傳導 材料包含多晶石夕、紹(A丨)、鑛(W)、氮化鎢(WN)、鈦(丁丨·)、 氮化鈦(TiN)以及其之組合中之任一者〇 其中該作用 20.如申請專利範圍第"項之半導體裝置 閘極及虛設閘極具有線型圖案。 八、圖式: (如次頁)
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020100031807A KR101095745B1 (ko) | 2010-04-07 | 2010-04-07 | 반도체 소자 및 그 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW201135815A true TW201135815A (en) | 2011-10-16 |
| TWI521572B TWI521572B (zh) | 2016-02-11 |
Family
ID=44745837
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW099131175A TWI521572B (zh) | 2010-04-07 | 2010-09-15 | 半導體裝置及製造其之方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US8263460B2 (zh) |
| KR (1) | KR101095745B1 (zh) |
| CN (1) | CN102214578B (zh) |
| TW (1) | TWI521572B (zh) |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5729806B2 (ja) * | 2010-10-07 | 2015-06-03 | ピーエスフォー ルクスコ エスエイアールエルPS4 Luxco S.a.r.l. | 半導体装置および半導体装置の製造方法 |
| US8633539B2 (en) * | 2011-06-27 | 2014-01-21 | Infineon Technologies Austria Ag | Trench transistor and manufacturing method of the trench transistor |
| KR101961322B1 (ko) | 2012-10-24 | 2019-03-22 | 삼성전자주식회사 | 매립 채널 어레이를 갖는 반도체 소자 |
| KR102067165B1 (ko) | 2013-03-06 | 2020-02-11 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그 제조 방법, 이 반도체 장치를 포함하는 마이크로 프로세서, 프로세서, 시스템, 데이터 저장 시스템 및 메모리 시스템 |
| KR102293129B1 (ko) | 2015-02-12 | 2021-08-25 | 삼성전자주식회사 | 매립형 게이트 구조체를 갖는 반도체 소자 및 그 제조 방법 |
| US20160284640A1 (en) * | 2015-03-25 | 2016-09-29 | Inotera Memories, Inc. | Semiconductor device having buried wordlines |
| KR102302073B1 (ko) * | 2015-07-28 | 2021-09-14 | 삼성전자주식회사 | 반도체 소자 및 그 제조 방법 |
| CN109216359B (zh) * | 2017-07-04 | 2022-06-03 | 华邦电子股份有限公司 | 存储器装置及其制造方法 |
| CN109509751B (zh) * | 2017-09-14 | 2020-09-22 | 联华电子股份有限公司 | 具有字符线的半导体结构及其制作方法 |
| CN109801880B (zh) | 2017-11-17 | 2021-05-18 | 联华电子股份有限公司 | 动态随机存取存储器的埋入式字符线及其制作方法 |
| CN111261632A (zh) * | 2018-11-30 | 2020-06-09 | 长鑫存储技术有限公司 | 半导体栅极结构及其制备方法 |
| CN113539971B (zh) | 2020-04-10 | 2022-12-02 | 长鑫存储技术有限公司 | 半导体结构及其形成方法 |
| CN114695354A (zh) | 2020-12-29 | 2022-07-01 | 长鑫存储技术有限公司 | 半导体结构及其形成方法 |
| CN114695353B (zh) | 2020-12-29 | 2023-10-13 | 长鑫存储技术有限公司 | 半导体结构及其形成方法 |
| US11967531B2 (en) | 2020-12-29 | 2024-04-23 | Changxin Memory Technologies, Inc. | Semiconductor structure and forming method thereof |
| CN114695355A (zh) | 2020-12-29 | 2022-07-01 | 长鑫存储技术有限公司 | 半导体结构以及半导体结构的形成方法 |
| CN115915750B (zh) * | 2021-08-16 | 2025-08-22 | 长鑫存储技术有限公司 | 半导体器件、电子设备及制备方法 |
| US12225708B2 (en) | 2021-08-16 | 2025-02-11 | Changxin Memory Technologies, Inc. | Semiconductor device, method of manufacturing semiconductor device and electronic device |
| CN116723693A (zh) * | 2022-02-28 | 2023-09-08 | 长鑫存储技术有限公司 | 半导体结构及其制作方法 |
| US12376282B2 (en) | 2022-02-28 | 2025-07-29 | Changxin Memory Technologies, Inc. | Semiconductor structure and method for manufacturing same |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990080898A (ko) | 1998-04-23 | 1999-11-15 | 윤종용 | 반도체 메모리 장치의 제조 방법 및 그의 레이아웃 |
| US20060043479A1 (en) * | 2004-09-02 | 2006-03-02 | Patrice Parris | Metal oxide semiconductor device including a shielding structure for low gate-drain capacitance |
| US7064066B1 (en) * | 2004-12-07 | 2006-06-20 | Intel Corporation | Method for making a semiconductor device having a high-k gate dielectric and a titanium carbide gate electrode |
| JP4626411B2 (ja) * | 2005-06-13 | 2011-02-09 | ソニー株式会社 | 半導体装置および半導体装置の製造方法 |
| DE102005041108B3 (de) * | 2005-08-30 | 2007-05-31 | Infineon Technologies Ag | Verfahren zur Herstellung eines Trench-Transistors und Trench-Transistor |
| KR100673133B1 (ko) * | 2006-01-23 | 2007-01-22 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| KR100814391B1 (ko) * | 2006-10-10 | 2008-03-18 | 삼성전자주식회사 | 핀 트랜지스터를 포함하는 디램 장치의 구동 방법 및 디램장치 |
| US7851861B2 (en) * | 2007-01-22 | 2010-12-14 | Taiwan Semiconductor Manufacturing Co., Ltd. | MIM capacitor and metal gate transistor |
| JP4600936B2 (ja) * | 2007-06-20 | 2010-12-22 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| KR20090123690A (ko) | 2008-05-28 | 2009-12-02 | 주식회사 하이닉스반도체 | 반도체 소자의 트랜지스터 제조 방법 |
| KR101083644B1 (ko) | 2008-07-04 | 2011-11-16 | 주식회사 하이닉스반도체 | 반도체 장치 및 그 제조방법 |
-
2010
- 2010-04-07 KR KR1020100031807A patent/KR101095745B1/ko active Active
- 2010-07-29 US US12/846,577 patent/US8263460B2/en active Active
- 2010-09-15 TW TW099131175A patent/TWI521572B/zh not_active IP Right Cessation
- 2010-09-28 CN CN201010502373.0A patent/CN102214578B/zh active Active
-
2012
- 2012-08-10 US US13/572,136 patent/US8610203B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| TWI521572B (zh) | 2016-02-11 |
| US8263460B2 (en) | 2012-09-11 |
| KR20110112613A (ko) | 2011-10-13 |
| US20120306008A1 (en) | 2012-12-06 |
| KR101095745B1 (ko) | 2011-12-21 |
| CN102214578B (zh) | 2016-02-17 |
| US8610203B2 (en) | 2013-12-17 |
| US20110248339A1 (en) | 2011-10-13 |
| CN102214578A (zh) | 2011-10-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| MM4A | Annulment or lapse of patent due to non-payment of fees |