TW201034200A - Thin-film transistor having barrier layer as constituent layer and copper alloy sputtering target for forming barrier layer by sputter deposition - Google Patents

Description

201034200 六、發明說明： 【發明所屬之技術領域】 該發明係關於各種顯示器所使用之薄膜電晶體，尤其 關於位於屬於薄膜電晶體之構成層的純銅配線層（汲極電 極層以及源極電極層）和η型Si半導體層之間的阻障層 ’以及上述阻障層之形成所使用之Cu合金濺鍍標靶。更 詳姻而言，係關於不僅對上述配線層，就連對上述η型Si @ 半導體層具有高密接強度，並且具有充分防止屬於上下側 層之構成成分的Si或Cu之互相擴散的功能（以下，稱爲 阻障功能）之阻障層，以及上述阻障層之形成所使用之 Cu合金濺鍍標靶。 本案根據於2009年3月11日提出申請之日本特願 2009-057359號主張優先權，其內容援用於此。 【先前技術】 φ 就以利用主動矩陣方向驅動之薄膜電晶體的平面顯示 器，所知的有液晶顯示器、電漿顯示器、有機EL顯示器 、無機EL顯示器等。在該些使用薄膜電晶體之平面顯示 器，於玻璃基板表面，格子狀密接形成有由金屬層所構成 之配線，在由該金屬層所構成之格子狀配線之交叉點設置 有薄膜電晶體。 該薄膜電晶體如同第1圖之重要部位縱剖面模式圖所 示般，具有層構造也爲眾知，該層構造係在玻璃基板1之 表面，由基板側，依序疊層經金屬Mo之密接層2而接合 201034200 之純銅之閘極電極層3、氮化矽之閘極絕緣層4、Si半導 體層5、η型Si半導體層6、Cu合金標靶在氧氛圍下予以 灘鍍而成膜之阻障層，以及由利用分離溝8被區隔之純銅 之汲極電極層9a和源極電極層9b所構成之配線層9’並 且無圖示之氮化矽之鈍化層以及透明電極層而構成。 再者，於製造具有如此之疊層構造之薄膜電晶體之時 ，藉由濕式蝕刻處理，在配線層9形成分離溝8而區分成 汲極電極層9a和源極電極層9b。接著，藉由乾飩刻處理 除去露出於被形成在配線層9之分散溝（分離溝8)之底 面之部分的η型Si半導體層。 在露出於上述濕式蝕刻處理及乾蝕刻處理後之分離溝 8之底面之部分的Si半導體層5，尤其在上述乾蝕刻處理 中從表面失去氫原子。因此，其表面成爲極不安定之狀態 ，即是懸空鍵（Dangling Bond)增大，此成爲表面缺陷。 該表面缺陷增加薄膜電晶體之關閉電流，其結果成爲無法 避免發生降低LCD之對比度或縮小視角等之問題點的不 安定狀態。因此，在該Si半導體層5之露出表面，以氣 體：100%氫氣體、氫氣體流量·· 10〜1 000SCCM、氫氣體 壓：10〜500Pa、處理溫度：200〜250 °C、輸出：0.005〜 0.5W/cm2、處理時間：0.5〜1分鐘之條件，施予氫電漿處 理，將Si半導體層5之表面之空懸鍵（Dangling Bond) 與氫原子結合而施予安定化之處理。 並且，藉由使用屬於薄膜電晶體之構成層之阻障層， 含有Mg、Ti、A1及Cr中之一種以上的原子百分比（以下 201034200 %表示原子百分比）爲〇·5〜20% ’剩下具有由Cu和不可 避免雜質（但是，1 %以下）所構成之成分組成的Cu合金 濺鏟標靶，於濺鍍成膜之後’藉由在氧化氛圍（空氣）中 施予加熱氧化處理之方法而形成’也爲眾知。 另外，近年來之各種平面顯示器以大畫面化以及高積 體化爲目標，隨此構成薄膜電晶體之疊層相互間’則有要 求更高密接強度之傾向。 @ 在上述以往之薄膜電晶體中，於玻璃基板1和純銅之 閘極電極層3之間，上述閘極電極層3和氮化矽之閘極絕 緣層4之間，上述閘極電極層4和Si半導體層5之間， 上述Si半導體層5和η型Si半導體層6之間，以及阻障 層和純銅之配線層9之間，並且純銅之配線層9和無圖示 之氮化矽之鈍化層、上述鈍化層和透明電極層之間，確保 可以充分對應滿足上述要求之高密接強度。但是，上述阻 障層和η型Si半導體層6之間的密接強度相對性較低， φ 現狀則無具備可以對應滿足上述要求之高密接強度。 〔先行技術文獻〕 〔專利文獻〕 〔專利文獻1〕日本特開平4-349 637號公報 〔專利文獻2〕日本特開2005-166757號公報 【發明內容】 〔發明所欲解決之課題〕 本發明之目的在於提供具備在阻障層和η型Si半導 201034200 體層之間具有高密接強度之阻障膜之薄膜電晶體，以及可 以形成其阻障層之Cu合金濺鍍標靶。 〔用以解決課題之手段〕 因此，本發明者等由上述觀點，進行應在上述以往之 薄膜電晶體中之阻障層和η型Si半導體間確保高密接強 度之硏究。其結果，取得以下之硏究結果。 (a) η型Si半導體層對屬於薄膜電晶體之構成層之 阻障層的密接強度，隨著平面顯示器之大畫面化及高積體 化而降低之原因，尤其上述氫電漿處理條件可舉出高溫化 以及長時間化。例如氣體：100%氫氣體、氫氣體流量：1〇 〜1000SCCM、氫氣體壓：10〜500Pa、輸出：0.005〜 0.5W/cm2、處理溫度：250〜350°C、處理時間：1〜5分鐘 般，則產生必須在高溫化以及長時間化之條件下進行氫電 漿處理。該結果，可想原因在於阻障層之構成成分中，尤 其氧成分活性化，擴散移動至配線層側以及η型Si半導 體層側，並且上述阻障層之含氧比率下降（氧不足）。 (b) 上述以往之阻障層之形成所使用之以往Cu合金 濺鍍標靶之合金成分中，注目於A1。對該A1’使用以Ca 爲合金成分含有0.1〜2%之比率的Cu合金濺鍍標靶進行 硏究。 即是，藉由使用含有A1之原子百分比爲1〜10%’ Ca 之原子百分比爲0.1〜2% ’並且具有包含Cu和1 %以下之 不可避免雜質之成分組成以當作殘部的Cu合金濺鍍標靶 -8 - 201034200 ，在氧化氛圍進行濺鏟成膜，形成阻障層，評 結果，確認出即使在隨著平面顯示器之大畫面 體化而在高溫且長時間之條件下進行氫電漿處 以形成在阻障層和配線層之間，以及阻障層和 導體層之間保持高密接強度，並且也保持優良 的阻障層。 該理由可想像係因藉由合金成分之Ca之 φ 抑制氧朝配線層側以及η型Si半導體層側擴 〇 該發明係根據上述硏究結果而硏究出者， 要件。 本發明之阻障層和η型Si半導體層具有 之薄膜電晶體，具有經密接層而接合於玻璃基 極電極層、閘極絕緣層、Si半導體層、η型Si 阻障層、由互相分離之汲極電極層和源極電極 〇 配線層、鈍化層以及透明電極層，上述層依該 玻璃基板側依序被疊層形成，上述阻障層使用 原子百分比爲1〜10%，Ca之原子百分比爲0 具有包含Cu和1 %以下之不可避免雜質之成分 殘部的Cu合金濺鍍標靶，在氧化氛圍下被濺翻 本發明之阻障層之濺鍍成膜所使用之Cu 靶係用於在氧化氛圍濺鍍成膜構成薄膜電晶體 係由含有A1之原子百分比爲1〜10%，Ca之 爲0.1〜2%，且具有包含Cu和1 %以下之不可 估特性。其 化以及高積 理後，亦可 η型 Si半 之阻障功能 作用，明顯 散移動之故 具有以下之 高密接強度 板表面之閘 半導體層、 層所構成之 順序從上述 含有A1之 .1〜2 %，且 組成以當作 ί成膜。 合金濺鍍標 之阻障層， 原子百分比 避免雜質的 201034200 成分組成以當作殘部的Cu合金所構成。 〔發明效果〕 本發明之薄膜電晶體係位於上側層之純銅之配線層和 下側層之η型Si半導體層之間的阻障層，使用含有A1之 原子百分比爲1〜10 %，Ca之原子百分比爲0.1〜2%，且 具有包含Cu和1 %以下之不可避免雜質的成分組成以當作 殘部的Cu合金濺鍍標靶，在氧化氛圍下被濺鍍成膜。 不僅上述上側層之配線層之密接性優良，就連上述下 側層之η型Si半導體層之密接性也優良，該優良之密接 性即使在薄膜電晶體之製造工程中施予高溫化以及長時間 化之條件下進行氫電漿處理後也被保持。並且，也具備優 良阻障功能。藉由上述，本發明之薄膜電晶體可以充分滿 足對應平面顯示器之大畫面化以及高積體化。 該發明之Cu合金濺鍍標靶係可以形成上述薄膜電晶 體之阻障膜。 【實施方式】 (Cu合金濺鏟標靶） 接著，說明如上述般限定該發明之Cu合金濺鍍標靶 之成分組成的理由。 (a ) A1 A1成分具有在阻障層和上側層之配線層之間，以及阻 障層和下側層之η型Si半導體層之間，確保強固之密接 -10- 201034200 性，並且使所形成之阻障層具備優良阻障功能之作用。但 是，在其含有比率低於1 %時上述作用無法取得所期待的 提升效果。另外，當其含有比率超越10 %時，導電性則出 現下降傾向。因此，將其含有比率定在1〜10%，最佳爲2 〜8%。 (b ) Ca

Ca成分係如上述般，具有使在氧化氛圍下進行濺鏟 φ 成膜而所形成之阻障層本身安定化，即使上述氫電漿處理 條件高溫化以及長時間化，亦防止密接性降低的作用。 於氫電漿處理之時，則有屬於構成成分之氧擴散移動 至上側層之純銅之配線層以及下側層之η型Si半導體層 ，上述阻障層中之氧的含有比率降低，即是層本身成爲氧 不足之情形。Ca成分尤其具有抑制上述氧之擴散移動而 防止阻障層本身成爲氧不足的作用，依此可抑制密接性降 低。 φ 在其含有比率低於0.1 %時上述作用無法取得所期待 的提升效果。另外，即使其含有比率超過2%’也無法取 得更進一步的提升效果。因此’將其含有比率定在0.1〜 2%。 (c)殘部：Cu以及不可避免雜質。 當標靶之不可避免雜質超過1%時’被濺鍍成膜之阻 障層中之不可避免雜質之含有比率也超過1 %變多。此時 ，密接性出現降低傾向。因此’不可避免雜質之含有比率 必須設在1%以下。 -11 - 201034200 (薄膜電晶體） 第1圖表示本發明之薄膜電晶體之重要部位縱剖面。 該發明之薄膜電晶體具有經密接層2而被接合於玻璃 基板1表面之閘極電極層3、閘極絕緣層4、Si半導體層 5、n型Si半導體層6、阻障層7、由互相被分離之汲極電 極層9a和源極電極層9b所構成之配線層9、鈍化層以及 透明電極層。該些層係以該順序從玻璃基板側依序被疊層 形成。 上述阻障層7使用上述本發明之Cu合金濺鑛標靶， 在氧化氛圍下被濺鑛成膜。因此，如上述般，在阻障層7 和配線層9之間，以及阻障層7和η型Si半導體層6之 間的密接性優良。並且，該優良密接性即使在高溫且長時 間之條件下進行氫電漿處理後，亦可以保持。並且，也具 備優良阻障功能。 〔實施例〕 © 接著，針對該發明之薄膜電晶體，關於阻障層和η型

Si半導體層之間的密接強度，藉由實施例予以具體性說明 〇 依循以往之膜形成條件，從具有縱：320mm X橫： 400mmx厚度：0.7mm之尺寸的玻璃基板之表面側，依序 疊層形成經膜厚：50nm之金屬Mo之密接層而被接合之膜 厚：250nm之純銅之閘極電極層、膜厚：300nm之氮化矽 之閘極電極層、膜厚：150nm之Si半導體層以及膜厚： -12- 201034200 10nm之η型Si半導體層。 藉由溶解調製，製作具有表1、2所示之成分組成的 Cu-Al-Ca合金之本發明例之Cu合金濺鍍標靶（以下，稱 爲本發明例之標靶）以及Cu-Al合金之比較例之Cu合金 濺鍍標靶（以下，稱爲比較例之標靶）。並且，上述標靶 之不可避免雜質含有量中之任一者皆爲1 %以下。 將具有上述疊層體之玻璃基板裝入至濺鍍裝置，使用 g 上述標？G，在氛圍：Ar+氧（容量百分比，Ar/氧=90/10 )之氧化氛圍，氛圍壓力：〇.4Pa，基板加熱溫度：l〇〇°C 之條件下，執行濺鍍，形成膜厚：50nm之阻障層。 並且，以250nm之膜厚形成純銅之配線層。 藉由上述，分別製造本發明例之薄膜電晶體試料1〜 20以及比較例之薄膜電晶體試料1〜1 0。 接著，以下述條件，對所取得之本發明例之薄膜電晶 體試料1〜20以及比較例之薄膜電晶體試料1〜1〇施予氫 φ 電漿處理。 氣體：100%氫氣體 氫氣體流量：500sccm 氫氣體壓：250Pa 處理溫度：2 7 5 °C 輸出：0.1 W/cm2 處理時間：3分鐘 上述條件爲對應於平面顯示器之大畫面化以及高積體 化之氫電漿處理條件，比起以往所執行之氫電漿處理條件 -13- 201034200 ，處理溫度相對性高，處理時間較長。 針對η型Si半導體層對上述阻障層之密接性，藉由 棋盤格附著試驗確認氫電漿處理前後之變化。 棋盤格附著試驗係依據JIS-K5400，在上述試料表面 ，使用切斷器，以〇.5mm、1mm、1.5mm以及2mm間隔， 分別在縱橫各切入1 1條溝（切槽），該溝係具有從表面 到η型Si半導體層之深度，並且0.1 mm之溝寬。依此， 在各個間隔形成1〇〇個方格。在涵蓋該方格全體，密接黏 貼3 Μ公司製作透明膠帶，接著一口氣撕開。然後’測定 試料表面之100個方格中，被剝離的方格之數量（個71 00 )。將該測量結果表不於表1〜3。 -14- 201034200 £ 氫電漿處理後 剝離的方格之數量（個/1 〇〇) 方格尺寸 2 mmD 〇 o o o o o o o o o in 口 E E o o o o o o o o o o 1 mmD o o o o o o o o o o 0. 5 mmD in o o o o o o o o o 氫電漿處理前 剝離的方格之數量（個/1 〇〇) 方格尺寸 2 mmD o o o o o o o o o o in 口 E p E o o o o o o o o o o 1 mmD o o o o o o o o o o 0. 5 mmD o o o o o o o o o o 標靶 成分組成（原子％) 3 〇 + 雜質 剩下 剩下 t· ΙρρΛ 剩下 剩下 剩下 剩下 剩下 剩下 剩下 OS o CD CO (0 IO τ— CO 0) LO r- co 寸 CO 00 LO o (0 CM (0 〇 〇 d d d o 6 o o o d < CO 〇 ¢0 o Τ Ο CO o CVJ 0) .04 00 0) 00 0) o to σ> 1~~ CM CO 寸 寸 CO (0 σ> 0) 许饀器莩 CVJ CO 寸 ΙΩ CO Is- 00 0) 〇 騷 讲鹬盔匡Ν嫩鹤贓Dig鯽艋龚 -15- 201034200 【<N谳】 —i

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v- M Y- Μ Υ- 蔡 o v 驟 r-r-τ— τ—τ— r-τ— 锊鋸盔莩β狼鲣®?哺酸滅龚 -16- 201034200 【s】 □ Ε ε CM ΙΟ Ο C0 00 10 r- o T— 00 (Ο ιη CVJ /—s CNJ o T— □ c \ 圈 nihnfl c ε ΙΟ Ο ο Ο ο CSI 卜 0) 寸 00 CSJ in τ— 寸 τ— ο 00 rml w m 啊 N r— 黟 □ iUmfl iQiltr _ ε Ε ο ο ο ο ι— Ο ο τ— ο ο τ— o o T— CO 00 ω 00 CM 00 τ— S 醒 □ C C Ε LO Ο ο ο r- ο ο τ— ο ο τ— ο ο o o l— o o T— o o T- ο ο r— 5 C0 ιη /""S 〇 2mmD ο ο ο ο o o o ο ο ο 〇 Τ- □ F is \ fmf πΜ Ε ΙΟ ο ο ο ο o o o ο ο ο rml OT m 啊 Ν r- m ifimfl ipir _ 1mmD ο ο ο ο o o o ο ο ο § *cij 醒 □ c c Ε in d ο ο ο ο o o o ο ο ο + κ- 卜 卜 卜 卜 卜 3 〇 S[ «ΙττΓ «ν5>' πϊτΓ ffrK SI fR^ w W W '两， ( 0 1 I 1 I 1 I 1 1 I I BJ m- m ϋ 1 1 1 1 1 1 1 1 1 CO CO CO CM 0) 00 (Ο ο 卜 φ < ο 0) Ο 00 〇 0) o ο τ— σ> τ— Ύ~~ CO CO LO LO 卜· οό 0) 0) 駿菡 丑鎰冕·Ν驛齧 τ— CsJ 00 寸 in (0 00 σ> ο Τ— 騷 -17- 201034200 由表1〜3所示之結果，得知將使用本發明例之標靶 在氧化氛圍下被濺鍍成膜之阻障層設爲構成層之本發明例 之薄膜電晶體試料1〜20中，不管對哪一個進行相對性處 理溫度高以及長處理時間的氫電漿處理，在阻障層和η型 Si半導體層之間，亦確保極高附著強度（密接性）。 對此，使用相當於以往Cu合金濺渡標靶之成分組成 的比較例之標靶1〜1 〇，將以相同條件所形成之阻障層當 作構成層之比較例之薄膜電晶體試料1〜10中，無論哪一 個在比一般條件高之處理溫度以及長處理時間下進行氫電 漿處理，在阻障層和η型Si半導體層之間之附著強度（ 密接性）變低。 如上述般，該發明之薄膜電晶體可以充分滿足對應平 面顯示器之大畫面化以及高積體化。 〔產業上之利用可行性〕 本發明係可以實現在阻障層和配線層之間，以及阻障 層和η型Si半導體層之間之密接性優良，並且具有優良 阻障功能之具有阻障膜的薄膜電晶體。並且，該優良密接 性即使在高溫且長時間之條件下進行氫電漿處理後，亦可 以保持。因此，可以適合當作可以充分滿足對應平面顯示 器之大畫面化以及高積體化之薄膜電晶體使用。 【圖式簡單說明】 第1圖爲薄膜電晶體之重要部位縱剖面模式圖。 -18- 201034200 【主要元件符號說明】 1 :玻璃基板 2 :密接層 3 :閘極電極層 4 :閘極電極層 5 : Si半導體層 6: η型Si半導體層 7 :阻障層 8 :分離溝 9 :配線層 9a :汲極電極層 9b :源極電極層 參 -19

Claims (1)

1. 201034200 七、申請專利範面： 1. —種阻障層和η型Si半導體層具有高密接強度的薄 膜電晶體，其特徵爲： 具有經密接層而被接合於玻璃基板表面之閘極電極層 、閘極絕緣層、Si半導體層、n型Si半導體層、阻障層、 由互相分離之汲極電極層和源極電極層所構成之配線層、 鈍化層以及透明電極層， 上述層係依該順序從上述玻璃基板側依序被疊層形成 0 上述阻障層係使用含有A1之原子百分比爲1〜10%， Ca之原子百分比爲0.1〜2%，且具有包含Cu和1 %以下之 不可避免雜質之成分組成以當作殘部的Cu合金濺鍍標靶 ，在氧化氛圍下被濺鍍成膜。 2. —種阻障層之濺鍍成膜所使用的Cu合金濺鍍標靶 ，其特徵爲： 用以將構成薄膜電晶體之阻障層在氧化氛圍下予以濺 @ 鍍成膜，由含有A1之原子百分比爲1〜10%，Ca之原子 百分比爲0.1〜2%，且具有包含Cu和1 %以下之不可避免 雜質之成分組成以當作殘部的Cu合金所構成。 -20-