TW201001567A - Performing die-to-wafer stacking by filling gaps between dies - Google Patents

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201001567 九、發明說明： 【發明所屬之技術領域】 本發明係有關於一種積體電路結 於一種晶粒對晶圓（die切afer)之接合方法且4寸別疋有關 【先前技術】 曰體從積^路的發明以來’由於各種電子元件(例如電 曰曰脰—極體，電阻器等等)之 得半導體H續快速地成長。對 升’使 升來自於不斷地降低特徵尺寸 = 的兀件整合於既定面積之中。 斗更夕 廷些整合在本質上屬於二維 元件所佔據之體積實f上位於 =异其中積體 然微影技術的顯著提升造成於之表面上。雖 多的改進，然而、 貝趾電路形成時相當 限制。其中之一可達到之密度仍有物理上的 /、丁心的限制在於需要掸f 口 1 件。此外，當越多元件置於uU以構成這些元 計。 、as T，需要越複雜的設 另外—項额外的限制在於，冬 件間的内連線數目與 田7"件數目增加時，元 與長度增加時，電路R者的~加。當内連線數g 為了解決上述之限制，因兩者皆會增力" (ICs)。於一般3〇忙形 出一維（3D)積體電路 中兩者皆包含具有二^…會形成兩個晶圓，其 積粗电路之複數個半導體晶片。趣著 〇5〇3-A33748TWF/Iinlin 201001567 =述兩晶BI接合在。之後形成㈣ 兩個晶圓中的積體電路。 以連接 白知形成〇D 1C的方法也包括晶粒對晶圓人， 其中複數個晶粒係接人5,r一曰m L 安口 優點在於”二 到曰曰®上。晶粒對晶圓接合之 之曰“: 寸可以小於晶圓上晶片之尺寸。血型 ^曰粒對晶圓接合製程的過程，晶粒之 ⑽ 導體晶片二:=上fil0°堆疊於包含半 斤 日0 102之上。半導體晶片104大於r十 寻於）晶粒100，且晶粒1〇〇之間留下間 、（， 道）1〇6。於後續製程步驟期間，如第 曰5,刀』 被薄化，例如厚度降至約3〇 m，所:位：曰二⑽ 上的石夕通孔伽〇吵silic〇nvias,Tsv⑽曝之 合墊（圖中未顯示）可以形成於晶粒1〇〇之 接 到矽通孔11 〇。 表面上且連接 V,. 曰位對晶圓接合製程遭遇許多缺點。當薄化 日日粒_之過程，會有不想要的物質（例 =化 :產生的粒子、以及有害化學物質)可:⑽過 也可能降低半導體晶片104之效能 ：右：’ 的方法能移除不想要的物質 尚未有有效 有的結構具有受限的輸入/輪出數目。:二2圖所示，現 石夕通孔1峨可能連接職合墊料因是因為 夠大的間距以容納接合墊。另外，^寸徵）需要足 形成金屬化層。對於形成介 、於日日粒100之上 |電層之設備，例如化學氣相 0503-A33748TWF/Iinlin 201001567 沉積之設備，化學氣相^ 上形成薄膜，因為其上表=::弗2圖之結構表面 決上述問m — j 備㈣太㈣造。為解 而要種新的晶粒對晶圓堆疊方法。 【發明内容】 底部半導 曰-曰片上；一保護 雕本發明提供-種積體電路結構，包括 上晶粒接合至該底部半導體 m底部晶粒與位於該底部半導體晶片之上f :::坦介電層位於該上晶粒與該“ 護材料之上表面與該上晶粒之上表面等高。4保 本备明死供另—種半導體電路結構 數個底部半導體晶片底 > 括已各稷 该些底部半導體晶片之一；_ 了丧口一 ff * - R ^ 保瘦材科填充上晶粒之間 :_位於該底部晶圓之上，且靠近該底部曰圓 之外圍’其中該保護材料 ：、。嶋曰曰因 表面等高；—平坦介電層位於該此上 上，其中該平坦介電層延伸覆蓋實 位於粒與該保護材料；以及-導電特徵 议y;该十坦介電層中。 % ^ ^ μ 〇 ^電知被電性連接至該些上晶 沣/、δ亥二底邛半導體晶圓至少之—。 本發明提供另一種積體電路結構，包括 圓，其包括複數個底部半導體⑤― _曰曰 至該些底部半導體晶片；—保^ 數個上晶粒接合 間隙；-包圍環位於該底部晶；些上晶粒之 I曰曰111之上，且靠近該底部晶 0503-A33748丁 WF/linlin 201001567 〃中該保護材料之上表面 圓之外圍 祖惑上表 面與該包圍環之上表面實質上等高;一平 該些上晶粒與該轉材料之上，其找平坦介 上延伸至整個底部晶圓 貝貝 層中’ i中物二 及—銅線位於該平坦介電 曰片、f 3、$ 11連接至該些上晶粒與該些底部半 層之上表面等高。_線之-上表面與該平坦介電 一广提供另—積體電路的形成方法，包括：提供 上复數個底部半導體晶片；提供複數個 曰曰"班二“粒接合至該些底部半導體晶片；形成— :.::二亥底部晶圓之上，且靠近該底部晶圓之一外 護Γ以填充該些上晶粒之間隙，其中該 保6又材料之上衣面、該坻 上表面; —日日〃、之上表面與該包圍環之 J 成—平坦介電層於該些上晶粒與該保護 ’斗之上，以及形成—導電特徵於該平坦介 1 中該導電特徵電性連接到該此 '、 晶片至少之一，且該導電特；之==些底部半導體 之上表面等高。 4之上表面與該平坦介電層 ，發明又提供另一積體電路的形成方法，包括·提 個=部晶圓，包括複數個底部半導體晶 該形成-包圍環於： 胸、古，部晶圓之—外圍；塗覆—保護 圍;二㈣些上晶粒之間隙’其中該保護材料被該包 圍壤包圍；固化該保護材料；研磨以平坦化該保護t料 〇503-A33748TWF/lmlin 8 201001567 该些上晶粒與該包圍環，· 粒、該保護材料與該包^一旦"％層於該些上晶 平坦介電声中 衣之上，以及形成一銅線於該 部輸;=線電性連接到該些上晶粒與該些底 電層之上表㈣高。m線之上表面與該平坦介 善可^明之優點包括降低電阻、降低製程成本以及改 =本發明之上述和其他目的、特徵、和優點能更 作詳細說明如下“嶋則，並配合所附圖式， 【實施方式】 下文特舉出本發明之較佳實施例。須了解本發明提 供許多可實施的發明概念，可依各種變化方式據以實 施。此處之實施例僅為揭露本發明使用之特定方式，其 並非用以限定本發明。 堆疊晶粒於晶圓上的方法之中間步驟顯示於第3圖 至第9圖。以下討論較佳之實施例。各種圖式與實施例 中類似的元件將用類似的元件符號標出。 請參見第3圖’晶粒12接合到晶圓1〇之上。每一 晶粒12具有前表面14與背表面16。每一個晶粒包括半 導體基材18，其中晶粒12之背表面16也是個別半導體 基材18之背表面。於一實施例中’晶粒12包括矽通孔 (through-silicon vias，TSV)20從前表面14延伸入半導體 〇503-A33748TWF/linli] 9 201001567 基，18,其中矽通孔2〇連接到半導體晶片如上。於另 一貫施例’不縣形成料孔2q於錄12，料孔2〇 係形成於薄化晶粒12之後，於下文中作詳細討論。 晶0 10包括複數個半導體晶片30。於一實施例中， 每一晶粒12接合至-個半導體晶片30。此外，一個半導 I晶片30可能有超過—個晶粒12接合於其上。於此例 ==同的半導體晶片30之晶粒12可能具有相 ί =同=設計，及，或尺寸。本文中晶粒η意指上 日日粒12,而+導體晶片3〇意指底部晶片如。 晶圓10具有前表面32與背表面34，其中接合 及/或其他連接結構靠近前表面3 本、 導雕其妙夕此主 田02 ,叩背表面34則為半 :二广表面。積體電路(未顯示)包 件，例如電晶體、電阻器、電容 /被动凡 成於上晶粒12之半導體基材之前似之凡件，形 上曰抽1 β产* 表面與底部晶片30上。 上曰曰粒12與底部晶圓3〇較佳 接合的方法包括-般習知的方法，例如：：f 5 :其中 接合，氧化物對矽接合、銅對銅之接合：：广化物 法。由於底部晶片3〇大於（或等於） 及類似之方 因此士晶粒12之間會留下間隙(或切、害晶粒12 ’ 第4A圖顯示形成包圍環％ 包圍晶粒12,且靠近晶圓]〇之 ^包園環36較佳 示第4A圖之俯視圖。於一實施例中< — 具有间黏度之可固化材料（例如八；9圓1 〇上塗| " 以形成包圍ί| 圍稍微遠離該晶圓10之外圍⑽以 軎，圍，36之外 示第4A圖之俯視圖。於一杏说&丄 ^緣。第4B圖顯 0503-A33748TWF/IinIi^ 10 201001567 3 6，當晶圓10旋轉時，塗覆該高分子。於一實施例中， 包圍環36由聚亞酿胺（polyimide)或其他耐熱之高分子塗 料組成，例如苯環丁烯（benzocyclobuenes, BCB)、SilkTM (Dow chemical)或其他類似之高分子。於另一實施例中， 包圍環36由乾膜組成，例如聚亞酿胺（polyimide)乾膜或 ETERTEC HT-100 (Eternal)乾膜，且壓合於晶圓10之上。 於一較佳實施例，如第4A圖所示，包圍環36之厚度T1 大於上晶粒12薄化之後的殘餘厚度T4(請參見第6圖， 約30 m)，但是小於上晶粒12薄化前的厚度Τ2(請參 見第4圖）。於另一實施例，厚度Τ1實質上等於厚度Τ2。 當包圍環36由可固化材料所組成時，需進行預烘烤以固 化該包圍環3 6。 第5Α圖顯示塗佈保護材料40於間隙35中。於一實 施例中，類似包圍環3 6，保護材料4 0由一可固化材料所 組成，例如高分子，可使用與包圍環36相同或不同之材 料。於一示範實施例中，保護材料40由聚亞醯胺 (polyimide)組成。保護材料40之厚度Τ3可大於薄化後 之晶粒12厚度T4(請參見第6圖），但小於晶粒12之厚 度Τ2。據此，如第5Β圖所示，保護材料40可以用網版 塗覆（screen coating)，其中罩幕42用於遮蔽晶粒12，所 以保護材料40不會塗佈到晶粒12之上和包圍環36之外 的晶圓10部分。罩幕42包括開口 44用以對應到間隙35。 於另一實施例中，如第5C圖所示，保護材料40利用孔 版塗佈（stencil coating)塗覆進入間隙35，其中保護材料 0503-A33748TWF/linlm 11 201001567 毯覆式塗佈，於晶粒12之上的過量保護材料40被 刮除。於此例中’包圍環36之厚度 晶粒12之厚度T2。 茺貝貝上接近 U ==能防止保護材料4G弄髒晶圓12及/或晶圓 — 則不但有害地影響後續微影製程，也會造 夕不想要的粒子。塗佈保護材料40之後，淮Γ 料4〇以及進-步固化包圍環36。 '圍产:'呆6圖’研磨上晶粒12、保護材料40以及包 圍=38，例如利用化學機械研磨 匕 之殘餘厚度Τ4大约如 巧如上日日粒12 或小於30 ,然而’最佳之厚度可以大於 於〇0瓜。研磨之後形 矽通孔20預先形成p^丄 /一旳上表面48,若是 2〇。 守涅由上衣面48露出該些矽通孔 第7圖顯示接觸插塞 先形成時，也可能是才“士之形成’若石夕通孔％未預 石夕通孔20 ί時形成石夕通孔2〇。於此例令， 夕通孔20未預先形成，形成 晶月30之積體電路 L2〇用以連接底部 心形成開口，以及彻射鑽孔進入晶粒 或上述之組合）填充此開口充歹’ ^、鎢、銘、銀 緣層可先(圖令未顯示)形成於口/ :阻障層與絕 已經預先形成，則可省略形 、势壁。右矽通孔20 接到上晶粒12及/或底部晶片^底===連 晶粒】2’可以於保護材料：底^曰片3〇大於上 接麻邱θ y q > 甲形成接點5 〇，用以遠

“3°之積幾電路如連線結構，如㈣U 〇503-A33748TWF/JinIin 12 201001567 I = Ϊ l他:::結構)。於此例中，接點5〇可以連接 表面^的保護層直達广Λ接之^電^或穿過底部晶片3〇 電層54 /若貝需:上日日—粒12與保護材料40之上形成介 r 為金屬線56)形成於介，二。金屬線/墊片56(之後稱 及/或接點50。可利用\間且電性連接到石夕通孔20 屬線％，例如S山:習知方法形成介電層54和金 積金屬°另外地，可拥毯覆式地沉 充介成金屬線56’圖案化此金屬薄膜，以及填 鎢、：：上Γ金屬線)6之間隙。金屬線56可由銅、鋁、 二物it之組合而組成。介電層54可由氧化物、 之石夕酸鹽玻璃、氟化石夕酸鹽玻璃、低介 ㈣材料或其他類似材料所組成。 " 6。和US成更多層的内連線層，例如亀 介電層與介:介電二=^ 如，鋼電特徵，其中導電特徵（名 於全屬1:::組成之金屬線)可藉由雙鑲嵌製程而得£ ?6。和62之導電特徵連接到金屬線5WM 疋1 8圖之結構類似習知的晶圓（除了習知盖 裝於内之晶粒)。因此，這些方法和結構可應 :白σ日日圓上製備内連線結構。於形成内連線層: …6。接著，堆疊的晶粒沿著虛線細。 刀」後之日0粒12中，保護材料4G包圍並保護上晶粒12 〇5〇3-A33748TWF/linU】 13 201001567 之侧壁，且保護材料4〇之外圍垂直對應到個別底曰 30之外圍。 -口I日日片 本發明之實_具有❹優點。藉由填充保 4 〇於上晶粒i 2之間隙以形成一平坦表面，可使用n 知之方法形成内連線結構。此點顯著地擴大上晶粒 底部晶片30之設計上的彈性。例如，於上晶/粒。之； 形成較小間距之料孔2G，其中料孔2()之連 重新被改變’經由形成於上晶粒12之上的 :於其上之接合塾66(請參見第9圖)，使接合塾= 大於石夕通孔20之間距。接‘物通孔可形成於保 :畫用以連接上晶粒12及，或底部晶片3 : 由填充保護材料40於上晶粒12之間隙 上= ^或其他有害物質造成對上晶粒12與底部晶片3^ 雖然本發明已以數個較每 非用以限定本發明，任何所屬^ ^路如上’然其並 者，在不脫離本發明之精;域:具有通常知識 動與_，因此本發明之保:意：更 範圍所界定者為準。 域胃視相之申請專利 〇503-A33748TWF/lmlin 14 201001567 【圖式簡單說明】 第1圖和第2圖為—系列令 說明習知的晶粒到晶圓之接合製驟的剖面圖’用以 第3、4A、4B、5A〜5C及6〜9圖為—系列步驟 的剖面圖’用以說明本發日卜較佳實施例的製程。’ 【主要元件符號說明】 100〜晶粒； 1〇2〜晶圓； 104〜半導體晶片； 106〜間隙； 110〜矽通孔； 10〜晶圓； 丄2〜曰日牙， 14〜晶相夕古— 日日祖之月!）表面； 16〜晶粒之背表面； 〜半導體基材； 20〜石夕通孔； 30〜半導體晶片； 32〜半導體晶片之前表面； 34〜半導體晶片之背表面； 35〜間隙； 3 8〜外圍； 42〜罩幕； 48〜平坦上表面； 51〜接合墊； 5 6〜金屬線； 62〜金屬化層； T1〜包圍環厚度； T3〜保護材料厚度； 36〜包圍環； 40〜保護材料； 44〜開口； 50〜接點； 54〜介電層； 60〜金屬化層； 66〜接合墊； T2〜晶粒厚度； T4〜薄化後晶粒厚度 0503-A33748TWF/linlin 15

Claims (1)

1. 201001567 申請專利範圍： c體電路結構的形成方法.，包括下列步驟： 底部晶圓，包括複數個底部半導體晶片； 3片;、I數個上晶粒，該些晶粒接合至該些底部半導 a曰 晶 圓之!=包圍環於該底部晶圓之上，且靠近該底部 塗覆一保護材料以埴充該此 保護材料之上夺面,,；二日日粒之間隙，其中該 上表面等高； 该些上晶粒之上表面與該包圍環之 上；ΙΓ平坦介電層於該些上晶粒與該保護材料之 /形成—導電特徵於該平坦介電岸中， 她生連接到該些上晶粒與該些底;半導體晶:::: 成：:=利範圍第1項所述之積體電路結構的形 幵:成—額外介電層於該介電層之上；以及 形成雙鑲嵌導電結構於該額卜 接該導電特徵。 貝外）丨电層之中，且連 成方=:::圍第1項所述之積體電路結構的形 、"平形成該包圍環之步驟包括： 塗覆一高分子環；以及 於塗復该保護材料步驟之前，預供烤該高分子環。 〇5〇3-A33748TWF/linlin 16 201001567 4.如申請專利範圍帛！項所述之積體 成方法，其中形成該包圍環之步驟包括構的形 該包圍環。 & ° 一乾膜作為 5·如申請專利範圍第1項所述之積+ 成方法’其中在形成該包圍環與塗' 的形 二:行―平坦化，以平整該保護材料 上表面以及該包圍環之上表面。 一上阳叔之 6.如申請專利範圍帛5項所述之積體 成方法’其中該平坦化之後露出該些上日:^的形 (thr〇ugh-siIicon via，TSV)，其中 曰曰 ^ —石夕通孔 TS V。 電知' 彳政連接到該 :如=專利範圍第5項所述之積體電路結構的形 成方法，尚包4 :平坦化步驟之後，形成一 Τα 上晶粒之—中，其中該導電特徵連接到該Tsv …二 成方利t圍第5項所述之積體電路結構的形 成方法尚包括.平坦化步驟之後，形成〜 & 過該保護材料，其中該接觸插塞連接到該 ：： 該些底部半導體晶片。 知·被以及 9:申料利範圍第5項所述之積體電路結構的形 成方法’尚包括：進行平坦化步驟之前 料與該包圍環。 、烤忒保瘦材 成方圍第1項所述之積體電路結構的形 r t /.丨/、中主覆该保護材料之步驟包括孔版印刷 (stencil printing)。 1 卹 〇503-A33748TWF/linlin 17 201001567 201001567 如甲睛專利範圍第 、丨乂〜傾肢电峪結構的形 成方法、、中塗覆該保護材料之步驟包括利用 打網版印刷（screen priming)，該軍幕具有開 = 些上晶粒之間隙。 丁應則5玄 以1广：Γ專利範圍第1項所述之積體電路結構的形 成方法，其中該導電特徵之上表面與該平 表面等高。 电智之上 體電路結構的形成方法，包括下列步驟： /、底部晶圓，包括複數個底部半導體晶片； 接合複數個上晶粒至該些底部半導體晶片； 圓之:::包圍%於該底部晶圓之上，且靠近該底部晶 /塗覆一保護材料以填充該些上晶粒之間隙，其中該 保護材料被該包圍環包圍； 固化該保護材料； m該保護材料、該些上晶粒與該包圍環； 包圍環之上，·以及 。亥保邊材枓與該 开銅線於該平坦介電層中，其中該銅線電性連 接到該些底部半導體晶片與該些上晶粒至少之一。 14. 如申明專利範圍第I 3 形成方法，其中該此之積體電路結構的 對面接合。 ‘上日日拉與該些底部半導體晶片是面 15. 如申請專利範圍第13項所述之積體電路結構的 〇503-A33748TWF/Iinlin 18 201001567 .形成方法，其中研磨之後，露出該些上晶粒中之複數個 矽通孔（TSV)，且其中該銅線連接到該些矽通孔之—。 / 16.如申請專利範圍第13項所述之積體電路結構的 形成方法，尚包括：研磨之後，形成一 Tsv於該此上曰 粒之一中’其中該銅線連接到該TSV。 曰曰 來二t申Γ專利範圍第13項所述之積體電路結構的 仵^材1斗=括.研磨之後’形成—接觸插塞穿過該 (其中該接觸插塞連接該銅線與該些底部半導 1δ.如申請專利範圍第】3項所述 形成方法’其中該銅線 、口構的 面等高。 /、忒千坦介電層之上表 k.' 0503-A33748TWF/Iinlin 19