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TW201006133A - Digital delay line and application thereof - Google Patents

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TW201006133A
TW201006133A TW097127455A TW97127455A TW201006133A TW 201006133 A TW201006133 A TW 201006133A TW 097127455 A TW097127455 A TW 097127455A TW 97127455 A TW97127455 A TW 97127455A TW 201006133 A TW201006133 A TW 201006133A
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Taiwan
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hysteresis
delay
digital
voltage
mode
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TW097127455A
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Inventor
Chen-Yi Lee
Jui-Yuan Yu
Juinn-Ting Chen
Original Assignee
Univ Nat Chiao Tung
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Description

201006133 九、發明說明： 【發明所屬之技術領域】 本發明係有關一種延遲線與其應用，特別是一種滯後基 礎之遲滯單元所構成的延遲線與其於數位鎖相迴路的應用。 【先前技術】 在專用積體電路(application specific integrated circuit，ASIC)的 設計上，棘手的問題通常是涉及符合系統進出時序(PO timing)的要 © 求。依電壓、溫度與程序系統的情況而定，積體電路的延遲(delays) 會有200至400%的變化。如果能夠控制延遲，則系統能夠根據發揮 其半導體組件的最佳效能而設計。為了在ASICs之間提供安全的數據 傳輸，在使用ASICs的系統中，減少晶片内部時脈分配延遲(〇n_chip clock distribution delay)與整個系統時脈是很重要的。八弧鎖相迴路 (phase locked loops，PLLs)常用來消除晶片上時脈分配延遲，鎖相迴路 可藉由增加可調延遲（adjustable delay)來消除時脈緩衝器(d〇ck buffering)中的延遲。所謂的可調延遲，可以相對於一輸入時脈準確 地延遲一輸出信號一個週期。 © 一般而言，鎖相迴路有兩種原始的類型：類比鎖相迴路(analog ?1^，^1^)與數位鎖相迴路((1_11)1^，1)1>1^)。類比鎖相迴路使 用一組延遲鏈(delay chain)以調整延遲，延遲鏈中的每個元件藉由一 相位檢測器(phase detector)供應類比偏壓電壓而具有不同的延遲。數 位鎖相迴路則不調整任何閘的延遲，而是藉由調整一延遲線(dday line)中延遲步驟的個數來改變延遲，延遲線則由一堆的反相器 (inventer)所構成。相較於類比鎖相迴路，數位鎖相 抖動(phase jitter)。在數位鎖相迴路應用令，相抖動相當於數位延遲 線(digitaldelay lme)的步幅大小⑼epsize) ’數位延遲線的步幅愈小， 則有效的相抖動就能減少，進而造成較準確的鎖相能力。 201006133 【發明内容】 本發明提供-種延遲線與其於數位電路上的應用，以 礎的遲滞單元級成延遲線，以減少延遲線的面積及消耗的功率滞土 再者，本發明提供一種延遲線與其於數位鎖相迴路的 用，以不__基礎的騎單元組献遲線，以增加數位柏 迴路設計上的彈性。 根據上述，本發明提供一種延遲線，由複數個遲滯單位串聯組 成。每-遲滞單位包含-遲滯單元，可比較—第一輸人電壓與一^一 邮電壓以決定-第一輸出固定電壓，以及比較一第二輪入電堡與— 帛二臨限電壓以蚊-第二輸出固定電壓’且第一輸出固定電壓不同 於第二輪出si定電壓。上述之每—遲滞單位包含—反相器模式與一遲 滯模式以構成其延遲時間與解析度。上述的延遲線可應用於數位鎖 相迴路電路、數位振盪器與數位延遲迴路電路等應用。 以下藉由具體實施例配合所附的圖式詳加說明，應當更容易瞭 解本發明之目的、技術内容、特點及其所達成之功效。 【實施方式】 參 以下將以不同的例子說明以遲滯基礎的遲滯單元 (hysteresis-based delay cell, HDC)作為延遲線的基本單位，如此的延 遲線可應用於數位控制振盪器(digitally-controlled oscillator，〇〇)>、 全數位鎖相迴路(all-digital phase-locked loops, ADPLL)、全數位鎖遲 迴路(all-digital delay-locked loops，ADDLL)、全數位多相時脈產生器 (all-digital multi-phase clock generator，ADMCG)及以數位鎖相迴路為 基礎的應用等等’但本發明不限於上述之應用。其次，本發明之精 神係使用產生遲滯結果的電路作為本發明之以遲滯基礎的遲滯單 元’以下例子中所使用的元件僅用以說明本發明之以遲滯基礎的遲 滯單元，並非用以限制本發明僅可以此些元件及連接方式來達到。 201006133 - 參照第1圖，本發明不同的例子中，所謂的以遲滯基礎的遲滯 單元，係指一電路原本並非輸出一高階電壓，當上述電路之第一輸 入電壓到達一第一臨限電壓時，其輸出電壓(第一輸出固定電壓)會瞬 間由一低階固定電壓反轉成一高階固定電壓。接著，當上述電路之 第二輸入電壓減少至一第二臨限電壓時，其輸出電壓(第二輸出固定 電壓)會瞬間由高階固定電壓反轉成低階固定電壓。第一臨限電壓及 第一臨限電壓之間的電麼差值（一般不為零）即所謂的滯後寬度 (hysteresis width)，設定滞後寬度使得輸出電壓不會因雜訊元件重叠 至輸入電壓而振動(vibrate)。以涵蓋特定範圍定義，可將遲滞基礎的 〇 遲滯單元(後簡稱HDC)進一步定義為極大型HDC(Very-large-SCale HDC，VLHDC)、較大型 HDC(large-scale HDC，LHDC)、中型 HDC(medium-scaIe HDC，MHDC)與小型 HDqsmall-scale HDC； SHDC)。本發明之延遲線的基本單位即可組合不同數量或類型之上 述不同定義的HDC。 第2圖所示為本發明之一 hdc例子應用於PLL 10之一方塊示 意圖。如圖所示，PLL 10包含一時脈參考源101、相位頻率偵測器 l〇2(pliase frequency detector, PFD)、一除頻器 l〇3(divider)、一控制 器l〇4(Controller)及一數位控制延遲線10^時脈參考源1〇1提供相 ❹ 位頻率價測器102 —準確之系統時脈(System cl〇ck)。相位頻率偵測 器102則偵測時脈產生器ι〇1與除頻器1〇3所處理過的回饋時脈後 將結果傳送給控制器104 »控制器1〇4根據相位頻率偵測器1〇2所 傳送的結果產生一控制信號給數位控制延遲線1〇 ”數位控制延遲 線105由多個基本遲滞單位1〇6所構成。於一實施例中，任一遲滯 單位106包含一路徑選擇器i〇8(path selector)與一遲滯單元107，但 本發明不限於此。 第3A圖所示為根據本發明之一遲滞單元1〇7實施例的電路 圖。如第3A圖所示，遲滯單元107為一 LHDC，其包含一反相傳 輸鏈(inverter chain)内串疊(cascade) 一頭單元撕吵邱此cell)與一尾 7 201006133 單元 MNl(footer cell) ’ 其中内電壓(internal voltage)Vn 與 Vp 以式(1) 表示： v , _ Κ '队+vg ⑴ π1μρ1=〇ν Rn+1 . RP+l Rp+i 其中以NMOS與PMOS的互導(transconductance)與^表示 足产(bD1/2 且&=(\;~)1/2。MOS 臨限(MOS threshold)以 •表 示，當電晶體MP1在”〇N«的時候操作時，節點&等同於vdd。 結果’ LHDC的内延遲鏈(intemai delay chain)可等同視為具有供應 電壓_’=P7)D-Kk=(W或叹)的電壓調整 (voltage scaling)。因此，在内延遲鏈中的反相傳輸延遲(inverter propagation delay) (ίρ)可以一次逼近的方式以式(2)表示： tp *^WDD'^kZ + ⑺ 其中為每一反相輸出節點中顯示的輸出負載，與表示第 S個反相器中的互導(transconductance)，而S表示在LHDC中反相 器的個數。由於遲滯的性質，當輸入信號以緩慢響應時間轉換(rise_or fall-time transition)時，LHDC不會造成大量的短路電流回灌(sh〇rt current sink) ° 第3B圖所示為根據本發明之另一遲滞單元ι〇7實施例的電路 圖。如第3B圖所示’遲滯單元1〇7為一 VLHDC，其為一種巢狀串 疊的LHDC ’此時延遲係決定於頭單元與尾單元個數。以下說明 VLHDC的靜態行為。假設輸入電壓κ由低電位轉換至一高電位， 然後輸入電壓傳輸至第一階延遲區塊l〇9(level-l delay block)，如此 亦開啟(turn on)電晶體MN2並使電晶體MP2開路。當輸入電壓傳輸 至第二階延遲區塊110時，電晶體MN3亦被開啟。在經過可選擇 的緩衝延遲鏈lll(buffer delay chain)後，最後一階延遲區塊的輸出 信號可直接致能(enable)電晶體MN1或開啟電晶體MN1。上述能控 8 201006133 - 制輸入改變的傳輸延遲，而在電晶體MN2與MN3開啟前與& 被此兩個電晶體隔離’此意味在每一個巢狀結構中傳輸延遲 (propagation delay)是平衡的’只要臨限電壓足夠小，則每一階區塊 中的信號傳輸便可在最低的ra/)’or 下 操作。 對於與一傳統延遲線的相同製造過程中，LHDC與VLHDC產 — 生的延遲為最小尺寸反相器的數百倍’其可增加輸出的響應時間， 且同時避免下一階段中大量的短路電流回灌以保持低功率的目的。 H 另一方面，根據本發明精神，可利用MHDC與SHDC的組成來達到 製作微調遲滞單元(fine tuning delay cell)的目的，其可產生的遲滞為 最小尺寸反相器的1至10倍。 MHDC與SHDC的設計基本可參照第3A與第3B圖所示， 為根據本發明之另一遲滞單元107實施例的電路圖。如第圖所 示，遲滞單元107為一 MHDC，在第3B圖中，遲滯單元107則為 一 SHDC。當兩電晶體mp>switch與MN,SWrrcH皆處於關閉(tum-off) 狀態時(遲滯模式），MHDC與SHDC退化成一般傳統的遲滯單元。 备MP，swrrcH與MN，swrrcH被開啟時，一直接充電或放電路徑存在於 ® 輸出節點上，因而造成一正常反相器的行為(反相器模式）。當開關電 晶體關閉時，MHDC與SHDC表現相似的延遲傳輸。當電路轉成 遲滯模式時，可利用式(1)與式(2)分析MHDC的内節點電位與傳輸。 者’第4B圖中的SHDC的Vn與Vp可利用式⑶表示 [Vp =Rp(Vdd +vt>p -Vin)-Vt,p (3) 其中Vt,n與Vtp分別為nm〇s與PMOS的臨限電壓。因此，利用 遲滯模式與反相器模式兩者所造成的遲滯差異，則可以提供不同的 遲滞組合。根據上述’ SHDC所提供的有效傳輸遲滯小於mhdc， 但兩者皆可提供相當小的遲滯值。 201006133 :二本=::::==== 範圍廣大’包含無線或有線通訊產品、多媒體播放或儲存媒體等， 在面積與功率的消耗上皆可獲得改善。
以上所述之實施例僅係為說明本發明之技術思想及特 點，其目的在使熟習此項技藝之人士能夠暸解本發明之内容 並據以實施，當不能以之限定本發明之專利範圍，即大凡依 本發明所揭示之精神所作之均等變化或修飾，仍應涵蓋在本 發明之專利範圍内。 201006133 【圖式簡單說明】 第1圖為本發明應用的輸出入電壓關係示意圖。 第2圖所示為本發明之一 HDC例子應用於PLL之一方塊示意圖。 第3A圖所示為根據本發明之一延遲單元實施例的電路圖。 第3B圖所示為根據本發明之一延遲單元實施例的電路圖。 第4A圖所示為根據本發明之一延遲單元實施例的電路圖。 第4B圖所示為根據本發明之一延遲單元實施例的電路圖。 【主要元件符號說明】 10 鎖相迴路 101 時脈參考源 102 相位頻率偵測器 103 除頻器 104 控制器 105 數位控制延遲線 106 遲滯單位 107 遲滯單元 108 路徑選擇器 109 第一階延遲區塊 110 第二階延遲區塊 111 緩衝延遲鏈 11

Claims (1)

  1. 201006133 十、申請專利範圍： ';種延數個遲滞單位串聯組成，每-該遲滯單位包含-遲滯 限電壓以決定-第二輸出固定電壓輸入電壓與第-臨 臨限電壓⑽第_輸_術賴第：細定電壓。 2. 如請求们所狀延遲線，其巾該麵料元相同。 參 ❹ 3. =職以遲線，射任—簡料元具有-反撼模式與一 4. 如請求項3所述之延遲線，其中 度可由該反邮財_料料之域糾與-解析 5·如請求項1所述之延遲線，其中該麵滞單元相異。 所叙延遲線，其中任—該騎單元具有—反補模式與一 8. 如清求項〗所述之延遲德 性連接並向外連接。’ L —緩衝延遲鏈與該些遲滞單元之-電 9. 一種數位鎖相迴路電路，包含一 頻器、一控制器與-數位控制延遲:二相位頻率_器、一除 控制延遲線包含複數個滞後基 ^接装=徵在於該數位 的裝置用以比m電難—第m中每—該滞後基礎 固定電麼，以及比較一第二輸入電顯一第二定一第一輸出 固定電細於該第:==該第二臨_時，且該第-輸出 12 201006133 10. 如請求項9所述之數位鎖相迴路電路，其甲任一該滞後基礎的裝置勺 一路徑選擇器與一遲滯單元彼此電性連接，該路徑選擇器接收誃= 頻率侧器的-輸出，且該輸出來自該數位控制延遲線經 後的-回饋訊號。 于、頻15 11. 如請求項9所述之數位鎖相迴路電路，其中該些遲滯單元相同。 12. 如請求項9所述之數位鎖相迴路電路，其中該些遲滯單元相異。 ❹ 13. :種數位減器，包含-延遲線’其特徵在於該延遲線由複數 單位串聯組成，每一該遲滯單位包含一遲滞單元，每—該遲滯 較-第-輸人電壓與-第-臨限電壓以蚊—第__輸出固^電壓二 及比較-第二輸入電壓與-第二臨限電壓以決定一第二輸出 壓，其中該第一臨限電壓不同於該第二臨限電壓時，且該 定電壓不同於該第二輸出固定電壓。 μ 一輸出固 14. 如請求項13所述之數位振盪器，其中該些遲滞單元相同。 .如請求項14所述之數位減器，其中任—贿 式與-遲雜^ 16. 如請求項15所述之數位減器’其中任一該遲滯單元的一延 -解析度可由該反相ϋ模式與該遲雜式之時間差來構成。 與 17. 如請求項13所述之數位振盪器，其中該些遲滯單元相異。 如請求項η所述之㈣之數位減器，其中任一 相器模式與-遲滞模式。 Μ平U反 19.如請求項18所述之所述之數位振盪器，其 時間與一糾財㈣幼《式触料料之遲 20，一種數位延遲迴路電路，包令一眭腑甚士 制器與-數健觀細_性連接，卿核目=頻^_、-控 線包含複數個滞後基礎職置彼此㈣，糾每—該 13 201006133 以比較-第-輪入電壓與一第一臨 :以及比較-第二輸入電壓與一第二：電二 不同於該第二輸出固定電壓。 ，出口疋電壓 21·如請求項20所述之數位延遲_電 :路㈣擇器與-遲_此電性連接 率偵測器的-輸出，且該輸出來自該數位控制延遲線的一回位頻 % Ο 杈如請求項2〇所述之數位延遲迴路電路，其中該些遲滯單元相同。 23如請求項22所述之數位延遲迴路電路，其中任一 相器模式與一遲滞模式。 可早疋具有一反 汉如請求項23所述之數位延遲迴路電路，其中任一 _滞單 時 間與-解析度可由該反相器模式與該遲滞模式之時間差來構成。遲時 扠如請求項Μ所述之數位延遲迴路電路，其中該些遲滯單元相異。 A如請求項25所述之數位延遲迴路電路， 相器模式與-遲滯模式。 、“遲滯單几具有-反 27·如請求項26所述之數位延遲迴路電路，其中任一 間與-解析度可由該反相器模式與該遲滞模紅時間差來^成了延遲時
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