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TW200939406A - Semiconductor device having a floating body transistor and method for manufacturing the same - Google Patents

Semiconductor device having a floating body transistor and method for manufacturing the same Download PDF

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TW200939406A
TW200939406A TW097134622A TW97134622A TW200939406A TW 200939406 A TW200939406 A TW 200939406A TW 097134622 A TW097134622 A TW 097134622A TW 97134622 A TW97134622 A TW 97134622A TW 200939406 A TW200939406 A TW 200939406A
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substrate
landing
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polycrystal
gate electrode
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TW097134622A
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Su-Ock Chung
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Hynix Semiconductor Inc
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  • Semiconductor Memories (AREA)
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Description

200939406 s 九、發明說明： 【發明所屬之技術領域】 本專利係關於一種具有浮體電晶體的半導體元件及其 製造方法。 【先前技術】 尚整合度、高速運作、以及低功率消耗的半導體元件 已經驅使使用絕緣體上矽（S0I)基板取代矽晶塊（bulk 〇 silic〇n)基板來進行設計。 相較於形成在矽晶塊基板中的元件，形成在s〇I基板 中的元件會因小接面電容的關係而具有高操作速度，其會 因低臨界電壓而僅需要低電壓’並且可藉由完全元件隔離 來移除閃鎖效應（latch-up)。 圖la至Id所示的係使用一 s〇I基板來形成一單元陣 列型浮體電晶體的習知方法的剖面圖。 現在參考圖la, —用於元件隔離的元件隔離膜14會 © 被形成在一 S01基板13上方，該SOI基板包含一下方矽 基板11、一埋植絕緣膜（Si〇2)(BOX區）12、以及一上方矽 基板13。一包含一硬遮罩的閘極電極15則會被形成在由 該元件隔離膜14所界定的一主動區的上方。 現在參考圖lb，一用於形成一分隔體16的氮化物膜 以及一用於形成一層間絕緣（江〇)層17的氧化物膜會依序 被形成在圖la的生成結構上方。該氧化物膜以及該氮化物 臈中要形成一著陸插件接點（landing plug c〇ntaet，Lpc)的 5 200939406 地方會被姓刻。因此’一分隔體丨6便會形成在該閘極電 極15的側壁上。該矽基板13中裸露在該等閘極電極15 之間的表面會被蝕刻至一給定的深度處。 現在參考圖1c，雜質（舉例來說，N+)會被離子植入至 裸露在閘極電極15之間的石夕基板13，用以形成源極/没極 區18。 現在參考圖Id’ 一著陸插件多晶體19會被形成在圖lc 的生成結構上方，並且會被平坦化用以露出該閘極電極 ❹ 15。 依照上面所述的方式，因為形成在該SOI基板中的浮 體電晶體具有的浮體效應會與該s〇I基板13的體積成比 例，所以，並不希望套用一凹形閘極結構至該SOI基板13 來固定一單元操作邊界。因此，便很難在介於該電晶體（其 會變得比較小）的源極和汲極之間的區域中防止出現擊穿現 象。 當形成在該SOI基板中的浮體電晶體被配置成具有單 疋陣列類型時，該著陸插件多晶體19便會在高溫處形成 並且被退火，而使得該源極/汲極接面區可能會被擴散至如 圖id中所示的ΒΟΧ 12之中，從而會隔離介於單元之間的 接面。 不過，當該接面區被擴散至該盒體，Βοχ 12，之中時， 該接面區亦同樣會被水平擴散，從而會在該源極和該汲極 之間出現擊穿現象。明確地說，當該單元尺寸變得較小時 且因而使得介於該源極和該汲極之間的面積變得較小時， 6 200939406 該擊穿現象便會出現得更為頻繁。 為防止在習知的構造中出現擊穿現象，當該單元尺寸 變得較小時’便會縮減該S〇i基板的厚度。 不過’當該SOI基板的厚度縮減之後，累積在該浮體 中的電洞電量的數額便會下降。也就是，該浮體效應會降 低，從而會降低該元件的操作邊界。 【發明内容】 0 本發明各實施例的目的在於防止一源極和一汲極之間 的擊穿現象，以及幫助達成接面隔離的目的而不需要縮減 一 SOI基板的厚度。 根據本發明的一實施例，一種用於製造一半導體元件 的方法可能包含：触刻源極/汲極區的絕緣體上梦（SOI)基 板’用以露出一 BOX區；在一方向中成長該已蝕刻基板 的側壁；以及填充該等已成長側壁之間的一著陸插件多晶 體。
Q 根據本發明的另一實施例，一種用於製造一半導體元 件的方法可能包含：在一 SOI基板上方形成一閘極電極； 在該閘極電極的側壁之上形成一分隔體；蝕刻因該分隔體 而露出的該等閘極電極之間的基板，用以露出一 BOX區； 成長該已蝕刻基板的側壁；以及填充該等已成長侧壁之間 的一著陸插件多晶體。 該方法可能進一步包含在低溫處退火該著陸插件多晶 7 200939406 舞 4成長-基板可能係藉由一未摻雜選擇性磊晶成長製
程在範圍從0至1 χ丨02丨舶M X U個離子/立方公分的來源氣體濃度 實施。 忒著陸插件多晶體的濃度範圍係從lxl0!8個離子/立方 公分至5χ102«個離子/立方公分。 該形成一分隔體可能包含：在該閘極電極之上形成一 氮化物膜’在該氮化物膜之上形成一氧化物膜；以及利用 該氧化物膜作為一屏障來對該氧化物膜與該氮化物膜進行 〇 分隔體蝕刻（spacer-etching)。 根據本發明的一實施例，一半導體元件可能包含：一 形成在一 SOI基板上方的閘極電極；以及位於露出一 Βοχ 區的一 SOI主體溝槽中填充著一著陸插件多晶體的源極/汲 極區。在該等溝槽側壁之上會實施一未摻雜選擇性磊晶成 長製程。介於該源極和該汲極之間的實際距離會因該未摻 雜選擇性磊晶成長製程而增加。該等源極/汲極區中的著陸 @ 插件多晶體可能僅會在低溫處（67(rc甚至更低）被退火。 【實施方式】 圖2a至2f所示的係根據本發明的實施例來形成一浮 體電晶體的方法的剖面圖。 現在參考圖2a，在一 SOI基板的一上方矽主體22之 上會形成一元件隔離區（圖中並未顯示）以及多個閘極電極 (其中一者在圖中被標示為閘極電極23)，該S〇i基板包含 —下方石夕基板（圖中並未顯示）、一埋植絕緣膜（si〇2)(B〇x 8 200939406 區）2 1、以及該上方梦主體22。 體膜—閘極絕緣膜（圖中並未顯示）、—閘極導 (中並未顯示）、一金屬臈（圖中並未顯示）、以及一硬 遮罩樣式（圖中並未顯示）會依序 Η ^ ^ ^ 饥小风在具有該兀件隔離 :的S〇I基板的上方。該金屬媒、該閘極導體膜、以及該 閘極絕緣膜會以一硬逆置描彳你盔紅★丨 利％ A 硬遮罩樣式作為钱刻遮罩而依序被钱 …而會形成該閘極電極23。該閘極絕緣膜包含一氧化 〇 ::例如藉由-熱氧化製程所形成的氧化物膜。該閘極 導體膜可能包含—客S 今^保 g 多阳矽膜。該金屬膜可能包含一鎢膜或 疋-矽化鎢膜。該硬遮罩樣式可能包含一氮化物膜。 社現在參考圖2b ’ 一氮化物膜24會被形成在圖2a的生 成。構上方。-氧化物會被沉積在該氮化物膜24的上方， 用以形成-層間絕緣（ILD)層25。 s層間絕緣層25中要形成一著陸插件的地方會被蚀 刻，用以露出該氮化物膜24。 見在參考圖2c，一氧化物膜26會被形成在圖2b的結 構上方，該氧化物膜可能係一薄膜。 ^見在參考圖2d’該氧化物膜26和該氮化物膜24會以 3亥氧化物膜9 /ς ϋ a 、 作為一屏障而被進行分隔體蝕刻，俾使會 在該閘極雷；bs ,,, _ 電極23的側壁之上形成一具有一堆疊結構的分 ^體27 ’其中’該堆疊結構包含該氧化物膜26和該氮化 物膜24。 裸露在該等閘極電極23之間的矽基板22會以該分隔 27作為—餘刻遮罩而被蝕刻，用以露出該BOX區21， 9 200939406 從而形成一溝槽τ。 一般來說，矽的蝕刻選擇能力會小於該硬遮罩和該分 隔體氮化物膜的蝕刻選擇能力。因此，當該矽基板22如 圖2d中所示般地被蝕刻深入該Β〇χ區之中時，自動對齊 接觸(SAC)失敗的情況便可能會發生。於一前在的實施例 中，該分隔體27可能會形成具有一堆疊結構，該堆疊結 構包含該氮化物膜24和該氧化物膜26，其係用以保持該 SAC蝕刻邊界。
現在參考圖2e，-未摻雜選擇性爲晶成長（seg)製程 會在圖2d的結構上被實施。也就是，實施該選擇性蟲晶 成長製程時並未離子植入雜質’從而會成長該已露出的矽 基板22。該選擇性屋晶成長製程中的來源氣體濃度範圍係 從約〇至約IxlO2!個離子/立方公分。 6亥選擇性蟲晶成長製程會在一水平方向中於該石夕基板 22的兩個侧壁之上成長一單晶矽結冑28。因為溝槽丁的 底部會抵達該職區21，其並不支援該選擇性遙晶成長， 所以，並不會在一垂直方向中發生矽成長。 現在參考@ 2f，—著陸插件多晶體會被形成在圖2e 多結構上方，俾使已成長的石夕結構28可接觸該著陸插件 =體。-低溫（67代甚至更低）退火製程會被實施用以擴 :::面區，從而形成源極/汲極區。該著陸插件多 ^ 1x10個離子/立方公分至約5Χ1020個_ 子/立方公分。 離 在習知技術中 也就是’為達單元之接面隔離的目的 200939406 4 會將雜質離子植入至該等源極/汲極區的矽基板之中。不 過，在本發明的一實施例中’該對應區的矽基板22會被 蝕刻與成長，而該著陸插件多晶體則會被形成在該盒體區 之上的已成長矽結構28之間，從而達成該源極/汲極接面 區因此，根據本發明實施例的結構能夠防止在該源極和 該没極之間發生擊穿現象，其並不會縮減該s〇i基板的厚 度，並且還能夠幫助達成接面隔離的目的。 再者，根據本發明的一實施例，該矽基板22會被蝕刻 至該BOX區21，而使得該著陸插件多晶體可接觸該 區21。因此，當在該則基板之中形成該浮體電晶體時， 並不需要進行一高i退火製程來達成接面隔離。 另外，在本發明的一實施例中，矽結構28會在水平方 向中被成長於該石夕基板22之上，而該接面區則會被形成 在該等已成長矽結構28的區域之中，從而取得一對應於 該等矽結構28之已成長數額的擊穿邊界。 © 本發明的上面實施例僅具有解釋性而不具有限制意 義。其可能會有各種替代例與等效你！。本發明並不受限於 本文所述的沉積類型、姓刻研磨、以及樣式化步驟。本發 明亦不受限於任何特定類型的半導體元件。舉例來說，本 發明亦可施行在動態隨機存取記憶體（DRAM)元件或是非 揮發性記憶體元件。依照本揭示内容便會明白其它增加、 刪除、以及修正結果，並且全部落在隨附申請專利範圍的 範缚内。 11 200939406 【圖式簡單說明】 圖1 a至1 d所示的係使用一 SOI基板來形成一浮體電 晶體的習知方法的剖面圖。 圖2a至2f所示的係根據本發明的實施例來形成一浮 體電晶體的方法的剖面圖。
【主要元件符號說明】 11 下方矽基板 12 埋植絕緣膜 13 上方矽基板 14 元件隔離膜 15 閘極電極 16 分隔體 17 層間絕緣層 18 源極/汲極區 19 著陸插件多晶體 21 埋植絕緣膜 22 上方矽主體 23 閘極電極 24 氮化物膜 25 層間絕緣層 26 氧化物膜 27 分隔體 28 已成長的矽結構 12 200939406
29 T (未定義） 溝槽

Claims (1)

  1. 200939406 秦 十、申請專利範圍： 1. 一種用於製造一半導體元件的方法，該方法包含： 蝕刻源極/汲極區的絕緣體上矽（SOI)基板，用以露出 一 BOX 區； 成長該已蝕刻基板的側壁；以及 填充該等已成長側壁之間的一著陸插件多晶體。 2. 如申請專利範圍第i項之方法，其進一步包括在低 溫處退火該著陸插件多晶體。 ❹ 3:如申請專利範圍帛1項之方法，其中，該成長—基 板係藉由一未摻雜選擇性磊晶成長製程來實施。 4.如申响專利範圍第3項之方法，其中，該選擇性磊 晶成長製程中的來源氣體濃度範圍係從〇至ΗΒΗ個離子/ 立方公分。 々5.如申請專利範圍帛Μ之方法，其中，該著陸插件 夕晶體的濃度範圍係從1χ10ΐ8個離子/立方公分至5χΐ〇2〇 個離子/立方公分。 0 6·-種用於製造—半導體元件的方法，該方法包含： 在一 s〇i基板上方形成一閘極電極； 在該閘極電極的側壁之上形成一分隔體； 蝕刻因該分隔體而露出的該等閘極電極之間的基板， 用以露出一 BOX區； 成長該已蝕刻基板的侧壁；以及 填充該等已成長側壁之間的一著陸 7.如申請專利範圍第6項之方法，其二步包括在低 14 200939406 溫處退火該著陸插件多晶體。 8·如申請專利範圍帛6項之方法，其中，該形 隔體包含： 在該閘極電極的上方形成一氮化物膜； 在該氮化物膜的上方形成一氧化物膜；以及 利用該氧化物膜作為一屏障來對該氧化物膜與該氮化 物膜進行分隔體蝕刻。 〇 9. 如申請專利範圍第6項之方法，其中，該成長該基 板的側壁係藉由-未摻雜選擇性m長製程來實施。 10. 如申請專利範圍第9項之方法，其中，該選擇性蟲 晶成長製程中的來源氣體濃度範圍係從…χ 立方公分。 于
    12. —種半導體元件，其包括： S 〇1基板上方的閘極電極； 11.如申請專利範圍第6項 多晶體的濃度範圍係從1 χ i 〇 1 8 個離子/立方公分。 一形成在一 位於露出一 BOX區的一 陸插件多晶體的源極/汲極區。 13·如申請專利範圍第12 於該SOI主體溝槽的溝槽側壁 極電極之間的距離。 之方法，其令，該著陸插件 個離子/立方公分至5χ1〇20 以及 s 〇1主體溝槽中填充著一著 項之半導體元件，其中，介 之間的距離小於介於相鄰閘 14.如申請專利範圍第 该等溝槽側壁之上會實施一 13項之半導體元件，其中， 未摻雜選擇性磊晶成長製程 在 〇 15 200939406 15.如申請專利範圍第12項之半導體元件，其中，該 等源極/汲極區中的著陸插件多晶體會在低溫處被退火。 十一、圖式： 如次頁。
    16
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