TW200929406A - Wiring substrate and method of manufacturing the same, and semiconductor device - Google Patents
Wiring substrate and method of manufacturing the same, and semiconductor device Download PDFInfo
- Publication number
- TW200929406A TW200929406A TW097138886A TW97138886A TW200929406A TW 200929406 A TW200929406 A TW 200929406A TW 097138886 A TW097138886 A TW 097138886A TW 97138886 A TW97138886 A TW 97138886A TW 200929406 A TW200929406 A TW 200929406A
- Authority
- TW
- Taiwan
- Prior art keywords
- wiring
- solder
- wiring substrate
- connection pads
- guiding
- Prior art date
Links
Classifications
-
- H10W74/012—
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/09—Use of materials for the conductive, e.g. metallic pattern
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/11—Printed elements for providing electric connections to or between printed circuits
- H05K1/111—Pads for surface mounting, e.g. lay-out
-
- H10W70/65—
-
- H10W74/15—
-
- H10W90/701—
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/09—Shape and layout
- H05K2201/09209—Shape and layout details of conductors
- H05K2201/09218—Conductive traces
- H05K2201/09272—Layout details of angles or corners
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/09—Shape and layout
- H05K2201/09209—Shape and layout details of conductors
- H05K2201/09218—Conductive traces
- H05K2201/09281—Layout details of a single conductor
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
- H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
- H05K2201/10621—Components characterised by their electrical contacts
- H05K2201/10674—Flip chip
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/3457—Solder materials or compositions; Methods of application thereof
- H05K3/3485—Applying solder paste, slurry or powder
-
- H10W72/072—
-
- H10W72/241—
-
- H10W72/856—
-
- H10W90/724—
-
- H10W90/734—
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
- Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
- Y02P70/50—Manufacturing or production processes characterised by the final manufactured product
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Electric Connection Of Electric Components To Printed Circuits (AREA)
- Wire Bonding (AREA)
- Structure Of Printed Boards (AREA)
Description
200929406 九、發明說明: 【發明所屬技術領域】 發明背景 1.發明領域 5 科明㈣關於-種祕基材及其製造方法以及一半 導體元件且詳而δ之係有關於-其巾多數焊料層設置在 -半導體晶片倒I晶片接合於其上之佈線基材,及其製造 方法以及一半導體元件。 10 2.相關技術之說明 在先前技術中,已有一半導體晶片倒襄晶片安裝於其 上之一佈線基材。倒裝晶片安裝該半導體晶片之方法包括 一種將一焊料事先形成在該佈線基材之連接墊上,且接著 將該半導體晶片之凸塊透過該等焊料結合至該佈線基材之 15連接墊上的方法。為了得到在該半導體晶片之凸塊與該佈 線基材之連接墊間的足夠結合強度,在該佈線基材之連接 Q 墊上必須具有足夠之焊料量。 在第1圖中’顯示在先前技術中之一佈線基材之連接墊 的狀態。如第1圖所示,在一佈線基材100中,多數設有一 2〇 連接墊220之佈線200分別形成在一層間絕緣層300上,且形 成有一阻焊層400,其中一開口部份400a設置在一包含多數 佈線200之連接墊之區域上。 由該阻焊層400之開口部份400a暴露出來之各佈線200 係由配置在一中央部份中之連接墊220及一引導佈線部份 5 200929406 240構成,且該引導佈線部份24〇分別垂直連接於該連接墊 220之上與下端。該引導佈線部份24〇與該連接墊22〇一起直 線地配置,以朝與該連接塾220之縱向相同之方向延伸。 又,該連接塾220之寬度评八設定為比該引導佈線部份24〇之 5 寬度WB更大。 接著,將突起焊料層分別形成在該佈線基材之連接墊 上。形成該焊料層之方法中,一焊料形成在由該阻焊層4〇〇 之開口部份400a暴露出來之該等佈線2〇〇(該等引導佈線部 份240及該等連接墊22G)上,成為-圖案,且接著對該焊料 10 進行重熔流布加熱。 此時’如第2@所示,當該焊料熔化時,在該引導佈線 部份240上之焊料藉該焊料之表面張力移動至該連接墊 上。如此,該焊料集中地配置在該連接墊220上。依此方式, 具有一所需體積(陰影部份)之焊料層形成在該連接替22〇上 15 並向上突起。 在專利文獻1 (專利申請案公報(公開)2〇〇〇 77471)中, 揭露之類似技術係在其上安裝有一電子組件之倒裝晶片安 裝基材中’該佈線圖案與該等連接塾由一阻焊層之開口暴 露出來且該連接塾之寬度設定為大於該佈線圖案之寬 20度,接著在使位於該佈線圖案上之焊料集中在該連接塾上 時形成多數焊料凸塊。 在專和文獻2(專利申請案公報(公開)2004-40056) 中揭路利用聲曲凸塊收納墊與筆直圖案線得到佈線圖案之 迷你化’且藉以相同圓柱形移除設置在該凸塊收納塾與該 200929406 等圖案線上身 之阻焊層,使該等凸塊收納墊之各個暴露區威
❹ 10 15 ❹ 2〇 近年來’隨著半導體晶片效能之增強,該等墊之間距 亦變乍’且對應地需要該佈線基材之連接墊的間距變窄。 在前述先前技術中,為了利用該焊料之表面張力將該焊料 穩定地配置在該等連接墊220上,該連接墊220之寬度WA必 須設定成大於該彳丨導佈線部份240之寬度WB大約數十μιη。 這是因為’如果該連接墊220之寬度WA未設定成充分 大於該引導佈線部份240之寬度WB,該焊料將被配置在遠 離該連接墊220之中央部份的位置或者該等焊料之高度改 變。 當在形成該佈線基材之佈線時可形成之最小間距為 4〇μπι(線:空間=20μπι : 20μιη)時,難以將該空間迷你化。 因此’該佈線之間距必須儘量延伸與該連接墊之寬度變大 一樣多之量。 例如,在前述第1圖中,當該連接墊220之寬度WA設定 為大於該引導佈線部份240之寬度WB15pm時,即使可形成 之佈線的最小間距為40μηι,該等佈線之間距增加至 55μΐϋ(線:空間=35μηι : 20μιη)。 7 200929406 這表示除非改善依據攝影術之圖案化技術之能力,否 則圖案化將無法回應一小於前述者之窄間距。如此,會有 無法輕易地回應一半導體晶片之間距之再縮小的問題。 【發^明内容_】 5 發明概要 本發明之目的係提供一種可以縮小一倒裝晶片安裝用 佈線基材之連接墊之間距且其中一焊料設置在該等連接墊 上的佈線基材、及其製造方法以及半導體元件。 本發明係有關於一種佈線基材,其包含配置於一表面 10層側之絕緣層的多數連接墊及分別連接於前述多數連接墊 之引導佈線部份,其中該等引導佈線部份係配置成由該等 連接墊彎曲’且一向上突起之焊料層設置在該等連接墊上。 本發明之發明人已發現,在利用-表面張力將該焊料 配置成由該等引導佈線部份集中在該等連接墊上之方法 15中,在該引導佈線部份上之焊料朝該彎曲部份移動且集中 於該處的特性。在本發明中,該引導佈線部 二 用這原理由該連接㈣曲。藉此,在該引導佈線部份1之 焊料被迫集中在該連接墊上。 類似先前技術,在朗加該雜佈線之寬度一 成該等連接塾之方法中,該連接塾之寬度必, 部份形 該引導佈線部份之寬度數十 回應一間距之狹窄化。 須設定為大於 μπι 因此’這方法無法輕易 地 但疋,在本發明中 該佈線之彎曲部份上。 ’利用這種純使得料料集中在 因此,該等引導佈線部份之間距可 20 200929406 ;σ實現之最小間距’且該連接墊可設置在該·彎曲 真搞“目此’該㈣塾之寬度僅需增加一對應於該引 導佈線部份之彎曲e + ^ . ^ 角度的長度,故可相對先前技術減少該 #連接墊之間距。 入’在該引導佈線部份上之焊料可以穩 定地且集中地配置在該連接墊上。 在本發明之—《 1« 一樣態中,該等連接墊與該等引導佈線部 份可配置在該絕缝 緣層上,且其狀態為該等連接墊與該等引
Ο 由在該最上方保護絕緣層(阻焊層)中的開口部 份暴露出來。嗖去 _ _ ± 4香’該等連接墊與該等引導佈線部份可以 10 埋設在該絕緣層φ Y ’且省略該保護絕緣層,使得該等連接 塾與該等引導佈線部份之上表面暴露出來。 此外’本發明係有關於一種製造佈線基材之方法,其 ^ 3以下步驟.製備—佈線基材,該佈線基材具有一其中 夕數連接塾及連接於前述多數連接墊之引導佈線部份分別 15配置於表面層侧之絕緣層,且該等引導佈線部份配置成 由該等連接墊彎曲的結構;在該等連接塾與該等引導佈線 部份上形成一焊料;及對該焊料施行重熔流布加熱,使得 形成在該等引導佈線部份上之焊料移動且集中在該等連接 墊上,藉此在該等連接墊上形成一向上突起之焊料層。 前述佈線基材可以利用本發明之佈線基材製造方法輕 易地製造,且在本發明之一較佳樣態中,該引導佈線部份 相對該連接墊之彎曲角度被調整,使得該等連接墊之間距 設定成小於一預定尺寸。 如前所述’在本發明中’在該焊料設置在該等連接墊 9 200929406 上之佈線基材中,可將該等連接塾之間距減少至比先前技 術更小,且該焊料亦可穩定地配置在該等連接墊上並集中 於該處。 圖式簡單說明 5 第1圖是一平面圖,顯示在先前技術中之一佈線基材的 連接墊; 第2圖是一平面圖,顯示在先前技術中,一焊料層分別 形成在該佈線基材之連接塾上的狀態; 第3圖是一平面圖,顯示本發明第一實施例之佈線基材 10 的連接墊; 第4A至4D圖是截面圖(#1),顯示在本發明第一實施例 之佈線基材之連接墊上形成一焊料層的方法; 第5圖是一截面圖與一平面圖(#2),顯示在本發明第一 實施例之佈線基材之連接墊上形成焊料層的方法; 15 第6圖是一截面圖(#3),顯示在本發明第一實施例之佈 線基材之連接墊上形成焊料層的方法; 第7圖是一用以比較本發明第一實施例之佈線基材的 連接塾與在先前技術中之佈線基材的連接墊中,呈管狀之 可實現間距的圖表; 20 第8圖是一輔助圖,說明一用於由第7圖中之引導佈線 部份之線與空間寬度計算該等連接墊之線與空間寬度的計 算公式; 第9圖是一平面圖,顯示本發明第一實施例之第一變化 例之佈線基材的連接墊; 200929406 第10圖是一平面圖’顯示本發明第一實施例之第二變 化例之佈線基材的連接墊; 5 Ο 10 15 Ο 20 第11Α至11C圖是截面圖’顯示一例裝晶片連接一半導 體晶片與該佈線基材之連接墊的方法,及一獲得本發明之 第—實施例之半導體元件的方法;及 第12圖是一平面圖’顯示本發明第二實施例之一佈線 基材之連接墊。 t貧施方式3 較佳實施例之詳細說明 以下將參照附圖說明本發明之實施例。 (第一實施例) 第3圖是顯示本發明第一實施例之佈線基材之連接墊 的平面圖,且第4至6圖是類似地顯示一在該佈線基材之連 接墊上形成一焊料層之方法的一平面圖與一截面圖。 如第3圖所示,在第一實施例之佈線基材1〇中,一阻焊 層12(保護絕緣層)設置於最上層,且多數形成在一層間絕緣 層30上之佈線20由其一開口部份12a暴露出來。由在該阻焊 層12中之開口部份12a暴露出來的各佈線2〇係由一配置在 中央部份之連接塾22、及一分別由該連接塾22之上與下 端部延伸且彎曲的引導佈線部份24構成。 該連接墊22形成一矩形狀且其長侧具有一長度L(例 如’ 50至150μηι) ’且配置成其縱向係朝向垂直方向。另一 方面,該上側引導佈線部份24配置成以一彎曲角度θ由一作 為該連接墊22上側之水平側HS(見放大圖)向左彎曲。類似 11 200929406 地’該下側引導佈線部份24配置成以一彎曲角度Θ由一作為 該連接墊22下側之水平側向右彎曲。 依此方式,在第一實施例中,該引導佈線部份24延伸 成分別由該連接墊22之兩端部彎曲,且該連接墊22配置在 5 兩彎曲部份Β之間。 本發明之發明人已認真地研究利用一表面張力將該焊 料由該等引導佈線部份集中地配置在該等連接墊上的方 法’且由於此研究,本發明之發明人已發現在該引導佈線 部份24上之焊料朝該彎曲部份Β移動且集中於該處之特性。 q 10 如稍後說明者,位在該等彎曲部份Β作為該連接墊22 使用。因此,該等連接墊之間距可以減少成比其中該等連 接墊藉增加該等直線佈線寬度之一部份而構成之連接墊的 先前技術方法更小,且該焊料亦可穩定地配置在該等連接 墊上並集中於該處。 15 接著,以下將說明在此實施例之佈線基材之連接墊上 形成該焊料的方法。首先,製備第4Α圖中所示之佈線基材 10。第4Α圖示意地顯示在該等佈線2〇下方且在沿第3圖中之 ◎ I-Ι所截取之橫截面(該等連接墊22之截面部份)間之層間絕 緣層30的一上側。 2〇 在第4Α圖中,所示之該等連接墊22為最上方佈線20。 該佈線20係由如銅等金屬形成,且該層間絕緣層3〇係由樹 脂等形成。 其中設有該開口部份12a之阻焊層丨2(保護絕緣層)係形 成在該佈線基材10之最上方部份’且多數佈線2〇(該等連接 12 200929406 塾22與該等引導佈線部份24)(第3圖)由該阻焊層i2之開口 部份12a暴露出來。 5 ❹ 10 15 ❹ 20 在此,在第3圖與第4A圖十,可以在省略該阻焊扣 之情形T㈣這《態。或者,可以在省略該阻焊層12且 該等佈線2G埋設在該制絕緣層3Q巾使得該等佈線2〇之上 表面且該層間絕緣層3G之上表面構成相同表面的情形下使 用這種樣態。#,在此例中,僅該等佈線2G之上表面由該 層間絕緣層30之上表面側暴露出來,且該等側面與下表面 埋設在該層間絕緣層30中。 又,可使用各種基材作為該佈線基材1〇,只要這種基 材可被用來作為倒裝晶片安裝佈線基材即可。 接著,如第4B圖所示,在由該阻焊層12之開口部份i2a 暴露出來之佈⑽(該等連接塾22與料引導佈線部份 24)(第3圖)上形成-黏著層4〇。藉將第4A圖中之結構浸入一 可僅選擇性地在該金屬之表面上形成—黏著劑的液體,該 黏著層40可以選擇性地形成在該等佈線2〇上。舉例而言, 該黏著層40係由一其咪唑系有機膜形成。 此外’如第4C圖所示,大量焊料粉末似黏附在該等佈 線20(該等連接墊22與該等引導佈線部份24)(第3圖)上之黏 著層40。如此,該等佈線20分別塗佈有該等焊料粉末42&。 該等焊料粉末42a之材料使用,例如,一錫(Sn)銀(Ag)焊 料。此時,藉靜電等移除黏附於該層間絕緣層3〇與該阻焊 層12上之不必要焊料粉末42a。 接著,如第4D圖所示,一助熔劑44塗佈在該等焊料粉 13 200929406 末42a所黏附之佈線20上。然後,在一符合該焊料之組成物 的重溶流布溫度下’對該等焊料粉末42a施行重炼流布加 熱。此時,藉該助熔劑44移除在該等焊料粉末42a之表面上 形成之氧化層,且大量焊料粉末42a熔化並結合在一起。 5 又,此時,如第5圖之平面圖所示,黏附在與該連接墊 - 22之上與下側之引導佈線部份24的焊料粉末42a在其熔化 時藉該焊料之表面張力’朝該彎曲部份B側移動。因此,該 焊料集中地設置在該等連接墊22上。這是因為,如前所述, 在該佈線上之焊料具有於其熔化時朝該彎曲部份B側移動 © 10 之特性。 依此方式’如第5圖之一載面圖與一平面圖所示,一具 有足夠體積(在第5圖之平面圖中的陰影部份)之焊料層(焊 料凸塊)42分別形成在該等連接墊22上且向上突起。第5圖 之一截面圖示意地顯示一沿在一下方平面圖中之所截 15 取的橫截面。 該焊料粉末42a之鱧積(量或高度)可以藉控制該焊料粉 末42a之直徑或者該連接墊22或該引導佈線部份24之長度 © (面積)來調整。形成在該連接墊22上之焊料層42的高度設定 為10至30μηι ’且依據倒裝晶片安裝之半導體晶片的規格適 20 當地調整。 在此’該焊料粉末42a係作為該焊料層42之材料使用。 此時’一焊料膏可藉網印等形成在該等佈線20上,或者, 該焊料可藉電鍍形成在該等佈線2〇上。接著,對該焊料膏 或該焊料電鍍層類似地施行重熔流布加熱。 14 200929406 5 ❹ 10 15 ❹ 20 接著’如第6圖之上方視圖所示,藉清潔方法移除在該 佈線基材10之上表面上之助熔劑44的殘留物。第6圖之下方 視圖是一沿該連接墊22與該引導佈線部份24之中央部份於 寬度方向上所截取之部份截面圖。如第6圖之下方視圖所 示,在該引導佈線部份24上之大部份焊料集中在該連接墊 22上,且因此該焊料層42(凸塊)向上突起形成,但該焊料仍 以一薄膜狀態留在該引導佈線部份24上。 如前所述’該焊料層42分別向上突起形成在該佈線基 材10之連接墊22上,且因此獲得倒裝晶片安裝之佈線基材 10。 在此實施例中,所使用的是藉配置該等引導佈線部份 24且由該等連接墊22彎曲,使焊料集中在該等連接墊22上 的方法。因此,該等連接墊22之寬度可減少成比先前技術 更小,且或專連接塾22之間距可以縮小。 在此實施例中該等引導佈線部份24由該等連接墊22彎 曲之結構(第3圖)中,本發明之發明人已比較藉改變該等引 導佈線部份24之彎曲角度Θ(第3圖)所獲得之連接墊間距與 在先前技術中之連接墊間距。 第7圖是一用以比較本發明第一實施例之佈線基材的 連接墊與在先前技術中之佈線基材的連接墊中,呈管狀之 可實現間距的圖表。 如第7圖所示,假定一間距4〇μηι(線(L):空間 (S)=20pm : 20μηι)與一間距30μηι(線(L):空間(S)=15pm : 15μιη)作為該佈線基材之設計規則(可實現最小間距)。此 15 200929406 外’在先前技術中(見第1圖),假定該連接墊之寬度WA設定 成比該引導佈線部份之寬度WB大ΙΟμπι。 以下將先說明該佈線基材之L/S的設計規則是間距 40μιη(線(L).空間⑸=2〇μϊη : 20μηι)的情形。在這情形下, 5在先前技術中(見第1圖),當該連接墊220之寬度WA增大 ΙΟμιη 時’ 一可實現間距成為 50μηι(ί(20μπι)+8(20μπι)+\νΑ(30μιη)-λνΒ(20μιη))。
另一方面’以下比較此實施例之連接墊22的間距。如 第7圖所示,首先,分別改變該引導佈線部份24之線(L2): 10空間(S2)之各個寬度’且藉前述方法在該等連接墊22上形成 該焊料層。依據此結果,已發現當該引導佈線部份24之彎 曲角度Θ等於或大於2〇。時,該焊料層可形成在該連接墊22 之中央部份中,且可將該焊料層之高度的變化抑制在一規 格範圍内,並且因此可以良好產率穩定地形成該焊料層。 15但是’當該引導佈線部份24之彎曲角度θ降低至20。以下 時,有時該焊料層會稍微偏離該連接墊22之中央部份或者 該焊料層之高度變化會增加。 因此,最好在該等引導佈線部份24之間距為4〇|lm時, 該引導佈線部份24之彎曲角度θ應被設定為在一由該焊料 20層可以令人滿意地形成之2〇°至該可實現間距可以比先前 技術更小之36.5。範圍中。藉將該引導佈線部份24之彎曲角 度Θ設定於這範圍,該等連接墊之可實現間距可以比先前技 術更小,且該焊料層亦可藉一表面張力不會造成高度變化 地穩疋配置在該等連接塾之中央部份中。 16 200929406 接著,以下將說明該佈線基材之設計規則設定為一間 距30μιη(線(L):空間(S)=15pm : 15μηι)的情形。在這情形 下,在先前技術中,當該連接墊220之寬度WA增大ΙΟμηι 時 , 一可 實現間 距成為 5 4(^m(L(15pm)+S(15pm)+WA(25gm)-WB(15pm))。 .然後,類似地藉前述計算公式計算相對該引導佈線部 份24之彎曲角度Θ之連接墊22的線(L2):空間(S2)。 該等連接墊22之線(L2):空間(S2)的各個寬度隨著該引 〇 導佈線部份24之彎曲角度Θ增加而增加,且間距變成小於先 10 前技術中之可實現間距(40μηι)時之彎曲角度Θ等於或小於 41°。例如,當該彎曲角度Θ為25°時,該可實現間距為 33.1 μιη。如此,該間距可比在先前技術中之可實現間距 (40μιη)小 6.9μηι。 依此方式,可了解的是當該佈線基材之設計規則為一 15 間距30pm(L : S=15pm : 15μηι)時,可使該等連接塾22之間 距小於先前技術直到該彎曲角度Θ到達41°為止。 φ 如前所述,藉使連接於該連接墊22之引導佈線部份24 彎曲,在該引導佈線部份24上之焊料可藉一表面張力集中 在該連接墊22上,且可穩定地配置於此。此外,與先前技 2〇 術不同地,該連接墊22之線寬度不必設定為比該引導佈線 部份24之線寬度大大約數十μιη。該連接墊22之線寬度只隨 著該引導佈線部份24之彎曲角度Θ增加,例如,當該引導佈 線部份24之彎曲角度Θ為35°時,若該佈線基材之設計規則 具有間距40μπι,則該連接墊22之線寬度將只比該引導佈線 17 200929406 部份24大大約4.4μιη。 在先前技術中,已確認的是當該連接墊22之線寬度僅 比該引導佈線部份24大大約4.4μιη時,該焊料不會良好地集 中在該連接墊上且高度變化大。因此,由此可知在此實施 5 例中使該引導佈線部份24由該連接墊彎曲的方法是有價值 的。 在第9圖中所顯示的是本發明第一實施例之第一變化 例之佈線基材的連接墊。在前述第3圖中,連接於該連接墊 22之上側的引導佈線部份24由垂直方向向左彎曲以構成該 ❹ 10 彎曲部份Β’且連接於該連接墊22之下侧的引導佈線部份24 由由直方向向右彎曲以構成該彎曲部份Β。 如第9圖所示,在第一變化例之佈線基材1〇a中,連接 於該等連接墊22之上與下側的引導佈線部份24由垂直方向 分別向左彎曲。即,連接於該等連接墊22之上與下側的引 15導佈線部份24係以在該連接墊22之中央部份中之一軸對稱 地配置。 此外,在第10圖中所顯示的是第一實施例之第二變化 0 例之佈線基材的連接墊。如第10圖所示之第二變化例之佈 線基材10b,該引導佈線部份24可連接成僅結合於該連接墊 20 22之上側。即,在此實施例中,該連接墊22可連接於兩彎 曲引導佈線部份24且可放置在兩彎曲部份B之間,或該彎曲 引導佈線部份24可僅連接於該連接墊22之一端。 由於在第9圖與第1〇圖中之剩餘元件與第3圖中者相 同,所以其說明將藉附與相同符號而在此省略。在第9圖與 18 200929406 第ίο圖之第一與第二變化例中,可達成與第3圖之佈線基材 10者相同之優點。 接著’以下將說明倒裝晶片連接一半導體晶片至該佈 線基材10之連接墊22的方法。如第11A圖所示,製備一其上 5具有多數金凸塊52。在第11A圖之一例子中,所顯示之藉一 線接合法所形成之凸塊為該半導體晶片5〇之金凸塊52。在 此情形下,可使用具有除了該等金凸塊52以外之如焊料凸 塊等各種金屬凸塊的半導體晶片5〇。 © 接著,如第11B圖所示,將該半導體晶片50之金凸塊52 1〇配置在位於前述佈線基材1〇之連接墊22上的焊料層42上, 且接著在加熱與加壓時將該半導體晶片5〇接合至該佈線基 材10側。因此,該半導體晶片5〇之金凸塊52透過該焊料層 42倒裝晶片連接於該佈線基材1〇之連接墊22。 第11C圖是當沿該等佈線2〇之中心於寬度方向上切割 15第11B圖之結構時之截面圖,且示意地顯示在厚度方向上的 整個佈線基材10。如第11C圖所示,一連接於該佈線20之焊 ® 塾(land)23形成在該佈線基材10之佈線20的一端側上。又, 該焊墊23透過多數通孔VH連接於包含多數連接部份60之 最低佈線,且該等連接部份6〇形成在該層間絕緣層30之下 20 表面上,並且該等通孔VH設置在該層間絕緣層30中且其中 填充有有貫穿電極。此外,一阻焊層14形成在該佈線基材 1〇之下表面侧,且其中多數開口部份14a設置在該最下方佈 線之連接部份60上。 又’一底部填充樹脂54填充於一在該佈線基材10與該 19 200929406 半導體晶片50間之間隙。此外,多數外部連接端子56藉將 一焊料球安裝在該最下方佈線之連接部份60而形成在該佈 線基材10之下表面側上。 藉此,可獲得藉倒裝晶片連接該半導體晶片50至該佈 5 線基材10之連接墊22所構成之此實施例中的半導體元件 1。在此實施例中,即使該佈線基材之設計規則是相同的, 亦可輕易地設計配備有具有一小於先前技術中者之間距之 連接墊的佈線基材。因此,可以低成本製造其上安裝有高 效能半導趙晶片的半導體元件。 ◎ 10 (第二實施例) 第12圖是顯示本發明第二實施例之佈線基材的平面 圖。在前述第一實施例中,該佈線基材10之連接墊22下一 具有長度L之矩形,且該引導佈線部份24連接成可相對該連 接墊22之上與下側彎曲。 15 如第12圖所示,在第二實施例之佈線基材10c中,多數 引導佈線部份24配置在該阻焊層12之開口部份12a中。又, 配置在上與下侧處之引導佈線部份24分別透過該彎曲部份 〇 B互相連接’且該等彎曲部份B分別構成該連接墊22(陰影部 份)。在第二實施例中,該引導佈線部份24以一彎曲角度由 20該連接墊22之上與下部之水平侧HS傾斜,如此該引導佈線 部份24由該連接塾22彎曲。 由於剩餘元件與第3圖之第一實施例相同,故藉附加相 同符號在此省略其說明。 在第二實施例中,如同第一實施例,該焊料形成在該 20 200929406 連接墊22(彎曲部份B)與該引導佈線部份24上,且對該焊料 施行該重熔流布加熱。緣是,在該引導佈線部份24上之焊 料朝該彎曲部份B側移動,並因此在配置於該彎曲部份6中 之連接墊22上,向上形成具有一足夠體積之焊料層。 5 該第二實施例可達成與第一實施例類似之優點。 C圖式簡單說明3 第1圖是一平面圖,顯示在先前技術中之一佈線基材的 連接墊; © 第2圖是一平面圖,顯示在先前技術中,一焊料層分別 形成在該佈線基材之連接塾上的狀態; 第3圖是一平面圖,顯示本發明第一實施例之佈線基材 的連接墊; 第4A至4D圖是截面圖(#1),顯示在本發明第一實施例 之佈線基材之連接墊上形成一焊料層的方法; 15 第5圖是一截面圖與一平面圖(#2),顯示在本發明第一 ©實施例之佈線基材之連接墊上形成焊料層的方法; 第6圖是一截面圖(#3),顯示在本發明第一實施例之佈 線基材之連接墊上形成焊料層的方法; 第7圖是一用以比較本發明第一實施例之佈線基材的 2〇連接墊與在先前技術中之佈線基材的連接墊中,呈管狀之 可實現間距的圖表; 第8圖是一輔助圖,說明一用於由第7圖中之引導佈線 部份之線與空間寬度計算該等連接墊之線與空間寬度的計 算公式; 21 200929406 第9圖是-平面圖’顯示本發明第—實施例之第一變化 例之佈線基材的連接墊; 第10圖是一平面圖,顯示本發明第一實施例之第二變 化例之佈線基材的連接墊; 5 第11A至11C圖是截面圖’顯示一倒裝晶片連接一半導 體晶片與該佈線基材之連接墊的方法,及一獲得本發明之 第一實施例之半導體元件的方法;及 第12圖是一平面圖,顯示本發明第二實施例之一佈線 基材之連接墊。
10 【主要元件符號說明】
1…半導體元件 44·.·助炫劑 KUOaJObJOc.··佈線基材 50…半導體晶片 12".阻焊層 52…金凸塊 12a."開口部份 54…底部填充樹月旨 14…阻焊層 56…外部連接端子 14a...開口部份 60…連接部份 20...佈線 100".佈線基材 22…連接墊 200...佈線 23...焊墊 220…連接墊 24...引導佈線部份 240...引導佈線部份 30…層間絕緣層 300...層間絕緣層 40...黏著層 400…阻焊層 42...焊料層 400a...開口部份 42a…焊料粉末 B...彎曲部份 22 200929406 HS...水平側 狐,观…寬度 L...長度 Θ…彎曲角度 VH...通孔
23
Claims (1)
- 200929406 十、申請專利範園: 1. 一種佈線基材,包含: 配置於一表面層側之一絕緣層的多數連接墊及多 數分別連接前述多數連接墊之引導佈線部份, 5 其中該等引導佈線部份係配置成由該等連接墊彎 _ 曲,且一向上突起之焊料層設置在該等連接墊上。 2. 如申請專利範圍第丨項之佈線基材,其中該等引導佈線 部份連接於分別呈矩形之該等連接墊的兩端側。 3. 如申請專利範圍第1項之佈線基材,其中該等引導佈線 〇 1〇 部份分別透過一彎曲部份連接,且該彎曲部份構成該連 接墊。 4_如申請專利範圍第1項之佈線基材,其中在該連接塾上 之焊料層係藉將一形成在該等連接塾與該等引導佈線 部份上之焊料以一重溶流布加熱集中在該等連接墊上 15 而形成者。 5. —種半導體元件,包含: 申請專利範圍第1至4項中任一項之佈線基材;及 〇 一半導體晶片,且該半導體晶片之凸塊透過該焊料 層結合該佈線基材之連接墊。 20 6. —種製造佈線基材之方法,包含以下步驟: 製備一佈線基材,該佈線基材具有一其中多數連接 墊及多數連接於前述多數連接墊之引導佈線部份分別 配置於一表面層側之一絕緣層’且該等引導佈線部份配 置成由該等連接墊彎曲的結構; 24 200929406 在該等連接墊與該等引導佈線部份上形成一焊 料;及 對該焊料施行重熔流布加熱,使得形成在該等引導 佈線部份上之焊料移動且集中在該等連接墊上,藉此在 5 該等連接墊上形成一向上突起之焊料層。 7. 如申請專利範圍第6項之製造佈線基材之方法,其中該 等引導佈線部份連接於分別呈矩形之連接墊的兩端側。 8. 如申請專利範圍第6項之製造佈線基材之方法,其中該 〇 等引導佈線部份分別透過一彎曲部份連接,且該彎曲部 10 份構成該連接墊。 9. 如申請專利範圍第6項之製造佈線基材之方法,其中該 等引導佈線部份相對該連接墊之一彎曲角度被調整,使 得該等連接墊之間距設定成小於一預定尺寸。25
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007274011A JP2009105139A (ja) | 2007-10-22 | 2007-10-22 | 配線基板及びその製造方法と半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW200929406A true TW200929406A (en) | 2009-07-01 |
| TWI460799B TWI460799B (zh) | 2014-11-11 |
Family
ID=40562661
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW097138886A TWI460799B (zh) | 2007-10-22 | 2008-10-09 | 佈線基材及其製造方法以及半導體元件 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US8222749B2 (zh) |
| JP (1) | JP2009105139A (zh) |
| KR (1) | KR101501626B1 (zh) |
| TW (1) | TWI460799B (zh) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5091916B2 (ja) * | 2009-06-10 | 2012-12-05 | 新光電気工業株式会社 | 配線基板及び半導体装置 |
| JP5514560B2 (ja) | 2010-01-14 | 2014-06-04 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JP2012074575A (ja) * | 2010-09-29 | 2012-04-12 | Hitachi Chem Co Ltd | 半導体パッケージ基板 |
| JP2013093538A (ja) * | 2011-10-04 | 2013-05-16 | Ngk Spark Plug Co Ltd | 配線基板及びその製造方法 |
| US8759210B2 (en) | 2012-07-19 | 2014-06-24 | International Business Machines Corporation | Control of silver in C4 metallurgy with plating process |
| US8742578B2 (en) | 2012-07-19 | 2014-06-03 | International Business Machines Corporation | Solder volume compensation with C4 process |
| US9461008B2 (en) * | 2012-08-16 | 2016-10-04 | Qualcomm Incorporated | Solder on trace technology for interconnect attachment |
| JP5960633B2 (ja) * | 2013-03-22 | 2016-08-02 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法および半導体装置 |
| JP2014053647A (ja) * | 2013-12-18 | 2014-03-20 | Fujitsu Semiconductor Ltd | 半導体装置の製造方法 |
| TWI504320B (zh) * | 2014-06-17 | 2015-10-11 | 矽品精密工業股份有限公司 | 線路結構及其製法 |
| WO2015198839A1 (ja) * | 2014-06-27 | 2015-12-30 | ソニー株式会社 | 半導体装置およびその製造方法 |
| CN105517346B (zh) * | 2014-09-23 | 2019-03-01 | 深南电路有限公司 | 一种电路板的制作方法及电路板 |
| KR102595086B1 (ko) * | 2016-07-08 | 2023-10-27 | 삼성디스플레이 주식회사 | 표시 장치 및 이의 제조 방법 |
| KR102450622B1 (ko) * | 2017-08-21 | 2022-10-07 | 서울반도체 주식회사 | 발광 다이오드 패키지 |
| US10615321B2 (en) | 2017-08-21 | 2020-04-07 | Seoul Semiconductor Co., Ltd. | Light emitting device package |
| TWI693682B (zh) * | 2019-08-28 | 2020-05-11 | 財團法人工業技術研究院 | 電子元件封裝結構 |
Family Cites Families (39)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US223608A (en) * | 1880-01-13 | Adalbert | ||
| US4951098A (en) * | 1988-12-21 | 1990-08-21 | Eastman Kodak Company | Electrode structure for light emitting diode array chip |
| JPH03115062A (ja) | 1989-09-28 | 1991-05-16 | Murao & Co Ltd | 自動ワインダーの管糸投入供給装置 |
| JP2513333Y2 (ja) * | 1990-03-12 | 1996-10-02 | シーアイ化成 株式会社 | スプリンクラ―のシャフト構造 |
| DE69215377T2 (de) | 1991-08-05 | 1997-05-15 | Motorola Inc | Aufschmeltzlötsverfahren zum bilden von einem löthocker auf einer printplatte |
| US5160409A (en) | 1991-08-05 | 1992-11-03 | Motorola, Inc. | Solder plate reflow method for forming a solder bump on a circuit trace intersection |
| US5194137A (en) * | 1991-08-05 | 1993-03-16 | Motorola Inc. | Solder plate reflow method for forming solder-bumped terminals |
| JP3115062B2 (ja) | 1991-10-21 | 2000-12-04 | 株式会社リコー | 光情報記録媒体 |
| JPH05129366A (ja) * | 1991-11-08 | 1993-05-25 | Fujitsu Ltd | 集積回路用tab実装構造 |
| JPH0794853A (ja) | 1993-09-25 | 1995-04-07 | Tanaka Kikinzoku Kogyo Kk | プリント配線板の金属端子上への半田コーティング方法 |
| US5604330A (en) * | 1994-12-29 | 1997-02-18 | Intel Corporation | Staggered land pad pattern on substrate for tab interconnection |
| US5818114A (en) * | 1995-05-26 | 1998-10-06 | Hewlett-Packard Company | Radially staggered bond pad arrangements for integrated circuit pad circuitry |
| US6127196A (en) * | 1995-09-29 | 2000-10-03 | Intel Corporation | Method for testing a tape carrier package |
| US20040061220A1 (en) * | 1996-03-22 | 2004-04-01 | Chuichi Miyazaki | Semiconductor device and manufacturing method thereof |
| JP3679199B2 (ja) * | 1996-07-30 | 2005-08-03 | 日本テキサス・インスツルメンツ株式会社 | 半導体パッケージ装置 |
| AU5496098A (en) * | 1997-01-23 | 1998-08-18 | Seiko Epson Corporation | Film carrier tape, semiconductor assembly, semiconductor device, manufacturing method therefor, mounting board, and electronic equipment |
| US7269028B2 (en) * | 1997-10-16 | 2007-09-11 | Celestica, Inc. | Trace-pad interface for improved signal quality |
| JP3420076B2 (ja) | 1998-08-31 | 2003-06-23 | 新光電気工業株式会社 | フリップチップ実装基板の製造方法及びフリップチップ実装基板及びフリップチップ実装構造 |
| KR100514558B1 (ko) * | 1998-09-09 | 2005-09-13 | 세이코 엡슨 가부시키가이샤 | 반도체 장치 및 그 제조방법, 회로기판 및 전자기기 |
| JP2000236040A (ja) * | 1999-02-15 | 2000-08-29 | Hitachi Ltd | 半導体装置 |
| JP2000315776A (ja) * | 1999-05-06 | 2000-11-14 | Hitachi Ltd | 半導体装置 |
| JP3403689B2 (ja) * | 1999-06-25 | 2003-05-06 | 沖電気工業株式会社 | 半導体装置 |
| TW469552B (en) * | 1999-12-10 | 2001-12-21 | Toshiba Corp | TAB type semiconductor device |
| US6522018B1 (en) * | 2000-05-16 | 2003-02-18 | Micron Technology, Inc. | Ball grid array chip packages having improved testing and stacking characteristics |
| JP2002016175A (ja) * | 2000-06-29 | 2002-01-18 | Hitachi Cable Ltd | スティフナ付きtabテープ及びそれを用いた半導体装置 |
| US6577004B1 (en) * | 2000-08-31 | 2003-06-10 | Micron Technology, Inc. | Solder ball landpad design to improve laminate performance |
| JP3874062B2 (ja) * | 2000-09-05 | 2007-01-31 | セイコーエプソン株式会社 | 半導体装置 |
| US7061093B2 (en) * | 2001-09-07 | 2006-06-13 | Ricoh Company, Ltd. | Semiconductor device and voltage regulator |
| JP4341552B2 (ja) * | 2002-05-17 | 2009-10-07 | 日本電気株式会社 | プリント配線板 |
| JP2004040056A (ja) | 2002-07-08 | 2004-02-05 | Shinko Electric Ind Co Ltd | 配線パターンの構造及びバンプの形成方法 |
| JP2005274673A (ja) * | 2004-03-23 | 2005-10-06 | Alps Electric Co Ltd | 配線パターン及び電気素子並びに液晶表示装置 |
| TWI245377B (en) * | 2004-11-05 | 2005-12-11 | Advanced Semiconductor Eng | Staggered wirebonding configuration |
| JP3115062U (ja) * | 2005-07-25 | 2005-11-04 | ハリマ化成株式会社 | 回路パターン |
| JP5598787B2 (ja) * | 2006-04-17 | 2014-10-01 | マイクロンメモリジャパン株式会社 | 積層型半導体装置の製造方法 |
| JP4956173B2 (ja) * | 2006-12-19 | 2012-06-20 | 新光電気工業株式会社 | フリップチップ実装用基板 |
| US8102057B2 (en) * | 2006-12-27 | 2012-01-24 | Hewlett-Packard Development Company, L.P. | Via design for flux residue mitigation |
| JP5050583B2 (ja) * | 2007-03-12 | 2012-10-17 | 富士通セミコンダクター株式会社 | 配線基板及び電子部品の実装構造 |
| US7732921B2 (en) * | 2008-03-27 | 2010-06-08 | Powertech Technology Inc. | Window type BGA semiconductor package and its substrate |
| JP2010147070A (ja) * | 2008-12-16 | 2010-07-01 | Elpida Memory Inc | 半導体装置 |
-
2007
- 2007-10-22 JP JP2007274011A patent/JP2009105139A/ja active Pending
-
2008
- 2008-10-07 KR KR1020080097989A patent/KR101501626B1/ko not_active Expired - Fee Related
- 2008-10-09 TW TW097138886A patent/TWI460799B/zh not_active IP Right Cessation
- 2008-10-20 US US12/254,382 patent/US8222749B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR20090040841A (ko) | 2009-04-27 |
| JP2009105139A (ja) | 2009-05-14 |
| TWI460799B (zh) | 2014-11-11 |
| KR101501626B1 (ko) | 2015-03-11 |
| US20090102062A1 (en) | 2009-04-23 |
| US8222749B2 (en) | 2012-07-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TW200929406A (en) | Wiring substrate and method of manufacturing the same, and semiconductor device | |
| US9337165B2 (en) | Method for manufacturing a fan-out WLP with package | |
| KR102007780B1 (ko) | 멀티 범프 구조의 전기적 연결부를 포함하는 반도체 소자의 제조방법 | |
| KR100896301B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| US9117811B2 (en) | Flip chip assembly and process with sintering material on metal bumps | |
| JP4618260B2 (ja) | 導体パターンの形成方法、半導体装置の製造方法、並びに半導体装置 | |
| US8125789B2 (en) | Wiring substrate and electronic device | |
| TWI470707B (zh) | 佈線板及電子元件之安裝結構 | |
| KR20100092428A (ko) | 이중 포스트를 사용하여 플립칩 상호연결한 마이크로전자 어셈블리 | |
| KR20130130685A (ko) | 이중 또는 복수회 에칭된 플립-칩 컨넥터를 갖는 마이크로전자 패키지 및 그 제조 방법 | |
| TW201347107A (zh) | 用於具有多個微電子元件及倒裝型連接之封裝的嵌入式熱分散器 | |
| US8310049B2 (en) | Semiconductor device having lead free solders between semiconductor chip and frame and fabrication method thereof | |
| TW201222682A (en) | Enhanced stacked microelectronic assemblies with central contacts and improved thermal characteristics | |
| TW200926362A (en) | Structure of chip and process thereof and structure of flip chip package and process thereof | |
| CN110085560A (zh) | 迹线上凸块封装结构及其形成方法 | |
| US7420814B2 (en) | Package stack and manufacturing method thereof | |
| JP4401411B2 (ja) | 半導体チップを備えた実装体およびその製造方法 | |
| US20110100549A1 (en) | Method for manufacturing component-embedded module | |
| CN103378041A (zh) | 迹线上凸块芯片封装的方法和装置 | |
| JP2009218233A (ja) | 半導体装置及びその製造方法 | |
| JP2002217354A (ja) | 半導体装置 | |
| US20180138140A1 (en) | Method of fabricating substrate structure | |
| US8786110B2 (en) | Semiconductor device and manufacturing method thereof | |
| JP2013012570A (ja) | 半導体装置および半導体装置の製造方法 | |
| CN105762087A (zh) | 用于迹线上凸块芯片封装的方法和装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| MM4A | Annulment or lapse of patent due to non-payment of fees |