TW200903737A - Integrated non-volatile memory and peripheral circuitry fabrication - Google Patents

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200903737 九、發明說明： 【發明所屬之技術領域】 本揭不案之實施例係關於高密度半導體裝置（諸如，非 揮發性記憶體）及形成其之方法。 本申請案主張由Kai等人於2〇〇7年4月2曰申請之名為，，非 揮發性 s己憶體製造(non_volatile mem〇ry fabj^cabon),， 之美國臨時專利申請案第6〇/909,713號的優先權，該案之 全文以引用的方式併入本文中。 【先前技術】 在大多數積體電路應用中，經配置以實施各種積體電路 力月b的基板區域繼續減小。舉例而言，半導體記憶體裝置 及其製造過程不斷演進以滿足對增加可儲存於矽基板之給 定區域中之資料量的需求。此等需求試圖提高給定大小之 記憶卡或其他類型之封裝的儲存容量及/或減小其大小。 電可抹除可程式化唯讀記憶體（EEpR〇MX包括快閃 EEPROM)及電可程式化唯讀記憶體（EpR〇M)係最風行之非 揮發J·生半導體§己憶體中之—。—種風行之快閃⑽架 構利用具有大量記憶體單元串之反及陣列，該等記憶體單 一串、左由或夕個選擇電晶體而連接於個別位元線與共同 源極線之間。圖1係展示單個反及串之俯視圖且圖2係其等 效電路。圖1及圖2中所描繪之反及串包括在第一選擇閘極 120與第二選擇間極122之間的串聯的四個電晶體、 1〇2 1(Μ及106 °選擇閘極120經由位元線觸點126而將該 串連接至位元線。選擇閉極j 22經由源極線觸點128而 130298.doc 200903737 將該反及串連接至共同源極線。電晶體]〇〇、1〇2、1 〇4及 106中之每一者係個別儲存元件且包括一控制閘極及一浮 動閘極。舉例而言，電晶體丨〇〇包括控制閘極丨〇〇CG及浮 動閘極1 00FG ’電晶體102包括控制閘極102CG及浮動閘極 102FG ’電晶體1〇4包括控制閘極1〇4C(3及浮動閘極 104FG ’且電晶體106包括控制閘極1〇6C(}及浮動閘極 106FG。控制閘極100CG連接至字線WL3，控制閘極 102CG連接至字線WL2，控制閘極1〇4CG連接至字線 WL1，且控制閘極106CG連接至字線WL〇。 注意，雖然圖1及圖2展示反及串中之四個記憶體單元， 但僅作為一實例來提供四個電晶體之使用。反及串可具有 四個以下之記憶體單元或四個以上之記憶體單元。舉例而 吕，一些反及串將包括八個記憶體單元、16個記憶體單 元、32個記憶體單元或更多。 當前快閃EEPROM陣列之電荷儲存元件係最普遍之導電 浮動閘極’其通常由摻雜之多晶⑪材料形成。另—類型之 適用於快閃EEPR⑽系統中之記憶體單元利用非導電介電 材料來代替導電浮動閘極以形成能夠以非揮發之方式儲广 電荷的電荷儲存元件。此單元描述於Chan等人之文章二 True Single-Transistor 〇xide-Nitride-〇xide EEp^ Oevic,. (IEEH Electron Device Letters，, EDL.84 , ^ 期’ 1987年3月’第93至95頁)中。由氧切、“石夕及氧 切(”〇N〇”)形成之三重層介電質夹於導電控制間極盘I 於5己憶體早凡通道上之半導電基板之表面之間。該單元藉 130298.doc 200903737 由將電子自單元通道注入氮化物（其中，該等電子被截獲 並儲存於有限區中）中而被程式化。此儲存之電荷接著以 可偵測之方式改變單元之通道之一部分的臨限電壓。該單 兀精由將熱電洞注入氮化物中而被抹除。亦見N〇zaki等人 之”A l-Mb EEPROM with MONOS Memory Cell f〇r

Semiconductor Disk Application"(EEE J〇urnal 〇f s〇Hd_

State Circuits，第26卷’第4期，1991年4月第497至训 頁），其描述呈分割閘極組態之類似單元，其中摻雜之多 晶矽閘板延伸於記憶體單元通道之一部分上以形成獨立: 擇電晶體。 將典型非揮發性快閃陣列之記憶體單元劃分為被一起抹 除之離散單元區塊。亦即’該區塊含有可作為抹除單位而 被-起獨立抹除之最小數目之單元，但可在單個抹除操作 中抹除-個以上之區塊。另夕卜較新近之記憶體可以小於 區塊之單位來提供抹除。每―區塊通常料—或多個資料 頁’其中-頁包括作為程式化及讀取之基本單位而同時瘦 受資料程式化及讀取操作的最小數目 操作中程式化或讀取-個以上之頁。每-頁通常I::: 多個貝料區段’該區段之大小由主機系統界定。一實例係 具有512個使用者資料位元組（遵循由磁碟機建立之標準）外 加關於該使用者資料及/或儲存該使用者資料之區塊之附 加資訊的某一數目之位元組的區段。 、 隨著對積體電路應用中之較高密度的需求增加，製造過 程演進以減小電路元件(諸如’電晶體之閘極及通道區)之 130298.doc 200903737 最小特徵大小。隨著特徵大小減小，已尤其對傳統反及記 憶體陣列進行修改’以減小與較小之特徵大小相關聯的寄 生電容。Eliyahou Harari之名為"Flash Memory Cell Arrays

Having Dual Control Gates Per Memory Cell Charge Storage Element”的美國專利第6,888,755號描述一種具有雙重控制 閘極結構之記憶體陣列，該案以引用之方式併入本文中。 Sakuma 等人之名為”Nonvolatile Semic〇nduct〇r Me_y

Device”的美國專利第7,026,684號描述一種具有倒τ型浮動 閘極結構的記憶體，該案以引用之方式併入本文中。將電 荷儲存元件劃分為具有不同尺寸之兩個區。 以規定特徵大小來製造此等記憶體裝置之組件對製造過 程提出許多需求。此外，製造記憶體陣列之周邊電路(包 括諸如高電麼電晶體等等之裝置）由於用於記憶體陣列之 減小之特徵大小及用於該陣列劁 /干W又衣k類型（諸如，間隔物 輔助之圖案化技術）而變複雜。 【發明内容】 提供根據-或多項實施例之高密度半導體裝置及製造其 提供非揮發性記憶體及整合記憶體與周邊電路之製造$ 程。使用電荷儲存材料層（諸如，第—多晶體石夕層）而在导 導體基板上形成若干組電荷儲在 电仃傅存區（啫如，包括 發性儲存元件之反及串）。在㈣" 夕個非搏 ；在该專電荷儲存區上提 介電層。在基板上沈積導電杖祖 貝守龟材枓層（諸如，第二 且蝕刻該導電材料層以形成用於 θθ曰. 寺電何儲存區之控制閘 I30298.doc 200903737 極^用於該等儲存元件組之選擇電晶體之閉極區。自基板 u'移除第-多晶矽層，進而促進僅由第二多晶矽層 二選擇電晶體閘極區。亦將周邊電路形成併入製造過程 :形成裝置(諸如’高電壓且邏輯電晶體)之閘極區。此 、置之閘極區可由形成記憶體陣列之控制閘極的層形 成。 ▲亦將周邊電路形成併入製造過程中以形成裝置（諸如， ;電壓電晶體)之閉極區。在-實施例中，形成具有雙重 =問極單元結構之非揮發性半導體記憶體。可㈣第二 ^曰石夕層以佔據在行方向上鄰近之鄰近電荷儲存區之間的 門4等鄰近電荷儲存區將共用在其之間形成的共同控 制閘極。 根據-貫施例之製造非揮發性記憶體之方法包括將在基 板之-表面上形成第一介電材料層、在該基板之該表面上 形成電何儲存材料層及钱刻該電荷健存材料 第-部分處在第—介電材料層上形成一組電荷儲存區。電 ㈣存區包括側壁’該等側壁在第一方向上伸長且在大體 辟二計'第方向之第—方向上鄰近之儲存區之相對側 ;:子在空間。製造進-步包括自基板之第二部分移除 電何储存材料層、將在該基板之該表面上形成第二介電材 、在該基板之該表面上形成閘極材料層、在基板之第 —部分處I虫刻該閘極材料層以形成用於該組電荷儲存區之 控制閘極及在基板之第二部分處银刻閘極材料層以形 成用於該組電荷儲存區之選擇電晶體之閘極區。 130298.doc 200903737 # 實施例中’—種製造非揮發性記憶體之方法包括 料列過程步驟中之—或多者來製造周邊電路= 第-方向上伸ΠΓ:包括在基板之第一部分處形成在 第-介電材2 電區、在該基板之一表面上形成 / s而使該第—層在基板之第-部分處上覆在 ,"區上、在基板之第二部分處在第一介電材料層上 形成一組電荷儲存區以使得該等電荷儲存區具有在第—方 向上：長之大體上垂直之側壁且在大體上垂直於該第-方 :之第：方向上藉由其之間的空間而分離、在基板之第— 部分及第二部分處形成第二介電材料層'在基板之第—部 分處移除第二介電材料層、由第一導電材料層形成用於該 '、且電何儲存區之-組控制閘極及由第_導電材料層形成周 邊閘極電晶體之閘極區，該周邊閘極電晶體包括由第一介 電區及第一介電材料層形成之閘極介電區。 可自說明書、諸圖及申請專利範圍之回顧來獲得所揭示 之技術的其他特徵、態樣及目標。 【實施方式】 在圖3中以平面圖展示傳統反及記憶體陣列之一部分。 BL0至BL4表示對整體垂直金屬位元線（未圖示）之位元線連 接。以實例說明之，在每一串中展示四個浮動閘極記憶體 單元。通常’個別串包括16個、32個或更多個記憶體單 凡’進而形成一行記憶體單元《被標記為WL0至WL3之控 制閘極（字）線跨越多個串而在若干列浮動閘極（通常為多晶 矽）上延伸。圖4係沿圖3之線A--A所截取的橫截面圖，其 130298.doc 12 200903737 描、θ形成控制閘極線之多晶矽層P2。該等控制閘極線通常 作為自對準堆璧而在浮動閘極上形成，且經由中間介電層 而電谷性地麵接至該等浮動閘極。該串之頂部及底部 分別經由選擇電晶體（閘極）17〇及172而連接至位元線及共 同源極線。閘極170由選擇線DSL來控制且閘極172由選擇 線SSL來控制。可將浮動閘極材料（p 1)短接至用於選擇電 晶體之控制閘極以用作主動閘極。浮動閘極與控制閘極之 間的電谷性耦接允許藉由增加控制閘極上之電壓來提高浮 動閘極之電壓。在程式化期間讀取並驗證一行内之個別單 元此係藉由導致該串中之剩餘單元被穩定接通（藉由將 相對问之電壓置於其各別字線上及藉由將相對較低之電壓 置於汶個選疋之子線上）以使得流經每一串之電流主要 僅取決於儲存於位於該選定之字線下的經定址之單元中之 電荷的位準。通常針對並聯的大量串而感測此電流，以便 沿並聯的-列浮動閘極來讀取電荷位準狀態。可在美國專 利第5,570,3 15號、第5,774,397號及第6,〇46,935號中找到 反及記憶體單元陣列架構之實例及其作為記憶體系統之部 分的操作。 圖5係可製造為較大快閃記憶體陣列之部分的兩個例示 性反及串302及304之三維方塊圖。作為一實例，圖5描繪 串302及304上之四個§己憶體單元。圖5描緣位於p井3下 之N井326。位兀線或y方向沿反及串延伸，且字線或X方向 垂直於反及串或位元線方向而延伸。亦可將字線方向稱作 列方向且可將位元線方向稱作行方向。圖5中未展示位於n 130298.doc 200903737 井326下之P型基板。在一實施例中，控制閘極形成字線。 可形成導電層336之連續層，其跨越一列而為一致的以便 提供共同子線或在此字線上提供用於每一裝置之控制門 極。在此狀況下，此層可被視為在該層與對應浮動閘極層 332重疊之點處形成每一記憶體單元之控制閘極。在其他 實施例中，可形成個別控制閘極且接著由獨立形成之字線 來互連該等控制閘極。 '

當製造反及型非揮發性記憶體系統（包括如圖5中所描繪 之反及串）時’在字線方向上在鄰近串之間提供電隔離。 在圖5中所描繪之實施例中，反及㈣2藉由開放區域或空 隙306而與反及串3〇4分離。通常，在此開放區域中在鄰: 反及串之間形成絕緣材料或介電質。 在圖6中以平面圖說明每-記憶體單元具有兩個控制閑 極的反及記憶體陣列。包括串聯連接之記憶體單元的五個 反及串21至25,其中在每一串中展示三個浮動間極或電荷 健存元件。串21包括浮動閑極27、28、29，串22包括浮動 閘極30、31、32，串23包括浮動閘極33、34、35，串24包 括浮動問極36、37、38 ’且串25包括浮動問極39、40及 4卜為解釋之簡易性起見，僅說明十五個記憶體單元之小 ^形陣Ί陣列之實㈣施將通常包括形成數千個反及 個個此等記憶體單元’每一串通常具有16個、32 個或更多個記憶體單元。 每一 包括一 反及串包括兩個選擇電 個選擇電晶體）以將該串 曰日體（在該串之每一末端處 可控制地連接於整體位元 130298.doc -14· 200903737 線BL0至BL4中之不同位元線與共同源極線之間。將電麗 施加至各別源極選擇閘極43至47以控制其各別記憶體單元 串21至25之一末端至共同源極線之連接。串η至25之另— 末端經由各別汲極選擇電晶體49至53而連接至各別位元線 L4行控制電路將表示待寫入之特定資料的電壓 ώ力至每位7L線，或用以在讀取或驗證操作期間感測對 應串或記憶體單元之電壓或電流。選擇電晶體包括半導體 基板中之各別源極及汲極區55至64及65至74。 將控制閘極（字）線81至84定位於浮動問極之間而非如傳 統反及記憶體陣列中^位於其頂部。每_控制閘極線延伸 跨越多個記憶體單元串且在兩側上㈣合適之絕緣介電質 (諸如’多層氧化物·氮化物_氧化物（〇Ν〇))而電容性地麵接 至浮動閘#。藉由使用浮動閘極之兩側的側壁區域來獲得 額外耦接區域。可使該等浮動閘極比厚(高)於通常情況以 便曰加此輕接區域’且接著使其之間的控制閘極至少與浮 動問極-樣厚以便利用所添加之_區域。—優勢係此麵 =區域可在很大程度上獨立於浮動閘極與基板之耗接區域 “工制it而即使當浮動閉極與基板之搞接區域在裝置尺 寸減小期間被減小時仍產生所要之高輕接比。可將下文所 揭不之原自、裝置及技術用於具有定位於浮動閘極上之字 線的傳統反及架構或具有位於浮動閘極之間的字線的架構 (如圖6中所示）。 兩個控制閘極或字線代替圖6中之習知反及串之單條字 复舉例而δ，由兩條控制閘極線81及82(机〇及和）來 130298.doc 200903737 代替將延伸跨越習知陣列中之一列浮動間極27、3〇、η、 36及39的字線。類似地’由兩條控制閘極線以及μ陶 及WL2)來代替將通常延伸跨越一列浮動閘極以、η、 34、37及40之字線。控制線81至84在巧向上伸長跨越該 陣列且在y方向上由介入浮動閑極之長度及其之間的介電 層的厚度而分離。雖然通常使記憶體浮動閑極之大小盘光 微影在X及y維度兩者中所允許之大小—樣小，但選擇電晶 f

K 體43至47及49至53之通道長度（y方向）通常稍大於最小特徵 大小以確保在跨越其施加最大電壓時其可有效阻擅包括漏 電之所有導電。 圖7係穿過-個記憶體單元串在W向上沿線A__A所截取 的圖6中所不之陣列之正交橫截面圖。圖8係沿延伸跨越多 個串之一列記憶體單元在χ方向上沿線Β—Β所截取的該陣 列之正交橫截面圖。圖9係沿字線在X方向上沿線Μ所截 取的該陣列之橫截面圖。在基板77之表面79上形成穿隨介 電（例如，氧化石夕Si〇M91達約8 _之厚度。至少在形成 浮動閘極 5 1、3 5、3 4、H ς + 4 r* ^ 33及45之该陣列之該區域上形成第 一電4儲存材料（例如，摻雜之多晶矽）層。 藉由淺渠溝隔離（STI)而在若干行浮動閘極之間提供電 隔離、。各向異性敍刻所暴露之基板表面以形成在y方向上 伸長並在X方向上定位於多晶矽/介電質堆疊條紋之間的渠 溝97至⑽。在—實施例中，將此等渠溝餘刻至⑽至則_ 之深度。在其他實施例中’可使用高達1〇〇〇_、2〇〇〇_ 或更大之渠溝深度。 130298.doc -16- 200903737 可與第—多晶錢紋並排地形成在X方向上具有長度之 額外渠溝。在作用區上，此g 此專糸溝延伸洋動閘極之完整高 又外加遮罩層93及95之厚度，且在場區上其將延伸⑽至 200 nm。在此等渠溝中形成控制閘極線81至84、選擇閘極 線Γ及85以及源極及位（線觸點。在形成此等控制閘極線 ，月，Ρ將離子植人該等渠溝中（在圖7之橫截面圖中展示為 吕己憶體電晶體及t JJr 曰瓶夂選擇閘極植入之源極及汲極區67、Μ、 105、106、62及57)。在該結構之所暴露之表面上形成介 電層1〇3 ’其符合新近形成之渠溝的側壁及底表面。層103 係ΟΝΟ但亦可為具有較高介電常數之材料。 在陣列區域上沈積第二摻雜之多晶矽層，進而完全填充 該等渠溝並接觸介電層1〇3。接㈣由⑽而自結構頂部 移除此多晶秒’進而產生控制閘極線81至84、饥線8〇及 DSL線85。使此等線延伸得至少與浮動閘極—樣高，此等 線經由介電層103而電容性耦接至該等浮動閘極。 圖1 〇係根據當前所揭示之技術之一實施例之正交橫截面 圖，其描繪反及記憶體陣列中之一行記憶體單元的一部分 及用於該陣列之周邊電路的一部分。在記憶體陣列區480 處，在基板402上形成第一介電材料層41〇(由於穿隧電子 現象及頻繁使用氧化物而通常被稱作穿隧氧化物）^該穿 隧介電層在行方向上以在垂直於基板之表面之方向上之— 厚度L伸。所描繪之反及串之部分包括兩個電荷儲存區 406及408其可為導電浮動閘極或某一其他合適之儲存 區。雖然描繪兩個電荷儲存區，但反及串可包括任一數目 130298.doc 200903737 之區:如先前所描述)。在穿随介電上，使該等電荷儲存區 與在行方向上鄰近之浮動間極之間的空間對準。硬式遮罩 4 14上覆於浮動閘極之上表面上。 該陣列係—雙重控制間極結構，其具有定位於鄰近浮動 閘極之間且藉由中間介電薄膜4〇4而與其側壁分離之控制 該中間；I電薄膜由於其在多晶石夕浮動與控制閉極之 =的關係而通常被稱作互聚介電薄膜或層（ipD)。該中間 介電通常由一個以上之層形《’其頻繁地包含氧化物·氮 化物-乳化石夕（ONO)之三重|。不應以限制意義將術語層在 本揭示案中之使用理解為意謂（例如）單個材料層，通常當 事實上使用多個層時將術語甲間介電層稱作層。在該陣列 之所描、’.s之σ卩分中，控制閘極4丨6鄰近於電荷儲存區4⑽。 控制閘極4 1 8鄰近於電荷儲存區4Q6及。控制閘極鄰 近於電荷儲存區408。電射儲存區4〇6由控制閘極‘μ及 來控制。電荷儲存區420由控制閘極4 18及420來控制。連 接線43 0將控制閘極連接至觸點432。 用於反及串之選擇電晶體鄰近於該串之最後或末端電荷 儲存區408。該選擇電晶體包括—藉由中間介電層及穿 隧η電層4 1 〇而與基板表面分離之閘極區434。連接線亦將 閘極434連接至觸點432。在關於圖6之線A--A所描繪之定 向下，所描繪之電晶體係汲極選擇電晶體。類似之源極選 擇電晶體存在於反及串之另一末端處。值得注意的是，選 擇電晶體之閘極434係由與用於儲存元件之控制閘極之材 料層相同之材料層（例如，多晶矽）形成，且並不包括由用 130298.doc 18· 200903737 以形成電荷儲存區之材料層形成之任—部分。當形成電荷 儲存，時’自待在上面形成選擇問極之基板之部分移除第 多曰曰夕層Jtb情形允_用於選擇閘極電晶體之較簡單之 構造’其與先前技術記憶體裝置形成對比，在先前技術記 憶體裝置中，選擇閘極實際上包括兩個被短接在一起以形 成單個電閘極區之閘極區（一個 1個閘極區由電荷儲存層形成 且一個間極區由控制閘極層形成）。連接線43〇亦將問極 444連接至接觸區432。 鄰近於選擇閘極而在基板中形成隔離渠溝彻以在位於 間極區川下之作用區域與位於第一周邊電晶體（位於針對 周邊電路而留出之基板之一部分處）之閉極區⑽下之作用 區域之間提供電隔離。使用合適之絕緣材料（諸如，氧化 矽)來填充隔離渠溝。除形成第一介電材料層4〇4之外，在 問極介電區446上形成第—周邊電晶體。在形成第一介電 材料層之前’可形成介電區以使得高電壓電晶體可製造有 較厚之問極介電質。可使用已知之圖案化技術來沈積介電 區或❹已知之成㈣程來成長介電區。觀測到，周邊電 路區處不存在中間介電層。作為製造之部分，在形成導電 =層（控極及周邊閘極區由其形成）之前移除中 電質。 鄰近於第-周邊電晶體而在基板中形成另—隔離渠溝 442以在位於閘極區444下作 (作用£域與仪於閘極區448下 ==之間提供電隔離。周邊電路區中之第二電晶體 不包括額外介電區(如同第一周邊電晶體—樣)。由穿随介 130298.doc -19· 200903737 電層41 0將閘極區448盥A * 與基板表面分離。連接線43〇將 448連接至觸點432。 ’極 如同選擇閘極電晶體一樣，周邊電路電晶體之閘極區 444及446由用於形成記憶體單元之控制間極的材料 此等閘極並不包括用於形成電荷儲存區之材料。在製 間，當蝕刻個別電荷儲存區時， ， 才目周遭電路區域移除電荷 儲存材料。另外，移除中間介電層。因而，周邊電路區包 括由控制閘極材料形成之閘極，該等閘極由穿隨介電層及 可形成之任何額外閘極介電區而與基板之表面分離。 圖⑽描述根據所揭示之技術之一實施例的製造非揮發 性記憶體陣列之方、、木沾治叙国 1 μ " 』之方法的抓私圖。在步驟5〇2處，在基板中/ 基板上形成高電壓閘極介電材料。該高電壓閘極介電材料 通常(但未必)係使用遮罩而沈積以將該介電材料定位於針 對周邊電路（諸如，高電壓電晶體、邏輯電晶體等等）而留 出之基板之-或多個區域處的氧化物。該周邊電路可形成 用於該陣列之列或行控制電路。可使用其他問極介電材料 以及各種形成過程(諸如’氧化成長過程)。注意，未必在 ，十十周邊電路而留出之基板之所有區域處形成高電壓問極 介電質。 在步驟504處’在基板之表面上形成—或多個穿隨介電 材料層。㈣_諸料通常（但未必）係沈積於基板表面 上之氧化物。在基板之一區域處形成該穿隧介電質以變成 記憶體陣列區（除變成用於周邊電路之—或多個區域外 在步驟506處，在基板之表面上形成電荷儲存材料條 130298.doc -20- 200903737 紋，其中在條紋之間形 或多個電荷儲存材料（諸如隨/1電材料。通常藉由沈積-來形成電荷儲存材料。二’導電多晶料動閘極材料）層 跨越基板之表面的光阻條妨° ’藉由形成在第一方向上伸長 荷儲存材料。該第一方二'、· $間隔物材料條紋來圖案化電 對應於記憶體陣列之字=記憶體單元列之預期方向，其 遮罩來繼等層以二 =光阻或間隔物圖案用作 之電荷儲存材料條紋。在在 例不性實施例中，形成呈右 0 Α之厚度且在行方 Μ 上/、有30〇 Α之尺寸的電荷儲存材 枓條紋。可使用其他尺寸及厚度。 在實施例中，形成電荷儲存材料條紋包括在基板之記 憶體陣列區(包括其將變成選擇閘極電晶體之部幻以及二 或多個周邊電路區處沈積材料。不圖案化周邊電路區及記 憶體陣列區域之iji搂胡k Λι7、 擇閘極部分而使得蝕刻自基板之此等部 分移除所有或大體上所有電荷儲存材料。 ,在步驟5〇8處，在電荷儲存材料條紋上形成中間介電材 料。中間介電質通常為(但無需為)沿在列方向上延伸之電 荷儲存材料條紋的所暴露之側壁而沈積之氧化物.氮化物-氧化物（咖）的三重層。中間介電質亦將在行方向上鄰近 之電荷儲存材料條紋之間延伸。在基板之記憶體陣列區及 周邊電路區（包括先前形成之高電壓閘極介電區域）上形成 中間介電質。 在步驟510處，移除位於周邊電路區處之中間介電質之 部分。在一實施例中，可藉由在基板上沈積硬式遮罩材料 I30298.doc -21 - 200903737 並用用於保護之光阻來圖案 形成硬式遮罩。在一實^,士 陣列區而在陣列區上 周邊區剝離介電材料。 用非選擇性敍刻以自 在移除中間介電材料之後，在步驟5 立 列區及周邊雷致γ μ卫，丄 处在5己憶體陣 巧邊電路£上形成控制開極 令’可沈積導電材料(諸如，摻雜或未 在二施例 在步驟514處，在位於月 〜'之夕日日矽）層。 仕诅於周邊電路區處 遮罩圖案。可使用習 &制閘極層上應用 界定用於各錄w —•孓圖案化光阻條紋以 半㈣Γ虚 之間極圖案。將光阻用作遮罩，在 二：：處，钕刻位於周邊區處之控制 周邊電路之間極長度。在步驟5 ^用於 =跨越基板之—或多個控制閑極材料條紋。進行 直至穿隨介電声ξ丨| ;查士日日 θ a )丨電材料被移除之區域為止。若 在中間介電材料}·报+ ^ γ ^

^ ^ 成任何周邊電路閘極，則進行此# IS 域處之關直至料中間介電質為止。 ^ 在步，518處，钱刻位於記憶體陣列區處之控制問極

層。注…同時執行步驟516及步驟518處之钱刻。由於 在步驟514處並去阁安/L ,a 未圖案化讀體陣列區，所心刻控㈣ 極層在此部分處之笳圖 之範圍。在-實施例中，可使用多晶矽相 對於氧化物中間及穿随人兩^ 隱’丨電層之選擇性钱刻。選擇性蝕 可使鄰近電荷儲存材料停 了寸條紋之間的多晶矽凹陷，藉此 個別控制閘極材料條紋。 如竿乂早所描述，由该兩個鄰近區 來共用鄰近電荷儲存區之間的控制閘極。在行方向上，由 中間介電層使每一批生,,α > 控制閘極條紋與對應之電荷儲存材料條 I30298.doc .22- 200903737 紋分離。在垂直方向（相對於基板表面）上，由穿隧介電層 及中間介電層使該等條紋與基板之表面分離。 ( 在步驟520處’沿位於周邊電路區處之控制閘極材料條 紋的側壁及沿對應於每一串之最後控制閘極條紋之控制閘 極材料條紋的側壁而形成間隔物。沿鄰近於汲極側選擇閘 極之控制閘極條紋的所暴露之側壁及鄰近於源極選擇閘極 之控制閘極條紋的所暴露之側壁而形成間隔物。在一實施 例中，在基板（包括記憶體陣列及周邊電路區）上沈積氧化 物層’接著回蝕該氧化物以形成該等間隔物。 在步驟522處，在基板上形成硬式遮罩層（例如，氮化 矽）。在步驟524處，（例如）使用在列及/或行方向上延伸之 光阻條紋來圖案化作用區域。在記憶體陣列區（包括選擇 閘極）上應用第一光阻條紋。在位於周邊電路區處之個別 閘極區上沈積額外光阻條紋。在行方向上鄰近之周邊電路 之閘極區之間的區域保持未圖案化，因此可提供裝置之間 的電隔離。

在步驟524處應用之圖案亦可促進由在列方向上延伸之 條紋形成多個裝置並促進其之間的電隔離。在（例如）記憶 體陣列區處，該圖案可覆蓋層堆疊之部分以變成記憶體單 元之行或反及串。將不在行之間的位置處圖案化硬式遮 罩。類似地，該圖案可保持硬式遮罩在沿用於周邊電路之 閘極材料條紋的位置處被暴露以在列方向上由該等條紋来 成多個裝置。亦可將間隔物輔助之非刻印技術用於形成用 於敍刻之圖案。 130298.doc -23- 200903737 在應用光阻之圖案之後，在步驟526處，蝕刻硬式遮罩 之所暴露之部分。在移除光阻之後，將硬式遮罩之剩餘部 分用作遮罩以餘刻下伏層及/或基板。沿行方向，進行敍 刻而穿過硬式遮罩、中間介電質、穿隧介電質、高電壓閘 "電質並進入至基;^中。目此在行方向上鄰近之周邊裝 置之閘極之間在基板中形成隔離渠溝。沿列方向，蚀刻該 等層，接著钱刻至基板中。钱刻位於記憶體陣列區處之電 荷儲存材料條紋形成在列方向上分離之個別電荷儲存區。 蝕刻基板在列方向上鄰近之若干行電荷儲存區之間形成隔 離渠清°注意’雖然已將上述過程描述為使用單個遮罩步 驟接著進行敍刻，但可使用多個遮罩步驟（例如 用在列方向上延柚卢—七人 、 在仃方向上提供隔離之光阻條紋的一 =遮罩）。在敍刻之後’可應用另一遮罩，其包括在行方 °上延伸以在財向上提供隔離之光阻條紋。 在^驟528處’使用合適之絕緣材料（諸如，沈積於基板 氧化物）㈣充隔離渠溝。在應用化學機械抛光 二移除任何過多薄膜並提供平坦表面之後’在步驟53〇 亥^2緣介電質上形成触刻終止層。圖案化並姓刻該触 中提供二在周邊電路之閘極區上之位置處在蝕刻終止層 = ::32處’形成在列方向上延伸之犧牲材料條紋。 ==而形成側壁間隔物。在步驟532處，在一實施 接著使用/刻終止層上形成硬式遮罩層(例如，SiN)， 使用光阻進行圖案化及餘刻以形成犧牲條紋。在一實 130298.doc -24- 200903737 施例中，定位該等光阻條 控制閘極而對準且第_ 吏侍第—側壁相對於第一列 控制閘極而對準。亦可二土相對於鄰近於該第一列之一列 後一列控制閘極而對準=條紋而使得第一側壁相對於最 列之選擇閉極裝置之閑㈣==對於鄰近於該最後— 他條紋而使得第一側 /準。類似地，可定位其 二側壁相對於鄰近於第列控制閘極而對準且第 極部分而對準工’閘極之選擇閘極裝置之閘 / 辟々, 用作遮罩’姓刻導致犧牲停咬之制 f如上文針對光阻之條紋所描述而對準。在=側 藉由沈積並回韻多a々 ψ > 物。可使用保形過：以二:成在步驟532處形成之間隔 -實施例中，形成間隔^ 言，在相對於 物而與下伏閘極區對準。舉例而 二=τ列控制閘極來對準，條紋之第-側壁之 ’、4成之㈣物在下伏閘極區上對準。在步 -’移除犧牲條紋，接著在於行方 ： 物之間的空間中形成另_ 扣：炙間& 犧牲層（例如，氧化物）。可平面 b氧化物以形成大體上平坦之表面。 =说處，形成連接渠溝以提供對τ伏閘極區的接 “ 化物用作硬式遮罩，可敍刻多晶石夕間隔物，接 者將剩餘多晶石夕韻刻終止層用作遮罩來敍刻絕緣介 繼㈣直至控制閑極材料到達記憶體陣列區及周：電路 區為止’進而在絕緣氧化物中形成到達閘極區之渠、，冓 /步驟538處，使用導電村料（諸如，藉由合叙沈積過 私而形成之多晶矽)來填充連接渠溝。彳回蝕任何過多多 i30298.doc -25- 200903737 晶石夕以形成大體上平坦之表面。必要時，可使多晶石夕連接 線經受自對切化（salieidatiGn)。可沈積並圖索化接觸介 電質以形成用於連接峻之網& 、 運接綠之觸點。可在介電質中蝕刻接觸區 並使用σ適之導體來填充該等接觸區以連接至連接線。可 接著執行各種後端過程以完成製造(包括金屬層之處理， 等等）。 圖至圖120係根據當前所描述之技術之一實施例的 正交橫截面圖’ m非揮發性記憶料狀製造。所描 述之實施例僅為例示性的且不應被看作限制本揭示案。處 里之確切材料、尺寸及次序可根據特定實施之要求而變 化。所描述之實施例包括用於記憶體單元之雙重控制開極 <將瞭解，可將該技術用於傳統反及陣列（包括具 有複合電荷儲存結構之陣列）。 、圖12A係穿過經歷製造之記憶體陣列及周邊電路之一部 刀在仃方向或y方向上沿一線(諸如，穿過圖6中所描繪之 線所截取的橫截面圖。在於基板表面上形成層堆疊 之前’通常在基板602中形成—或多個井（例如，三重 井）（未圖示）。術語基板可包括對此等井區之參考。在對該 等井進仃植入及相關聯之退火以對基板進行播雜之後，在 基板中形成高㈣閘極介電區6()4。㉟閘極介電區在列方 向上延伸跨越基板且在一實施例中可藉由在基板中使Μ。〗 曰成長至約34G A之厚度而形成。可替代地使用沈積過 來形成’丨電區604(例如’藉由沈積氧化物並進行圖案化 」以自基板之除閘極區以外的區域移除該氧化物）。 130298.doc -26 - 200903737 雖然圖12A描繪單個高電壓閘極區，但其他實施例可包括 用於其他周邊電路之額外高電壓介電區。 在形成閘極氧化物區之後，在基板表面上形成穿隊介電 材料層606。氧化物通常（但未必）用於穿隧介電質。可使用 化學氣相沈積（CVD)過程、金屬有機CVD過程、物理氣相 :積(PVD)過程、原子層沈積(ALD)過程、熱氧化或：： 合適之技術。在一實施例中，穿隧氧化物之厚度為約8 A。舉例而t|層形成步驟、襯塾氧化物層之形成可先 於閘極氧化物之形成。 接著在穿隧介電層606上形成多晶矽或其他電荷儲存材 料：610。注意，#一或多個交錯層處於一層與另—層之 間柑以及當該兩個層直接接觸時，仍可將該層稱為位於另 ^層上。在一實施例中，藉由低壓化學氣相沈積（LPCvd) 來形成摻雜之多晶石夕，但可使用其他過程。可使用電荷儲 存層之不同厚度（例如，在各種實施例中在約50八與80〇 A 之間）。此厚度大於一些反及記憶體之厚度，結果，該等 子動開極厚於一些傳統裝置之浮動閘極。 在電荷儲存層上形成硬式遮罩層612。該硬式遮罩可包 括不同材料（諸如，高溫氧化物（HTO)層）。在一實施例 中5亥硬式遮罩包括上面形成有氮化矽層之薄二氧化矽襯 、在硬式遮罩上形成任選之輔助層614。該辅助層提供 2於間隔物61 8之大體上匹配之材料成分，該等間隔物618 二犧牲材料（諸如，氧化物）條紋616之大體上垂直之側壁而 形成。可使用習知之光微影步驟來形成氧化物條紋616。 130298.doc -27- 200903737 舉例而έ ，可藉由沈積並 夕日 61〇 «口蝕夕日日矽層來形成間隔物 。層614及間隔物618之匹配之成分可提供用於移除氧 b 616之敍刻終止層且亦提供在移除犧牲材料之後 的間隔物之較佳穩定性。在周邊電路區域處不提供圖宰:: 而使得在沈積並回敍多晶石夕間隔物之前移除犧牲材料。 圖12B描繪#刻層堆疊以形成在列方向上延伸跨越基板 之電荷儲存材料條紋620及沈積介電材料層622之後的基 板。藉由⑽如）使用選擇性濕式㈣來首絲除犧牲條纹 川而形成電荷健存材料之條紋。辅助層614可提供用於用 以剝離犧牲特徵之濕式敍刻過程的敍刻終止層。輔助層亦 可提供用於隨後形成之間隔物的穩定基底。舉例而言，選 擇辅助層之材料成分以提供用於單薄形成之間隔物的適當 黏著。用於間隔物及輔助層之匹配之材料成分促進間隔2 與下伏層之間的黏著。舉例而言，在一實施例中輔助層及 間隔物材料皆為多晶石夕以改良在移除犧牲特徵時的間隔物 的穩疋性。亦可使用並非精確相同之類似材料以改良間隔 物與其基底層之黏著。使用用於間隔物及介入層之類似材 料亦可幫助不同薄膜之間的應力。若使料同材料層，則 該等不同材料可具有不同熱膨脹係數，進而在不同材料之 界面處產生應力。當使用相同或類似材料時，匹配之熱係 數可降低材料界面處之應力。可在由Pham等人於如们年工 月 15 曰申請之名為"Meth〇d 〇f Forming Spacer pauerns

Using Assist Layer for High Density Semiconductor Devices”的美國專利申請案第11/623,3 14號中找到關於輔 130298.doc •28- 200903737 助層6 1 4之使用的更多細節 在移除犧牲特徵之後蝕刻該蝕刻終止層，接著蝕刻硬式 遮罩及電荷儲存材料直至到達穿隨氧化物為止。硬式遮^ 層61 2之部分保留於電荷儲存材料條紋62〇上。注音，在周 邊區處，電荷儲存材料已經由蚀刻過程而被完全移除j 蝕刻電荷儲存材料條紋之後形成介電層622。該介電層係 中間或問極間介電質，進而在所產生之浮動與控制閑：區 之間形成分離。在一實施例中’巾間介電質係氧化物、氮 化物及氧化物之三重層。 在形成中間介電層之後，（例如）藉由沈積遮罩層並使用 光阻來覆蓋陣列部分而遮軍（未圖示）記憶體陣列區域。自 非陣列部分移除硬式遮罩，接著進行㈣以移除中間介電 材料。接著移除遮罩’進而產生如圖12C中所描繪之義 板。 在基板上沈積控制閘極層624，如圖12〇中所示。通常使 用第二多晶#層’但其他導電材料亦為可能的。接著（例 使用光阻條紋與㈣之硬式料來料選擇閘極及周 邊間極區。圖㈣中展示特定圖t，然而，其他實施例可 包括如將預期之用於周邊電路之不同組態。特定揭示之實 施例包括一形成用於選擇電晶體閘極區之圖案的第一光阻 條、、文626(a)、一形成用於高電壓電晶體閘極區之圖案的第 ;、26(b)及—形成用於未定位於高電壓閘極區604上之 =體閘極區之圖案的第三條紋咖⑷。在記憶體陣列區 域處不應用圖案化。 130298.doc -29, 200903737 將該等光阻條紋用作遮罩來㈣控制閘極層，如圖咖 中所描繪。在記憶體陣列區處形成一組控制閑極(包括控 制問極627、628及629)。使控制閘極層在鄰近之電荷料 材料條紋6 2 0之間凹陷且藉由中間介電層6 2 2而而與條紋 620分離。藉由使該材料凹自，形成在列方向上延伸跨越 基板之個別控制閘極。將光阻條紋用作遮罩，在選擇閘極 區處蝕刻控制閘極層以形成多晶矽條紋6 3 〇，將由該Z晶 矽條紋630形成用於鄰近之記憶體單元串的選擇閘極。在 周邊區域處，與用於未定位於高電壓閘極氧化物上之裝置 之閘極區之另一條紋634一起而形成用於高電壓電晶體之 閑極區的多晶⑦條紋632。圖12E進—步描繪沿控制閑極層 624之不同條紋之側壁而形成的一組間隔物636之形成。在 只施例中，沈積並回蝕多晶矽層以形成該等間隔物。 圖12F描！會在形成另一硬式遮罩層（例如，_及光阻之 圖案）之後的基板。保護陣列、選擇閘極及周邊閘極區。 使選擇閘極條紋6 3 〇與高電壓條紋6 3 2之間的區域保持開放 (如同高電壓條紋632與條紋634之間的區域一樣p使用如 圖12G中所示之硬式遮罩來蝕刻層堆疊。蝕刻穿隧介電層 及间電壓閘極氧化物之部分。繼續姓刻而進人基板中，進 而在選擇閘極條紋與高電壓條紋之間形成第一隔離渠溝 642且在高電壓條紋與條紋634之間形成第二隔離渠溝 644。 雖然未展示’但如圖12F至圖12G中所示之用於蝕刻層 堆疊的圖案亦可包括在行方向上延伸以用於將層堆疊蝕^ 130298.doc •30- 200903737 成行之圖案。蝕刻將在列方向上由每一電荷儲存材料條紋 620形成複數個電荷儲存區。每一條紋沿其在列方向上之 長度而被劃分以形成多行儲存區。多晶矽條紋63〇亦將被 劃分為用於鄰近記憶體單元行之個別選擇閘極。蝕刻將繼 續而進入基板中以在鄰近若干行電荷儲存區與基板之作用 區域之間提供隔離渠溝。亦可應用圖案以將多晶矽條紋 632及6W劃分為個別閘極區。雖然將繼續參考條紋、 630、632及634,但將理解，在大多數實施中，該等條紋 將包括來自剛描述之钮刻的個別區。 圖12H描繪在使用絕緣材料646(例如，氧化物）來填充隔 離渠溝之後的基板。可拋光任何過多氧化物以在沈積蝕刻 終止層648之前形成平面化表面。如較早所描述，可使用 多晶矽蝕刻終止層來輔助後續多晶矽間隔物形成過程。參 看圖121 ’使用光阻及蝕刻來圖案化周邊閘極連接以移除 上覆於條紋632及634之閘極區上的蝕刻終止層之部分。在 形成犧牲層653之前，蝕刻在蝕刻終止層中產生開口65〇及 652取决於電阳體之功能，該等開口可為用以連接單個 閘極或渠溝以連接少許閘極或—列間極之單觸點孔。舉例 而吕，若電晶體將接收個別控制信號，則可形成單個觸 點。一閘極群組可藉由將在用於開口 65〇及652之多個閘極 區上形成渠溝而接收共同控制信號。 接著圖案化陣列連接’其首先藉由應用光阻條紋㈣。 接著蝕刻犧牲層以形成圖12J中所示之特徵656及658。此 等特徵在列方向上延伸跨越基板1包括第一〗第二大體上 130298.doc -31 - 200903737 垂直之側壁。特徵658之第一側壁相對於用於該等行之最 後控制閘極條紋629而對準且第二側壁相對於用於該等行 之選擇閘極條紋630而對準。特徵656之第一側壁相對於控 制閘極627而對準且第二側壁相對於控制閘極628而對準。 該等側壁可自對應間極之上表面的中讀意偏移以考慮到 間隔物660之長度（在行方向上）。 參看圖12K，在形成間隔物之後移除特徵656及658。所 產生之間隔物660與對應之閘極材料條紋的上表面對準（歸 因於遙定之間距）。接著使用氧化物層來填充間隔物之間 的空間’接著進行拋光以產生平面化表面。圖以描繪在 使用選擇性多晶矽蝕刻以移除間隔物並蝕刻該蝕刻終止層 648中之渠溝662之後的基板。將該氧化物用㈣於姓刻過 程之硬式遮罩並接著將其移除。圖12M描繪在❹選擇性 氧化物蝕刻以使連接渠溝662延伸入氧化物層直至到達控 制閘極為止之後的基板。蝕刻亦使開口 65〇及Μ?延伸入到

達各別閘極區之渠溝中。㈣終止層充#詩連接渠溝形 成過程之硬式遮罩。 圖12N描繪在使用連接線668填充連帛渠溝之後的陣列。 在陣列區處，線668在列方向上可為連續的，進而沿一列 個別控制閘極（由較早所描述之作用區域行形成產生）而提 供控制閉極互連。此控制閘極互連將非固有地形成用於該 列對應控_極的字線。選擇間極連接線672在列方向上 亦可為連續的以提供用^記‘德體單元區塊中之行的丘同選 擇線。如較早所描述，周邊電路可包括共同連接線⑺及 130298.doc •32· 200903737 676 ’或視需要，&等線可為每一裝置之個別線。在—實 施例中，在沈積之後，可使該等連接線經受自對準矽化。 圖120描繪形成對連接線之觸點的最後一組處理步驟的 結果。沈積並圖案化觸點介電材料（例如，氧化物）層”^。 將該圖案用作遮罩，蝕刻氧化物以形成對連接線之觸點。 使用沈積過程而用合適之導體（諸如，多晶矽）來填充觸點 孔。可使用CMP來拋光任何過多之多晶矽。在形成該等觸 點之後，執行金屬層之進一步處理以完成裝置。 圖13描繪可使用所揭示之技術之一或多項實施例而製造 之記憶體單元陣列952的例示性結構。作為一實例，描述 被分割為1，〇24個區塊之反及快閃EEPROM。可同時抹除儲 存於每一區塊中之資料。在一實施例中，該區塊係同時抹 除之最小單元單位。在每一區塊中’在此實例中，存在被 劃分為偶數行及奇數行之8,5 12個行。亦將位元線劃分為 偶數位元線（BLE)及奇數位元線（BL〇)。圖13展示串聯連接 以形成反及串之四個記憶體單元。雖然將四個單元展示為 被包括於每一反及串中’但可使用四個以上或四個以下 (例如，16、32或另一數目）之單元。經由第一選擇電晶體 (亦被稱作選釋閘極）SGD而將該反及串之一個端子連接至 對應位元線，且經由第二選擇電晶體SGS而將另一端子連 接至共同源極線。 在針對一項實施例之記憶體單元的讀取及程式化操作期 間’同時選擇4,256個記憶體單元。選定之記憶體單元具 有同一字線（例如，WL2-i)及同一種類之位元線（例如，偶 130298.doc -33- 200903737 數位元線）。因此，可同時讀取或程式化532個資料位元 組。同時讀取或程式化之此532個資料位元組形成—邏輯 頁。因此，在此實例中，一個區塊可儲存至少八個頁。當 每一記憶體單元儲存兩個資料位元（例如，多位準單元） 時，-個區塊儲存16個頁。在另一實施例中，形成記憶體 陣列’該記憶體陣列利用全位元線架才冓，以使得同時選擇 一區塊内之每條位元線（包括在X方向上鄰近之位元線）。、 在其他實施例中，未將位元線劃分為奇數及偶數位元 線。通常將此等架構稱作全位元線架構。在全位元線架構 中，在讀取及程式化操作期間同時選擇區塊之所有位元 線。同時程式化沿共同字線並連接至任一位元線之記憶體 單元。在其他實施例中，可將該等位元線或該區塊分解為 其他群組（例如，左侧群組及右側群組、兩個以上之群 組，等等）。 圖14係可用以實施本揭示案之—或多項實施例的快閃記 憶體系統之-實施例的方塊圖。亦可使用其他系統及實 施。由行控制電路954、列控制電路956、共同源極控制電 路960及p井控制電路958來控制記憶體單元陣列952。將行 控制電路954連接至記憶體單元陣列952之位元線以用於讀 :儲存於記憶體單元中之資料、用於在程式化操作期間判 定記憶體單元之狀態及用於控制位元線之電位位準以促進 或抑制程式化及抹除。將列控制電路956連接至字線以選 擇該等字線中之-者、以施加讀取電壓、以施加與由行控 制電路954控制之位元線電位位準組合之程式化電壓並施 I30298.doc -34- 200903737 抹除電壓。共同源極控制電路96〇控制連接至記憶體單 元之共同源極線。P井控制電路958控制卩井電壓。 由行控制電路904來讀出儲存於記憶體單元中之資料並 、’二由為料輸入/輸出緩衝器962而將該資料輸出至外部1/〇 線。經由外部I/O線而將待儲存於記憶體單元中之程式資 料輸出至資料輸入/輸出緩衝器962，並將該程式資料轉移 至行控制電路954。將外部1/0線連接至控制器968。 將用於控制快閃記憶體裝置之命令資料輸入至控制器 968。該命令資料通知快閃記憶體請求何操作。將輸入命 令轉移至為控制電路965之部分的狀態機960。狀態機960 控制行控制電路954、列控制電路950、共同源極控制 960、p井控制電路958及資料輸入/輸出緩衝器962。狀態 機966亦可輸出快閃記憶體之狀態資料（諸如， READY/BUSY或 PASS/FAIL)。 將控制器968連接至主機系統（諸如，個人電腦、數位相 機或個人數位助理等等）或該控制器968可與主機系統（諸 如’個人電腦、數位相機或個人數位助理等等）連接。其 與起始命令之主機通信（諸如，以將資料儲存至記憶體陣 列952或自記憶體陣列952讀取資料）並提供或接收此資 料。控制益968將此等命令轉換為可由為控制電路965之部 分之命令電路964轉譯並執行的命令信號。命令電路964與 狀態機966通信。控制器968通常含有用於寫入至記憶體陣 列或自記憶體陣列讀取之使用者資料的緩衝記憶體。 一例示性記憶體系統包含一包括控制器968之積體電路 130298.doc •35· 200903737 及各自含有一記憶體陣列及相關聯之控制、輸入/輸出及 狀態機電路的-或多個積體電路晶片。存在將系統之記憶 體陣列及控制器電路-起整合於—或多個積體電路晶片: 的趨勢。記憶體系統可作為主機系統之部分而欲入，或可 • 被包括於可移式地插入主機系統中之記憶卡（或其他封裝） . 中。此卡可包括整個記憶體系統⑼如，包括控制器)或僅 - &括記憶體陣列與相關聯之周4電路（其中㈣器或控制 . ;力能嵌入於主機中）。因此’可將控制器嵌入於主機中或 包括於可移式記憶體系統内。 關於反及快閃記憶體架構而呈現各種特徵及技術。將自 所提供之揭示案瞭解’所揭示之技術的實施並非如此有 限：以非限制性實例說明之’根據本揭示案之實施例可提 供並用於製造廣泛範圍之半導體裝置（包括（但不限於）邏輯 陣列揮發性記憶體P車列（包括SRAM& 及非揮發性 記憶體陣列（包括反或架構及反及架構））。 / ▲已出於說明及描述之目的而呈現上述實施方式。其並不 意欲為詳盡性的或將本文中所主張之標的物限制至所揭示 T精確形式。馨於以上教示，許多修改及變化係可能的。 選擇所描述之實施例以便最佳地解釋所揭示之技術的原理 及其實際應用以藉此使熟習此項技術者能夠在各種實施例 ^並加以如適合於預期特定用途的各種修改來最佳地利用 Z技術本發明之範_意欲由隨附申請專利範圍來界定。 【圖式簡單說明】 圖1係反及串之俯視圖。 I30298.doc -36· 200903737 圖係圖1中所描綠之反及串的等效電路圖。

圖係反及快閃記憶體陣列之__ H D

圖4係沿圖3中斛》洛> UU

所哉B 閃記憶體陣列之部分的線A--A 所截取的正交橫截面圖。 圖5係兩個反及串之一對四個字線長部分的三維圖。 圖6係具有雙重控制閘極結構之反及快閃記憶體陣列之 一部分的平面圖。 圖7係沿圖6中所描繪之快閃記憶Μ陣列之部分的線A — A 所截取的正交橫截面圖。 圖8係沿圖6中所描繪之快閃記憶㈣列之部分的線B__B 所截取的正交橫截面圖。 圖9係沿圖6中所描繪之快閃記憶體陣列之部分的線c__c 所截取的正交橫截面圖。 圖1 〇係穿過快閃記憶體單元之反及串之一部分的正交橫 戴面圖，其描繪根據一實施例而製造之選擇電晶體及周邊

電路。 圖11係描述根據一實施例之製造非揮發性快閃記憶體之 方法的流程圖。 圖12A至圖120係半導體基板及層堆疊之正交橫截面 圖’其描繪根據一實施例之非揮發性記憶體陣列及周邊電 路的製造。 圖13描緣根據一實施例之記憶體陣列之例示性組織。 圖14係可用以實施所揭示之技術之實施例的例示性記憶 體糸統之方塊圖。 130298.doc -37· 200903737 【主要元件符號說明】 21 反及串 22 反及串 23 反及串 24 反及串 25 反及串 27 浮動閘極 28 浮動閘極 29 浮動閘極 30 浮動閘極 31 浮動閘極 32 浮動閘極 33 浮動閘極 34 浮動閘極 35 浮動閘極 36 浮動閘極 37 浮動閘極 38 浮動閘極 39 浮動閘極 40 浮動閘極 41 浮動閘極 43 源極選擇閘極 44 源極選擇閘極 45 源極選擇閘極 130298.doc -38- 200903737 46 源極選擇閘極 47 源極選擇閘極 49 汲極選擇電晶體 50 汲極選擇電晶體 51 汲極選擇電晶體 52 汲極選擇電晶體 53 汲極選擇電晶體 55 源極及汲極區 56 源極及沒極區 57 源極及〉及極區 58 源極及 >及極區 59 源極及没極區 60 源極及〉及極區 61 源極及〉及極區 62 源極及〉及極區 63 源極及'/及極區 64 源極及沒極區 65 源極及没極區 66 源極及没極區 67 源極及〉及極區 68 源極及 >及極區 69 源極及〉及極區 70 源極及 >及極區 71 源極及》及極區 130298.doc -39- 200903737 72 源極及汲極區 73 源極及沒極區 74 源極及沒極區 77 基板 79 表面 80 選擇閘極線 81 控制閘極線 82 控制閘極線 83 控制閘極線 84 控制閘極線 85 選擇閘極線 91 穿隧介電層 93 遮罩層 95 遮罩層 97 渠溝 98 渠溝 99 渠溝 100 渠溝/電晶體 100 CG控制閘極 100 FG浮動閘極 102 電晶體 102 CG控制閘極 102 FG浮動閘極 103 介電層 130298.doc -40- 200903737 130298.doc 104 電晶體 104 CG控制閘極 104 F G浮動閘極 105 電晶體 106 電晶體 106 CG控制閘極 106 F G浮動閘極 120 第一選擇閘極 122 第二選擇閘極 126 位元線觸點 128 源極線觸點 170 選擇電晶體 172 選擇電晶體 302 反及串 304 反及串 306 空隙 320 P井 326 N井 332 浮動閘極層 336 導電層 402 基板 404 中間介電薄膜 406 電何儲存區 408 電荷儲存區 OC -41 - 200903737 410 穿隧介電層 416 控制閘極 418 控制閘極 420 控制閘極 430 連接線 432 觸點 434 閘極區 442 隔離渠溝 444 閘極區 446 閘極區 448 閘極區 480 記憶體陣列區 602 基板 604 閘極介電區 606 穿隧介電材料層 610 電荷儲存材料層 612 硬式遮罩層 614 輔助層 616 犧牲材料條紋 618 間隔物 620 電荷儲存材料條紋 622 介電材料層 624 控制閘極層 626(a) 第一光阻條紋 130298.doc -42- 200903737 ί 626(b) 第二條紋 626(c) 第三條紋 627 控制閘極 628 控制閘極 629 控制閘極 630 多晶矽條紋 632 多晶矽條紋 634 另一條紋 636 間隔物 642 第一隔離渠溝 644 第二隔離渠溝 646 絕緣材料 648 1虫刻終止層 650 開口 652 開口 653 犧牲層 654 光阻條紋 656 特徵 658 特徵 660 間隔物 662 渠溝 668 連接線 678 觸點介電材料層 952 記憶體單元陣列 130298.doc -43 - 200903737 954 行控制電路 956 列控制電路 958 P井控制電路 960 共同源極控制電路 962 資料輸入/輸出緩衝器 964 命令電路 965 控制電路 966 狀態機 968 控制器 BLO 位元線 BL1 位元線 BL2 位元線 BL3 位元線 BL4 位元線 DSL 選擇線 PI 浮動閘極材料 P2 多晶矽層 SGD 第一選擇電晶體 SGS 第二選擇電晶體 SSL 選擇線 WLO 字線 WL1 字線 WL2 字線 WL3 字線 130298.doc -44-

Claims (1)

1. 200903737 十、申請專利範圍： 1. 一種製造非揮發性記憶體之方法，其包含. 在-基板之-表面上形成—第—介電材料層； 在該基板之該表面上形成—電荷儲存材料層； 蝕刻該電荷儲存材料層以在該基板之一第一部分 該第一介電材料層上形成一 έ ^ 取，、且屯何儲存區，該等電荷 存區包括側壁，該等側壁在—第一 乐方向上伸長且在—大 體上垂直於該第一方向之第-士a L # 门之弟—方向上鄰近之儲存區之相 對側壁之間存在空間； 自该基板之一第二部分移除該電荷儲存材料層； 在該基板之該表面上形成—第二介電材料層； 在該基板之該表面上形成一閘極材料層； 在該基板之e亥弟一部分處银刻該閘極材料層以形成用 於β亥組電荷儲存區之一組控制閘極，該等控制閘極至少 部分地估據鄰近電荷儲存區之間的該等空間；及

   在§亥基板之該第二部分處|虫刻該閘極材料層以形成用 於該組電荷儲存區之一選擇電晶體的—閘極區。 2，如請求項1之方法，其進一步包含： 在該基板之一第三部分處蝕刻該閘極材料層以形成與 該組電荷儲存區相關聯之一周邊電晶體的一閘極區；及 餘刻該基板以在該選擇電晶體之該閘極區與該周邊電 晶體之該閘極區之間形成一隔離渠溝。 3.如清求項2之方法，其中： 該周邊電晶體係一高電壓電晶體’其形成用於該組電 130298.doc 200903737 荷儲存區之控制電路的一部分。 4-如請求項1之方法，其中蝕刻該電荷儲存材料層以形成 一組電荷儲存區包括： 在形成該閘極材料層之前，將該電荷儲存材料層蝕刻 為條紋，該等條紋在該第一方向上伸長且在該第二方向 上在其之間存在空間；及 在形成該閘極材料層之後，在該第一方向上沿該等電 荷儲存材料條紋之長度來蝕刻該等電荷儲存材料條紋以 形成該組電荷儲存區及額外若干組電荷儲存區，每一組 電荷儲存區包括在該第二方向上彼此鄰近之複數個電荷 儲存區，β亥等組在該第一方向上彼此分離。 5. 如請求項4之方法，其進一步包含： 在若干組電荷儲存區之間蝕刻該基板以形成隔離渠 溝；及 使用一絕緣介電質來填充該等隔離渠溝。 6. 如請求項1之方法，其中·· 該電荷儲存材料層係一第一多晶矽層； 該組電何儲存區係—組導電浮動閘極區；及 該導電材料層係一第二多晶矽層。 7. 如請求項1之方法，其中： 5亥組電荷儲存區係快閃 。- 八· τ丙π δ己憶體早兀之一反及串的一部 該選擇電晶體係一 其將該反及串連接至 用於該反及串之汲極選擇電晶體 —位元線；及 130298.doc 200903737 曰為非揮發性記憶體包括—用於該反及串之源極選擇電 日日體，其將該反及串連接至一源極線。 8. 如凊求項1之方法，其中： 該組電荷儲存區係快閃記憶體單元之一反及串的—部 §亥選擇電晶體係一用於該反及串之源極選擇電晶體， 其將該反及串連接至一源極線；及 曰該非揮發性記憶體包括一用於該反及串之汲極選擇電 晶體，其將該反及串連接至一位元線。 9. 一種製造非揮發性記憶體之方法，其包含： 在一基板之一周邊電路部分處形成一在一第一方向上 伸長之第一介電區； 在該基板之該周it電路部分及一記憶體部分處在該美 板之-表面上形成—第—介電材料層’該第—層在縣 板之該周邊電路部分處上覆於該第—介電區上； 、在該基板之該記憶體部分處在該第—介電材料層上形 成、、且電何儲存區，該等電荷儲存區具有在該第一方向 上伸長之大體上垂亩之相丨启主 [直之側壁且在一大體上垂直於該第— 方向之第二方向上藉由其之間的空間而分離； 在該基板之該周邊電路部分及該記憶體部分處形成— 第二介電材料層； 層； 在該基板之該周邊電路部分處移除該第 電材料 由一第 一導電材料層形成用 於該組電荷儲存區之—組 130298.doc 200903737 控制閘極；及 由該第一導電材料層形成一周邊電晶體之一閘極區， 該周邊電晶體包括一由該第一介電區及該第一介電材料 層形成之閘極介電區。 I 〇.如請求項9之方法，其進一步包含： 在該記憶體部分處由該第一導電材料層形成用於該組 電荷儲存區之一選擇電晶體的一閘極區。 II .如請求項1 〇之方法，其中： 在該第一介電材料層上形成該組電荷儲存區包括： 在該基板之該記憶體部分處沈積一電荷儲存材料 記憶體部分 蝕刻該電荷儲存材料層以在該基板之該 之一第一部分處移 之一第一部分處形成該組電荷儲存區， 蝕刻以在該基板之該記憶體部分之一第 除該電荷儲存材料層，

   形成該閘極區。 閑極1包括在該電荷儲存 :己憶體部分之該第二部 一部分處 1 2 ·如凊求項11之方法， 明卞哨1 i炙万法，1中裉 /、T心成该組電荷儲存區 在該基板之該周邊電路部 層；及 包括：

   蝕刻以在該基板之該周邊 材料層。 電路部分處移除該 电荷錯存 13,如請求項9之方法， 其中該周邊電晶體係— 130298.doc 200903737 晶體，該方法進一步包含·· #在忒基板之—第三部分處由該第一導電材料層形成— 第周邊電晶體之一閘極區，該第二周邊電晶體包括— 由該第一介電材料層而非該第一介電區形成之閘極介電 區0 14. 如凊求項9之方法，其中： 該組電荷儲存區係一第一組電荷儲存區； 形成該第一組電荷儲存區包括： 形成在該第一方向上伸長跨越該基板之電荷儲存材料 條紋；及 在該第一方向上沿該等電荷儲存材料條紋之長度來劃 刀Α等電荷儲存材料條紋，藉此形成複數組電荷儲存 區’ 5亥複數組包括該第一組電荷儲存區。 15. 如請求項14之方法，其中： 形成該等電荷儲存材料條紋係在形成該第二介電材料 層之前執行；及 劃分該等電荷儲存材料條紋係在形成該第二介 層之後執行。 ’ 16. —種非揮發性記憶體製造方法，其包含： 在一基板之一周邊電路區處形成一在一第一方向上伸 長之第一閘極介電區，該第一閘極介電區延伸入該基板 中； & 在遠基板之該周邊電路區及一記憶體區處形成—在令 基板之一表面上在該第一方向及一第二方向上伸長的第 130298.doc 200903737 一介電材料層’該第一介電材料層在該周邊電路區處上 覆於該第一閘極介電區上，該第一方向及該第二方向係 大體上垂直的； 在該記憶體區處形成在該基板之該表面上在該第一方 向上伸長的一組電荷儲存材料條紋，其中該第一介電材 料層位於該等條紋與該基板之該表面之間，該第一組條 紋包括大體上垂直之側壁且在該第二方向上藉由其之間 的空間而分離； 在該記憶體區及該周邊電路區處沿該第一組條紋之該 等側壁且在該第一介電材料層之所暴露之部分上形成一 弟一介電材料層； 自包括該第一介電區之該周邊電路區之至少一部分移 除該第二介電材料層； 在該基板之該記憶體區及該周邊電路區處形成一導電 材料層；及

   4該導電材料層以形成在該基板之該表面上在該第 二方=上伸長的—組導電材料條紋’該組導電材料條紋 《用於-第-非揮發性儲存元件之控制閘極 卜—條紋、-形成-用於-對應於該第—非揮發性儲 :凡件之選擇閘極之閘極區的第二條紋及—形成一用於 -周邊電路電晶體之閘極區的第三條紋。 、 17.如請求項16之方法，其中： =電荷儲存材料條紋係—組個料動 成非揮發性記憶體單元之一反及串的一部分；^ 130298.doc 200903737 該組導電材料條紋係用於非揮發性記憶體單元之誃 及串：該部分的一組控制間極，每—非揮發性記憶體二 凡匕括一個個別浮動閘極區及兩個控制閘極，該等广 閘極區由鄰近之控制閘極來控制。 子動 18. 如請求項16之方法，其進一步包含： 在該第一方向上沿該組電荷儲存材料條紋之長度來秦 分該等電荷儲存材料條紋’藉此形成複數行個別浮^ 極區。 Θ 19. 如請求項18之方法，其中劃分該組電荷儲存材料條紋係 在形成該組導電材料條紋之後執行，該方法進—’、 含： 步包 *在該第一方向上沿該組導電材料條紋之長度來劃分該 等導電材料條紋，藉此由每一條紋形成在該第一方向上 彼此分離之複數個控制閘極；及 形成在該第一方向上伸長且在該第二方向上分隔開之 一第二組導電材料條紋，該第三組條紋自該第二組之一 個條紋個別地電連接至複數個控制閘極以藉此形成複數 條子線。 20. 如凊求項19之方法，其中劃分該組電荷儲存材料條紋及 該組導電材料條紋包括根據一圖案來蝕刻該等組之條 紋’該方法進一步包含： 根據該圖案藉由蝕刻該第二介電材料層、該第一介電 材料層及s亥基板而繼續蝕刻以在該基板中形成隔離渠 溝；及 130298.doc 200903737 在該等隔離渠溝中形成一絕緣材料。 2 1.如請求項20之方法，其中該圖案包括： 一組犧牲特徵，其藉由使用光阻來圖案化及蝕刻一犧 牲層而形成；及 一組間隔物，其沿在該第二方向上伸長之該等犧牲特 徵之側壁而形成。 ί 130298.doc