TW200845006A - Method for faster programming of highest multi-level state for non-volatile memory and non-volatile memory system - Google Patents

Description

200845006 九、發明說明： 【發明所屬之技術領域】 本發明係關於非揮發性記憶體之程式化。 【先前技術】 半導體記憶體已變成愈來愈普遍運用在各種電子裝置 中。舉例而言，行動電話、數位攝影機、個人數位助理、 行動運算裝置、非行動運算裝置及其他裝置中皆使用非揮 發性半導體記憶體。電可擦除可程式化唯讀記憶體 (Electrical Erasable Programmable Read Only Memory ； EEPROM)及快閃記憶體係最普遍的非揮發性半導體記憶 體。 EEPROM及快閃記憶體二者均利用一種具有一浮動閘極 之電晶體結構，該浮動閘極係定位在一半導體基板中通道 區上方且絕緣於該通道區並且該浮動閘極係定位在源極區 與汲極區之間控制閘極係提供在浮動閘極上方且絕緣於浮 動閘極。電晶體的臨限電壓Vt受控於浮動閘極所保留的電 荷量。即，在開通電晶體之前以允許在其源極與沒極之間 的傳導而必須施加至控制閘極的最小電壓量係受控於浮動 閘極上的電荷位準。 可使用浮動閘極來儲存兩種範圍電荷，並且因此電晶體 ，供具有兩種可能狀_如’經擦除狀態與經程式化狀 態）之記憶體元件。此類快閃記憶體震置有時候稱為二元 式（binary)快閃記憶體裝置， 不罝原因係母一記憶體元件可儲 存一位元之資料。 125540.doc 200845006 一種多狀態式或多位準式恤„ 〖、閃§己诚體裝置係藉由識別多 =異允二有效程式化臨限電壓範圍予以實施。每一相 fer限電壓範圍對應於一 料付-… 用於S己憶體裝置中編碼之各組資 ==的預先歧值。舉例而言，#使記憶^_目 對:於四段相異電壓範圍的四段相異電荷能段(― band)之-時，每—記憶體元件可儲存兩個位元之資料。

典了地’於程式化操作期間’作為量值隨時間增大之一 ::衝或一連串脈衝的-程式電〜皮施加至控制間 ::在一項可實行之做法中，該等脈衝之量值係按一預先 決疋步進大小（約0.2伏至以伏）隨每—相繼脈衝予以遞 增。在介於程式化脈衝之間的週期中，執行驗證操作。 即’在相繼的程式化_之„取正被並行㈣化之一群 組記憶體元件的每—記憶體單元之程式化位準，以判定記 :隐體元件是否已等於或大於其正被程式化時施加至其的驗 戍位準—對於多狀4式快閃記憶體元件陣列，對於記憶體 7〇件之母—狀態實行__驗證步驟，以判定是否該記憶體元 件已抵達其相關聯之驗證位準。舉例而言，-種能夠 以四種狀_來儲存資料的多狀態記憶體單元可能必須對於 三個比較點實行驗證操作。 另外田知式化EEpR〇M或快閃記憶體裝置（諸如NANd 串中的NAND快閃記憶體裝置）時，典型地，施加一 ％帥至 控制閘極並且使位元線接地，使電子自記憶體單元或記憶 體元件（例如’儲存元件）的通道注入至浮動閘極。當電子 累積於浮動閘極中時’浮動閘極變成荷載負電荷狀態，並 125540.doc 200845006 且記憶體元件的臨限電壓上升，使得記憶體元件被視為處 於已程式化狀態。如需關於程式化之更多資訊，請參閱美 國專利案弟6,859,397號題為題為’’Source Side Self Boosting Technique For Non-Volatile Memory"及美國專利 案第 2005/0024939 號題為"Detecting Over Programmed

Memory”，該等案整份内容以引用方式併入本文中。 在多狀態式儲存裝置中，可使用各種程式化技術，以增 _ 強獲得較窄經程式化臨限電壓分佈及較高程式化速度之效 能。舉例而言，可使用一種粗略/精細程式化技術，其中 一中間位元線電壓被施加至已抵達小於最終驗證位準之特 定驗證位準的儲存元件。此使程式化減緩，所以可更精確 地控制臨限電壓分佈。 如同其它電子裝置，有儘速程式化記憶體裝置之消費者 需求。舉例而言，在快閃記憶體卡上儲存影像之數位攝影 機的使用者不要在圖像之間等待不必要的長時期。除了以 • 合理速度進行程式化之外，為了達成多狀態式記憶體單元 的適當資料儲存，該等多狀態式記憶體單元應以充分的邊 限彼此分開，使得可用清楚方式程式化及讀取記憶體單元 ' 之位準。建議緊密的臨限電壓分佈。為了達成緊密的臨限 - 電壓分佈，典型已使用小程式化步進，藉此更缓慢地程式 化記憶體單元的臨限電壓。所要的臨限電壓分佈愈小，則 步進愈小且程式化處理程序愈緩慢。 典型地，為了維護合理的程式化時間，對於最高記憶體 狀態（相對應於最大正臨限電壓範圍之狀態，不應用粗略/ 125540.doc 200845006 精細程式化演算法。最高記憶體狀態不需要區別於較高狀 態。典型地，僅需要程式化最高狀態之記憶體單元至高於 最小臨限位準，以區別於下一最低狀態。因此，彼等記憶 體單元之分佈可佔用較寬臨限電壓範圍，而不會不利地影 ·- 響裝置效能。粗略/精細程式化方法論需要更多驗證步 ^ 驟，如下文所述。另外，使用用粗略/精細程式化可增加 所需之程式化脈衝總數量。由於在大多數情況中最高臨限 _ 電壓狀態不需要如臨限電壓分佈緊密，所以典型不使用粗 略/精細程式化，以縮短整體程式化時間。 除了增加程式化時間以外，對於最高臨限電壓狀態使用 粗略/精細程式化方法論可增大用NAND架構實施之快閃記 憶體裝置内程式化干擾之發生（於下文更完整描述卜為了 施加一程式電壓至一所選NAND串上之一所選記憶體單元 的控制閘極，在適當字線上施加該程式電壓。此字線亦被 連接至所選記憶體單元區塊中所有其它NAND串上的一記 # 憶體單元。彼等記憶體單元中之一些者可能非意欲予以程 式化。當想要程式化一字線上的一個記憶體單元而且不程 式化經連接至相同字線上之其它記憶體單元時引起了問 • 題。因為該程式電壓被施加至經連接至一字線的所有記憶 ' 體單70，經連接至該字線的一非所選記憶體單元（非待程 式化之記憶體單元）可變成不慎被程式化。非刻意程式化 所選字線上之非所選記憶體單元稱為”程式化干擾”。 雖然有各種排除或限制程式化干擾之技術，但是一些裝 置設計人員選擇對於最高臨限電壓記憶體狀態不使用粗略 125540.doc 200845006 /精細程式化演算法，以減小程式化干擾之可能性。程式 化干擾最常發生於施加大程式電壓至一字線時。粗略/精 細耘式化所需之增大程式化脈衝數量可導致程式電壓抵達 同於不使用粗略/精細程式化情況下所抵達的位準。據 此’些實施方案之NAND架構對於最高臨限電壓狀態不 應用粗略/精細程式化，以最小化程式化干擾之發生。 【發明内容】 當使用標準技術（非粗略/精細程式化)來進行程式化至最 高狀態時，使用粗略/精細程式化技術來進行程式化至較 低狀態。但是，當較低狀態之程式化完成時，仍然需要若 干程式化脈衝以程式化最高狀態。為了改良程式化速度， 可自已程式化最低狀態之時刻起使用較大之步進大小及較 長之程式化脈衝。此時，用於最高狀態的程式化技術可變 更為粗略/精細程式化技術。 藉由參考下文提出利用技術之說明性具體實施例的[實 施方式]及附圖，將可更明白本發明的特徵及優點。 【實施方式】 一種快閃記憶體系統之一項具體實施例使用NAND快閃 呑己憶體結構，其包括在一 NAND串的兩個選擇閘極之間串 聯排列多個電晶體。圖1繪示一種此類NAND串150的俯視 圖。圖2緣示其同等電路。圖所示之該nand串包括介 於一第一選擇閘極120與一第二選擇閘極122之間串聯排列 的四個電晶體100、102、104與106。第一選擇閘極120閘 控NAND串150至位元線126之連接。第二選擇閘極122閘控 125540.doc -10- 200845006 NAND串150至源極線128之連接。藉由將適當電壓施加至 控制閘極120CG來控制第一選擇閘極120。藉由將適當電 壓施加至控制閘極122CG來控制第二選擇閘極122。電晶 體100、102、104和106各具有一控制閘極及一浮動閘極。 電晶體100具有控制閘極100CG及浮動閘極100FG。電晶體 102具有控制閘極102CG及浮動閘極102FG。電晶體104具 有控制閘極104CG及浮動閘極104FG。電晶體106具有控制 閘極106CG及浮動閘極106FG。 控制閘極100CG係連接至字線WL3，控制閘極102CG係 連接至字線WL2，控制閘極104CG係連接至字線WL1，及 控制閘極106CG係連接至字線WL0。在一項具體實施例 中，電晶體100、102、104和106皆用作為記憶體單元。在 其它具體實施例中，記憶體單元可包括多個電晶體，或可 能係不同於圖1及圖2所繪示之記憶體單元。第一選擇閘極 120連接至汲極選擇線SGD。第二選擇閘極122連接至源極 選擇線SGS。 請注意，雖然圖1至圖2繪示出在該NAND串中有四個記 憶體單元，但是使用四個電晶體僅係作為一項實例予以提 供，並且可易於提供其他組態，包括用於8個記憶體單 元、16個記憶體單元、32個記憶體單元、64個記憶體單元 等等之共同組態。 圖3繪示NAND單元陣列之實例，諸如圖1至圖2中所示 之NAND單元。沿每一行，一位元線206耦合至用於NAND 串150的每一汲極選擇閘極120之汲極終端126。沿每一列 125540.doc -11- 200845006 NAND串，——源極線204可連接至該等NAND串的源極選擇 閘極122之源極終端126中之每一者。以下美國專利案中提 供NAND型快閃記憶體及其運作的相關實例，每一該等案 整份内容均以引用方式併入本文中：美國專利案第 一 5,386,422號；美國專利案第5,570,315號；美國專利案第 5,774,397號；美國專利案第6,046,935號；美國專利案第 6,456,528號及美國專利案第6,522,58〇號。 φ 七憶體單元陣列被劃分成大量記憶體單元區塊。如同快 閃EEPROM系統，區塊係擦除單位。即，每一區塊包含可 一起抹除的最少數量之記憶體單元。每一區塊典型被劃分 成若干頁。一頁係一程式化單位。在一項具體實施例中， 個別頁可被劃分成若干節段（segment)，並且節段可包含作 為一基本程式化操作而一次寫入的最少數量之記憶體單 元。一或多頁資料典型被儲存於一列記憶體單元中。一頁 可儲存一或多個區段（sector)。一區段包括使用者資料及附 • 加項（〇Verhead)資料。附加項資料典型包括一已從該區段 之使用者資料所計算的錯誤修正碼（ECC)。控制器之一部 分（在下文描述）在將資料程式化至陣列中時計算該Ecc， 並且當自陣列讀取資料時亦檢查該ECC。替代做法為，將 - ECC及/或其他附加項資料儲存在不同於使用者資料所屬的 頁（或甚至不同區塊）中。一區段之使用者資料典型係512個 位το組，其相對應於磁碟機中之一磁區的大小。附 加項資料典型係額外的16以個位元組。大量頁形成一區 塊，舉例而言，其為從8頁至最多32、64、128或更多頁。 125540.doc •12- 200845006 圖4繪示根據一項具體實施例之記憶體裝置296，其具有 用於並行讀取及程式化一頁記憶體單元之讀取/寫入電 路。記憶體裝置296可包括一或多個記憶體晶粒298。記憶 體晶粒298包括一個二維記憶體單元陣列3〇〇、控制電路 3 10及讀取/寫入電路365。在一些具體實施例中，記憶體 單元可能係三維。記憶體陣列300係可經由一列解碼器33〇 藉由字線與經由一行解碼器360藉由位元線予以定址。讀 取/寫入電路365包括多個感測組塊400，並且允許並行地 讀取或程式化一頁記憶體單元。典型地，在相同於一或多 個記憶體晶粒298的記憶體裝置296 (例如，可卸除式儲存 卡）中包括一控制器350。命令與資料係經由線路32〇以在 主機與控制器350之間傳送並且經由線路318以在該控制器 與一或多個記憶體晶粒298之間傳送。 控制電路310與讀取/寫入電路365協作以執行關於記憶 體陣列300的記憶體操作。控制電路3〗〇包括一狀態機 312、一晶片上位址解碼器314及一功率控制模組316。狀 態機3 12提供記憶體操作之晶片層級控制。晶片上位址解 碼器3 14提供一介於主機或一記憶體控制器使用之硬體位 址與解碼器330和360使用之硬體位址之間的位址介面。功 率控制模組3 16控制在記憶體操作期間供應至字線與位元 線的功率與電壓。 在一些實施方案中’可組合圖4的一些組件。在各種設 計中，圖4之除記憶體單元陣列300外的一或多個组件（單 獨式或組合式）可視為一管理電路。舉例而言，一管理電 125540.doc -13- 200845006 :可包括如下中任一項或其組合：控制電路η。、狀態機 >解碼功率控制模組316、感測組塊彻、 碩取/寫入電路365、控制器35〇等等。

圖5繪示圖4所示之記憶體裝置㈣的另一配置。藉由各 種周邊電路對記憶體陣列之存取係在該陣列之^對立 ㈣以對稱方式Μ實施，使得每―側之存取線路與電路 之密度減少-倍。因此’列解碼器被分割成列解碼器咖八 與330B，亚且行解碼器被分割成行解碼器與％〇B。 同樣地，讀取/寫入電路被分割成讀取/寫入電路365A (其 攸》己fe體陣列3〇〇底端連接至位元線）與讀取/寫入電路 365B (其從記憶體陣列頂端連接至位元線）。以此方式，使 '«賣取/寫入拉組之雄、度實質上減小一倍。圖5之裝置亦可包 括一控制器，如同如上文所述之圖4之裝置。 圖6繪示個別感測組塊4〇〇之方塊圖，該感測組塊被分成 一核心部分（稱為感測模組38〇)與一共同部分390。在一項 具體實施例中，對於每一位元線有一個分開之感測模組 3 80，並且對於一組多個感測模組38〇有一個共同部分 390。在一項實例中，一感測組塊將包括一個共同部分390 及八個感測模組380。一群組中的每一感測模組將經由一 資料匯流排372與相關聯之共同部分通信。如需詳細資 訊，請參閱美國專利申請案第2006/0140007號題為"Nonvolatile Memory & Method with Shared Processing for an

Aggregate of Sense Amplifiers”，該案整份内容以引用方式 併入本文中。 125540.doc -14- 200845006 感測模組380包括感測電路370，該感測電路判定一經連 接之位元線中的一傳導電流是否高於或低於一預先決定之 臨限位準。感測模組380亦包括一位元線鎖存器382，該位 元線鎖存器係用於設定該經連接之位元線上的電壓條件。 舉例而言’鎖存於位元線鎖存器382中的一預先決定狀態 將導致該經連接之位元線被拉至一指定程式化禁止之狀態 (例如，Vdd) 〇

共同部分390包括一處理器392、一組資料鎖存器394及 叙合於該組資料鎖存器394與資料匯流排32〇之間的一 I/O介面396。處理器392執行運算。舉例而言，處理器之 功能之一係判定經感測之記憶體單元中所儲存的資料，並 且將該經判定之資料儲存於該組資料鎖存器中。該組資料 鎖存器394係用於儲存在讀取操作期間處理器392所判定的 貝料位70。該組資料鎖存器亦用於儲存在程式化操作期間 自貝料匯流排320匯入的資料位元。經匯入之資料位元表 不意欲程式化於記憶體中的寫入資料。1/〇介面396提供一 介於貧料鎖存器394與資料匯流排32〇之間的介面。 於項取與感測期間，系統之運作係在狀態機312之控制 下，狀態機控制不同控制閘極„至經定址記憶體單元之 供應。（k著逐步通過相對應於記憶體所支援之各種記憶體 狀態的各種預先定義 之控制閘極電壓，感測模組380可感 、則到彼等電壓之一，並且將經由資料匯流排π自感測模 =3 80提供輸出至處理器392。此時，處理器藉由考 里感測拉組之感測事件及關於經由輸人線路393來自狀態 125540.doc 200845006 :之：施加控制閘極的資訊來判定所得記憶體狀態 "接 者’處理器運算該記憶體狀態之二進位編碼，並且將所得 貧料位兀健存於資料鎖存器394中。在核心部分之另一且 體實施例中’位元線鎖存器382有雙重㈣，其作為用於 鎖存感測模組380之輸出的鎖存器且亦作為如上文所述之 位元線鎖存器。

預期一些實施方案將包括多個處理器392。在—項且體 實施例中，每-處理器392將包括一輸出線（圖6中未繪 示）’使得每一輸出線被或邏輯連接（wired_〇R)在一起。在 二具體貝〜例中’該等輸出線在被連接至該或邏輯連接 線之前純反轉4項組態實現在程式化驗證處理程序期 間迅速判定已完成程式化處理程序之時間，此乃因接收或 邏輯連接的狀態機可判定所有正被程式化的位元已達到所 要位準。舉例而言，當每一位元已達到其所要位準時，該 位元的一邏輯"〇"將被發送至該或邏輯連接線（或一資料 被反轉）。當所有位元輸出一資料”〇"(或一資料"被反轉） 時，狀態機知道終止程式化處理程序。在每一處理器與八 個感測模組通信之具體實施例中，狀態機必須讀取或邏輯 連接線八次，或將用以累加相關聯之位元線之結果的邏輯 加入至處理器392,使得狀態機僅需要讀取或邏輯連接線 一次0 在程式化或驗證期間，來自資料匯流排32〇的待程式化 之資料被儲存在該組資料鎖存器394中。在狀態機之控制 下’程式化操作包括施加至經定址記憶體單元之控制閘極 125540.doc -16- 200845006

的一連串程式化電壓脈衝，將於下文進一步進一步描述。 在母程式化脈衝之後進行一驗證操作，以判定記憶體單 元是否已被程式化至所要之狀態。處理器392相對於所要 之圮fe體狀態來監視所驗證之記憶體狀態。當該兩種記憶 體狀態一致時，處理器392設定位元線鎖存器382，致使位 兀線拉至一指定程式化禁止之狀態。此禁止進一步程式化 經耦合至該位元線的記憶體單元，即使該記憶體單元之控 制閘極上有程式化脈衝出現。在其它具體實施例中，在驗 證處理程序期間，處理器在初始時載入位元線鎖存器 3 82，並且感測電路將其設定為一禁止值。 貧料鎖存器堆疊394包含相對應於感測模組的一堆疊資 料鎖存器。在一項具體實施例中，每感測模組38〇有三個 資:鎖存器。在-些實施方案中（但非必須），資料鎖存器 被實施為一移位暫存器，使得儲存於其中的並列資料被轉 換成用於資料匯流排32〇的串列資料，反之亦然。在較佳 具體實施例中，相對應於m個記憶體單元之讀取/寫入组塊 的所有資料鎖存器可被鏈接在—起，以形成—區塊移位暫 存器，使得可藉由串列傳送來輸入或輸出一區塊資料。具 體而言’含r個讀取/寫入模組之庫組（bank)經調適，使得 :該組資料鎖存器之每一者將資料循序移入或移出資料匯 :排’猶如其係屬於一用於整個讀取/寫入組塊之 存器的部件。 ψ 如需關於非揮發性儲存裝 、-脰κ訑例的結構及 或操作的額外資訊，請參閱下列專利案參考文獻，所列 125540.doc -17- 200845006 出之專利案整份内容均以引用方式併入本文中：美國專利 案第 7,023,736號題為"Non-Volatile Memory And Method with Improved Sensing";美國專利案第 7,046,568號題為 "Improved Memory Sensing Circuit And Method For Low Voltage Operation” ；美國專利申請公開案第2004/0057287 號題為"Non-Volatile Memory And Method With Reduced Source Line Bias Errors";美國專利申請公開案第 2006/0158947號題為"Reference Sense Amplifier For Non-Volatile Memory";及美國專利申請案第11/099,133號題為 "Compensating for Coupling During Read Operations of Non-Volatile Memory" 〇 請參閱圖7，描述記憶體單元陣列300之示範性結構。作 為一項實例，描述一種被分割成1，〇24個區塊的NAND快閃 EEPROM。可以同時擦除每一區塊中儲存的資料。在一項 具體實施例中，區塊係被同時擦除之記憶體單元的最小單 位。在此實例中，每一區塊中有相對應於位元線BL0、 BL1、…、BL8511的8,512行。在一項具體實施例中，於讀 取操作及程式化操作期間，可同時選擇一區塊的所有位元 線。沿一共同字線且連接至任何位元線的記憶體單元可被 同時程式化。 在另一具體實施例中，位元線被劃分成奇數位元線及偶 數位元線。在一種奇數/偶數位元線架構中，對沿一共同 字線且連接至奇數位元線的記憶體單元進行一次程式化， 並且對沿一共同字線且連接至偶數位元線的記憶體單元進 125540.doc -18- 200845006 行另一次程式化。 圖之下。p部分繪不具有串聯連接以形成一na仙串的 四個呑己憶體單元的區塊卜如上文所述。雖然圖中緣示每 NAND串中包括四個記憶體單元，但是可以使用四個以 、 上或以下記憶體單⑽如，8、16、32、64或其他數量）。 、 肋串的、終端係經由没極選擇閘極SGD而連接至相對 應之位凡線，並且另一終端係經由源極選擇閘極SGS而連 • 接至共同源極。 每-記憶體單元可儲存以類比或數位形式表示之資料。 當儲存-位元之數位資料時，記憶體單元之可能的臨限電 壓範圍被劃分成經指派為邏輯資料值"】"及”〇"的兩段範 圍。在NAND型快閃記憶體之一項實例中，記憶體單元被 擦除之後的臨限電壓為負且被定義為邏輯程式化操 作之後的臨限電壓為正且被定義為邏輯"0"。當臨限電麼 為負且藉由施加0伏至控制間極來起始讀取操作時，記憶 • 體早70將開通以指示出在該記憶體單元中正在儲存邏輯 "1"。當臨限電壓為正且藉由施加績至控制閘極來實行讀 取操作時，記憶體單元未開通，其指示出儲存邏輯"0"。 ‘ 11存—個位元之數位資料的記憶體單元廣泛稱為二元式記 - 憶體單元。 記憶體單元亦可以健存多位元數位f料並且可稱為多狀 態'式或多位準式記憶體單元。多狀態式記憶體單元的臨限 電麼窗被分成若干範圍。舉例而言，如果使用四種狀態， 則將有四段臨限電壓範圍指派給邏輯資料值"u"、” 10"、 125540.doc -19· 200845006 ”〇1”及”〇〇”。在^人\1)型記憶體之一項典型實例中，擦除 操作之後的臨限電壓為負且被定義為"u”。正臨限電壓係 用於狀態"10”、"01”及"00"。 一般而言，本文揭示之技術可配合藉由Fowler_ - Nordheim随穿來程式化及擦除之裝置一起使用。本發明亦 可應用於使用由三層式介電（諸如由氧化矽、氮化矽、氧 化矽（ΟΝΟ))所形成之介電），以取代浮動閘極來儲存電 # 荷。一由〇Ν〇所形成之三層式介電被夾在-傳導控制閘極 與在記憶體元件通道上方之一半導性基板之一表面之間。 在-些情況下，可使用三層以上介電層。亦可使用其它 層，諸如氧化鋁。後者之一項實例係Si_〇xide_siN_Ai^3_

TaN (TAN0S)結構，其中使用由氧化石夕、氮化石夕與氧化二 所製成之三層式結構。本發明亦可應用於使用(例如)小型 島狀傳導材料（諸如奈米晶體（nan〇州⑽作為電荷健存 區以取代浮動閘極之裝置。可用類似於以浮動閘極為基礎 • 之職〇快閃記憶體裝置的方式來程式化及擦除此等記情 體裝置。 口 /適用，在成功程式化處理程序結束時，記憶體單元的 L限電壓應在用於經程式化之記憶體單元的其中一個臨限 - 分佈内或在用於經擦除之記憶體單元的單個臨限„ 刀佈内。圖8繪示當每一儲存元件儲存兩個位元之資料時 二^存元件陣列的典型臨限„分佈，其包括用於經擦 ^ 件的—第一臨限分佈E及用於經程式化儲存 疋的二個額外臨限電壓分佈A、B#C。在—項具體實施 125540.doc -20- 200845006 例中’ E分佈中的臨限電壓係負值，a、B和C分佈中的臨 限電壓係正值。 圖8所示之每一相異臨限電壓範圍對應於用於該組資料 位元的預先決定值。介於程式化於儲存元件中之資料與儲 存元件之臨限電壓位準之間的特定關係取決於對儲存元件 所採用的資料編碼方案。舉例而言，美國專利案第

6,222,762號題為"Novel Multi-State Memory"及美國專利申 晴公告案第 2004/0255090 號題為"Tracking Cells For A

Memory System"(該等案整份内容以引用方式併入本文中） 描述用於多狀態式快閃儲存元件的各種資料編碼方案。在 項具體κ施例中’使用一種格雷碼（Gray code)指派，將 資料值指派給該等臨限電壓範圍，使得如果一浮動閘極的 臨限電壓錯誤地偏移至其鄰近物理狀態，則僅一個位元將 文到影響。一項實例指派邏輯值π丨丨"給臨限電壓範圍E ; 才曰派邏輯值π 1〇"給臨限電壓範圍A ;指派邏輯值""給臨 限包壓範圍B，及指派邏輯值"〇丨”給臨限電壓範圍c。但 疋，在其它具體實施例中，不使用格雷碼。雖然圖8繪示 四種狀態，但是亦可配合其他多狀態結構及組態（包括具 有四種以上或以上狀態之多狀態結構及組態）運用本發 明。 圖8亦繪示三個讀取參考電壓Vra、Vrb與以及六個驗 證參考電壓 Vva、VVa-L、Vvb、Vvb_L、Vvc與 Vvc_L。對 於讀取操作，儲存元件之臨限電壓被測量及相比較於相關 參考電壓，以判定館存元件之狀態。對於其中儲存元件正 125540.doc -21 · 200845006 被程式化至狀態A之標準程式化操作，臨限電壓被測量及 相比較於驗證電壓Vva。只要臨限電壓低於驗證電壓 Vva，將繼續進行程式化儲存元件。當使用一種粗略/精細 程式化技術時，亦使用較低驗證電壓Vva_L，並且當電壓 係介於兩個驗證點之間時，程式化將減慢（局部禁止卜同 樣地，對於其中儲存元件正被程式化至狀態B之標準程式 化操作臨限電壓被測量及相比較於驗證電壓Vvb。只要臨 限電壓低於驗證電壓Vvb，將繼續進行程式化儲存元件。 當使用一種粗略/精細程式化技術時，亦使用較低驗證電 壓Vvb-L，並且當電壓係介於兩個驗證點之間時，程式化 將減慢（局部禁止）。同樣地，對於其中儲存元件正被程式 化至狀態C之標準程式化操作臨限電壓被測量及相比較於 驗證電壓Vvc。只要臨限電壓低於驗證電壓Vvc，將繼續 進行程式化儲存元件。當使用一種粗略/精細程式化技術 時，亦使用較低驗證電壓Vvc_L，並且當電壓係介於兩個 驗證點之間時，程式化將減慢（局部禁止）。 在一項具體實施例中，名為全序列程式化，可將儲存元 件從經擦除狀態E直接程式化至該等經程式化狀態a、Μ C中之任-狀態。舉例而言，待程式化的—群體健存元件 可先予以擦除’使得該群體中的所有儲存元件皆處於經擦 除狀L Ε田些儲存元件正被從狀態Ε程式化至狀態a ^ z、他储存元件正被從狀悲E程式化至狀態B及/或從狀 恶E程式化至狀態c。 圖、、、曰示種耘式化多狀悲式儲存元件之兩次進程（t猶-125540.doc -22· 200845006

Pass)技術之實例’該多狀態式儲存元件儲存兩個不同頁 (-下部頁與-上部頁）的資料。圖中繪示四種狀態：狀態 Ε〇υ、狀態，、狀態B(00)及狀態c叫對於狀態 E’彼兩頁儲存T。對於狀態八，下部頁儲存"〇"且上部頁 儲存"「。料狀態B，彼兩頁健存”G"。對於狀態C，下部 頁健存”1"且上部頁儲存T。請注意，雖然料位元型樣 ⑽pattern)已被指派給每一狀態，但是可指派不同的位元 型樣。

按照待程式化至下部邏輯頁中 限電壓位準。如果該位元係一 的 在第一次程式化進程中， 位元來設定儲存元件的臨 I輯1貝j由於已在先前予以擦除而處於適當狀態，所 以未使臨限電錢化。但是，如果㈣式化之位元係一邏 輯"〇"，㈣存元件之臨限電難準上升至狀態A，如箭頭 500所示。 在第二次程式化進程中，按照正被程式化至上部邏輯頁 中的位元來設定儲存元件的臨限電壓位準。如果該上部邏 輯頁位元係儲存邏輯”，，’則由於該儲存元件係處於狀態』 或A (取決於該下部頁位元之程式化)，彼兩種狀態皆載有 上部頁位元τ，所以未發生程式化。如果該上部頁位元 係邏輯則使臨限電壓偏移。如果第一進程導致該儲 存元件維持在經擦除狀態E，則在第二階段中，該儲存元 件被程式化，使得臨限電壓被增大至狀態C範圍内，如箭 頭520所不。如果第一程式化進程導致該儲存元件已被程 式化為狀態A ’則在第二進程中進一步程式化該儲存元 125540.doc -23 - 200845006 件，使得臨限電壓被增大至狀態B範圍内，如箭頭5i〇所 不。第二進程的結果係將儲存元件程式化為經指定用以使 上部頁儲存邏輯”0"之狀態，而且未變更下部頁之資料。 在-項具體實施例中，可設定—系統用以如果寫入足以 - 填滿一字線，則實行全序列寫入。如果寫入不足之資料， 則程式化處理程序可用所接收之資料來程式化下部頁。當 接收後續資料時，系統將接著程式化上部頁。在另一項具 φ 體實施例中，系統可在程式化下部頁之模式中開始進行寫 入，並且如果後續接收到足夠的資料，則轉換至全序列程 式化楔式，以填滿一整個字線的大多數或所有儲存元件。 如需此具體實施例之詳細資訊，請參閱美國專利申請案第 2006/0126390 號題為71|>611]1^?1*(^1^]11111111^〇£^011_

Volatile Memories Using Early Data”，該案整份内容以引 用方式併入本文中。 圖10A-10C繪示另一種用於程式化非揮發性記憶體之處 • 理程序’其藉由下列方式減小浮動閘極至浮動閘極耦合： 對於任何特定記憶體元件而言，繼寫入至相鄰記憶體元件 的先前頁之後，寫入至該特定記憶體元件的一特定頁。在 ~ 一不範性實施方案中，該等非揮發性記憶體元件中之每一 __ 者使用四種資料狀態來儲存兩個位元之資料。舉例而言， 假没狀悲E係經擦除狀態，及狀態a、B和C係經程式化狀 態。狀態E儲存資料π，狀態a儲存資料〇1，狀態b儲存資 料10及狀態C儲存資料〇〇。這是一項非格雷編碼（non_Gray coding)之實例，原因係該兩個位元係在相鄰狀態a與b之 125540.doc •24- 200845006 間變更。亦可使用其他的資料至物理資料狀態編碼法。每 -記憶體元件儲存來自兩頁資料的位元。為了參照用途， 彼等頁資料將稱為上部頁及下部頁；但是，亦可 稱號。對於狀態A ’上部頁儲存位元,，〇”且下部頁储存位元 ””。對於狀態B，上部頁儲存位元"”且下部頁儲存位元 "〇"。對於狀態c，彼兩頁儲存位元資料"〇"。在圖i〇a中描 繪之第-步财’程式化位於—字線％處之記憶體單元田

的下部頁資料’並且在圖1GC巾料H射，程式 化該等記憶體單元的上部頁資料。如果下部頁係維持資料 則於[步驟期間記憶體元件臨限電壓狀態維持在狀 也E。如果貝料待被程式化為〇，則使記憶體單元的臨限電 壓VTH上升至狀態B，。狀態B，係具有低於乂讣之驗證位準 Vviy的過渡狀態b。 在員〃體貝鈿例中，在將記憶體元件之下部頁資料從 狀態E程式化至狀態B，之後，在相鄰字線肌…上的鄰近記 憶體元件之下部頁將被程式化。舉例而言，在位於字線 WU上的記憶體單元之下部頁之後，可程式化字線WL2上 的記憶體單it之下部頁。在程式化目標記憶體單元之後， 如果相鄰記憶體單元的臨限電壓從狀態E上升至狀態B，， 則洋動閘極耦合可使目標記憶體單元之表觀臨限電壓上 升。在位於WLn處之記憶體單元上的累加輕合效應將加寬 該4體單元之臨限電壓的表觀臨限電壓分佈，如圖 10B所不。备對於關注之字線程式化上部頁時，可補救臨 限電壓分佈之表觀加寬。 125540.doc •25- 200845006 圖10C描繪程式化記憶體元件WLn之上部頁之處理程 序。如果記憶體元件係處於經擦除狀態E且上部頁係維持 在1，則記憶體元件將維持在狀態E。如果記憶體元件係處 於狀態E且上部頁待被程式化至〇，則記憶體元件的臨限電 壓將上升，使得記憶體元件處於狀態A。如果記憶體元件 係處於具有中間臨限電壓分佈550之狀態B，且上部頁係維 持在1，則記憶體元件將被程式化至最終狀態B。如果記憶 體元件係處於具有中間臨限電壓分佈550之狀態B，且上部 頁待變成資料0，則記憶體元件的臨限電壓將上升，使得 記憶體元件處於狀態C。圖10A-10C所描繪之處理程序減 小浮動閘極至浮動閘極耦合效應，原因係僅鄰近記憶體元 件之上部頁程式化將影響既定記憶體元件的表觀臨限電 壓。用於此項技術之一項替代狀態編碼之實例係··當上部 頁資料係1時，則從中間狀態B，移動至狀態C ;及當上部頁 資料係0時，則移動至狀態B。雖然圖10A-i〇c提供一項關 於四種資料狀態及兩頁資料之實例，但是所講授之觀念可 應用於用多於或少於四種資料狀態及多於或少於兩頁之其 它實施方案。如需關於各種程式化方案及浮動閘極至浮動 閑極輕合之更多詳節，請參閱美國專利申請案第 11/〇99，133號題為"Compensating For Coupling During Read Operations 〇f Non-Volatile Memory"。 圖11至13繪示於三種不同程式化技術期間的臨限電壓及 位70線電壓，可使用該三種不同程式化技術來實施圖8至 10之程式化處理程序。圖11A與圖11B繪示標準或習知程 125540.doc •26- 200845006 式化處理程序，圖12A與圖12B繪示第一粗略/精細程式化 處理程序，以及圖13A與圖13B繪示修改之粗略/精細程式 化處理程序。可使用粗略/精細技術來程式化多位準式 NAND儲存元件，但是亦可程式化二元式裝置中使用粗略/ 精細技術。 圖Π A繪示對於標準程式化處理程序之臨限電壓與時間 之間的關係。一連串程式化脈衝被施加至所選控制閘極， 如上文所述。在程式化期間的某些時間間隔或驗證點U、 t2、t3等等，執行一驗證操作，其中測量儲存元件的臨限 電壓Vt。如果所選儲存元件之經測量臨限電壓Vt低於預先 決定之驗證位準Vverl，則繼續進行程式化該儲存元件， 並且位元線電壓Vbl保持低，典型在0伏，如圖11B所示。 在時間t3，儲存元件已抵達高於Vverl的臨限電壓位準，並 且位元線電壓Vbl上升至禁止電壓Vinhibit，以完全禁止對 該儲存元件進行進一步程式化。禁止電壓Vinhibit典型係 相對高電壓，諸如電源供應電壓Vdd。因此，此標準程式 化做法使用單個驗證位準，並且對儲存元件之程式化將繼 續進行直到其臨限電壓Vt到達驗證位準Vver l，其後，藉 由使位元線電壓上升至高禁止電壓Vinhibit來禁止進行進 一步程式化。 圖12A繪示對於粗略/精細程式化處理程序之臨限電壓與 時間之間的關係。在此項技術中，使用兩個驗證位準，並 且當儲存元件抵達介於較高驗證位準Vveirl與較低驗證位 準Vver2之間的臨限電壓位準的時間t3時，局部禁止對該儲 125540.doc •27- 200845006 =件進，程式化。因此，非使位元線電厂堅上升至高電塵 *疋使位兀線上升至中間電壓位準VI (典型為約〇5 二伏)’其局部禁止對該儲存元件進行程式化，如圖 ⑽所不。於程式化期間的通道電麼亦將約相同於。在 ·. ㈣t4’臨限電壓vt_係在較高驗證位準與較低驗證位 • 準之間，所以位元線電壓Vbl維持在中間電壓Vle但是， 在時間I臨限電壓％已增大至高於較高驗證位準VvJj之 φ 電壓’此時’位元線電邀Vbl上升至Vinhibh，以完全禁止 私式化。藉由使用粗略/精細程式化處理程序，經程式化 vt分佈窄於標準程式化處理程序，原因係一旦臨限電壓 已變成接近所要經程式化狀態之目標臨限電壓值，隨即減 小儲存元件之臨限電壓偏移。 圖13 A繪示對於修改之粗略/糈細程式化處理程序之臨限 電壓與時間之間的關係，在該修改之粗略/精細程式化處 理私序中，在位元線上使用不同之局部禁止電壓。在此 肇 實例中，如圖12A示，當儲存元件抵達介於^^^1與¥乂^2 之間的Vt狀態的時間h時，局部禁止對該儲存元件進行程 式化。此時，位元線電壓上升至中間電壓V2。選擇¥2之 值’使得在時間“，在已施加一個額外程式化脈衝之後， 儲存元件已抵達高於Vverl之Vt，此時，Vbl自V2上升至 Vinhibit，以完全禁止程式化。有關修改之粗略/精細程式 化的更多資訊，請參閱美國專利申請公開案第 2005/0157552號”Programming Non-volatile Memory1，。 為了使用修改之粗略/精細程式化技術獲得更佳效能， I25540.doc -28- 200845006 較佳應選擇中間禁止電壓¥2之方式係使在下一程式化脈衝 期間儲存元件的臨限電壓Vt之偏移等於Δνρρ/2。如果以 適當方式選擇驗證限，則在僅一個額外程 式化脈衝之後，儲存元件的Vt應高於Vverl (目標值）。因 . 此提供僅一個額外程式化脈衝，而不顧及在僅該一個額外 • 脈衝之後儲存元件的臨限電壓Vt是否高於或低於最終目標 位準Vverl。修改之粗略/精細程式化處理程序的一項優點 φ 在於需要的程式化脈衝少於習知粗略/精細程式化處理程 序，導致較短之程式化時間及減少之程式化干擾，尤其係 當用於最高經程式化Vt狀態時。 在一項具體實施例中，當使用標準技術（非粗略/精細程 式化）來進行程式化至最高狀態（例如，狀態c)時，使用粗 略/精細程式化技術來進行程式化至較低狀態（例如，狀態 A與B)。但是，當較低狀態之程式化完成時，仍然需要若 干程式化脈衝以程式化最高狀態（例如，狀態c)。為了改 # 良程式化速度，可自已程式化最低狀態（例如，狀態A與B) 之時刻起使用較大之步進大小及較長之程式化脈衝。同 時’用於最高狀態的程式化技術可變更為上文所述或另外 ’ 此項技術熟知之粗略/精細程式化技術中之一者。因此， 車又佳方式為’當已完成程式化較低狀態時，程式化方法切 換至較快速技術。這將不合理地加寬最高狀態之臨限電壓 分佈，但是，切換至粗略/精細程式化限制了最高狀態之 限電壓分佈的此類加寬。亦應注意，在一些情況中，非 必然等待所有記憶體單元已抵達A或B狀態。實際上，一 125540.doc -29- 200845006 些記憶體單元可無法成功程式化至A或B狀態。因此，當 斤有^ It體單70已抵達狀態時，或當除預先定義最 大數：不穩疋'己憶體單元外的所有記憶體單元已抵達A或 時’應起始切換至較快速程式化方法。假定不穩定 記憶體單元不多於預先決定最大數量，錯誤校正之運用可 有放率k正無法適當程式化之不穩定記憶體單元。因此， 為2本發明之料，當所有記憶體單元或除預先定義最大 =里不穩疋記憶體單元外的所有記憶體單元已抵達B狀態 日守’已結束或完成程式化B狀態。 圖14、、、曰示可使用一程式化脈衝序列以達成多位準式非揮 發性儲存it件之最高位準之較快速程式化，如上文前段所 述。彼等圖式緣示用於四狀態式裝置之全序列程式化的程 式化脈衝，然而可使用其它方法。標示為，，B位準程式化,, 之邻分係關於當記憶體元件正被程式化至狀態B的時間。 彼等記憶Μ元件亦可被程式化至狀態八與c (至少、於該時間 之一部分期間）。標示為”c位準程式化"之部分係關於當記 L體元件正被私式化至狀態c的時間。，，B位準程式化"係於 時間t!2之後結束，此時，待被程式化至狀態八或]3的所有 儲存兀件已抵達最終目標臨限電壓位準並且現在被鎖定以 防進一步程式化。在此刻之額外程式化僅用於待被程式化 至狀態C (最高狀態）的儲存元件。 施加初始程式脈衝VpgmS所選儲存元件。按脈衝步進 △Vpgml來遞增母一後續脈衝。介於每一程式化脈衝之間， 執行一或多次驗證操作，藉此施加一連串驗證電壓（例 125540.doc -30- 200845006 如，如圖16所示）至儲存元件，並且比較臨限電壓％與適 當驗證位準，以判定是否繼續或禁止程式化所關注之記憶 體單元。 田判疋已元成程式化B狀態時（例如，被程式化至狀態A 或B的所# A幾乎所有儲存元件已抵達最終目#臨限電壓 位準並且現在被鎖定以防進一步程式化），則可施加脈衝 序列，其准許c狀態之較快速程式化。請參閱圖14，用於 下一脈衝之步進大小自△VpgM (典型〇.4伏）增大至Δνρ^ (典型0.8伏）。較佳方式為，Δν_2約大於AVpgd兩倍。此 外，在調整步進大小之同時間，增大程式化脈衝之長度。 舉例而言，用於先前程式化方法的典型脈衝長度係1〇微 移並且増大之脈衝長度可係20微秒，然而彼等值可依據 實施方案而改變。另外，取代對於c狀態程式化使用習知 私式化方法（其中使用運用單個驗證位準的標準寫入方 、、 ® 16所示）’可使用運用兩個驗證位準的粗略/精細 私式化方法，如圖丨7所示。因此，對於正被程式化至狀態 C之儲存元件，比較臨限電壓Vt與驗證位準Vvc及Vvc-l (其 中vvc > vve_L)。如果Vt < Vve L，則程式化繼續進行。如果 VC Vt > Vvc_L，則施加一中間電壓至位元線以減慢程式 化。如果Vt > Vvc，則施加一高電壓至位元線以禁止進一 步程式化。請注意，在一些具體實施例中，非必然在增大 脈衝長度與寬度之同時切換至粗略/精細程式化方法。在 二h况中，由於對於狀態c之所得較寬v t分佈係可接受 的，所以繼續使用單個驗證位準係可接受的。在此方式 125540.doc -31- 200845006 中，可減少驗證操作次數，藉此導致較快速程式化。 圖15類似於圖14，例外之處在於：在已結束程式化B狀 恶之後，按步進大小自AVpgm3 (典型12伏）來增大下一脈 衝，但是接著其後係步進大小△Vpgw (典型〇·8伏）之脈衝。 車又仏方式為’ Δνρ_大於AVpgm2。請注意，於Β狀態之程 式化期間，一些最快速之記憶體單元已抵達C狀態。因 此’用小步進大小△Vpgmi來程式化彼等C狀態之記憶體單 元，並且對於彼等記憶體單元不需要粗略/精細方法。但 疋’當已結束程式化所有或幾乎所有B狀態之記憶體單元 % ’變更步進大小及驗證方法兩者。步進大小增大，並且 取代使用運用僅一個驗證位準的正常寫入方法（如圖16所 不）’程式化切換至使用兩個驗證位準的粗略/精細方法（如 圖17所示）。較佳方式為，使用經修改之快速進程寫入方 法來寫入C狀態，以限制程式化干擾及程式化脈衝數量。 如上文所述，但是，在一些具體實施例中，由於對於狀態 c之所得較寬Vt分佈係可接受的，所以可不需要變更驗證 方法。 對於時間間隔11至111，施加圖16所描述之該組驗證脈 衝。在此實例中，該組驗證脈衝包括五個脈衝。第一脈衝 591具有量值Vva-L，用於檢查a狀態之較低驗證位準。第二 脈衝592具有量值vva，用於檢查a狀態之較高驗證位準。 第三脈衝593具有量值v‘L，用於檢查B狀態之較低驗證位 準。第四脈衝594具有量值Vvb-L，用於檢查b狀態之較高驗 證位準。第五脈衝595具有量值Vw，用於檢查C狀態之單 125540.doc -32- 200845006 個驗i位準。目此’當正在程式化較低狀態時，使用運用 兩個驗證位準的粗略/精細技術來程式化較低狀態A與B， 然而使用$用單個驗證位準的標準技術來程式化最高狀態 C在一些情況中，非在每一程式化脈衝之後實行所有五 個驗迅操作。舉例而言，在。，於第一程式化脈衝之後， 極不可此任何記憶體單元將已抵達C狀態，所以可使（：驗 作延緩預先決定數量之脈衝，並且接著在該預先決定

數里之脈衝已結束之後予以開始。可使用各種技術來減少 所需的驗證操作總數。 在日守間間隔tlz，系統確認已完成程式化較低狀態a與 ^，並且施加一組不同之電壓脈衝，以實施用於程式化狀 愁c的粗略/精細驗證技術，如圖17所示。因為已完成程式 化A/、B狀悲，所以僅需要驗證脈衝來檢查狀態匚，並且因 此經修改之該組驗證脈衝包括：第—脈衝別，具有量值 vvc-L以用於檢查.態之較低驗證位準；及第二脈衝597, 具有量值Vve以用於檢查c狀態之較高驗證位準。請注意， 如上文所述，在-些具體實施例中，跳過用於檢查c狀態 之較低驗證位準的第-脈衝596可能係可接受的，並且因 此僅用脈衝597來檢查C狀態。此減少所需的驗證操作總 數，亚且將因此縮短總程式化時間’其代價為較寬之c狀 悲V t分佈。 在每-程式化脈衝之後執行多個驗證操作使程式化處理 程序減慢…項減小驗證時間負荷的手段係使収高效率 的驗證處理程序。舉例而言，在美國專利案第7，G73，103號 125540.doc * 33 - 200845006 4 為 *fSmart Verify f〇r Multi-State Memories11 中揭示所謂的 n智慧型驗證”處理程序，該案整份内容以引用方式併入本 文中。在使用"智慧型驗證"處理程序的程式化/驗證序列期 間用於多狀態式記憶體之寫入序列的示範性具體實施例 中’在該處理程序開始時，於驗證階段期間檢查多狀態式 範圍的最低狀態（例如，狀態Α)(所選記憶體單元正被程式 化至此狀態）。一旦彼等記憶體單元中之一或多者抵達第 一儲存狀態（例如，狀態Α)，多狀態序列中的下一狀態（例 如，狀態Β)被加至驗證處理程序。可在最快速記憶體單元 抵達序列中的此前一狀態後隨即加入此下一狀態，或由於 記憶體通常被設計成具有數個程式化步驟以在狀態之間移 動’而在數個循環之延遲之後加入此下一狀態。延遲量可 係固定或使用以參數為基礎之實施方案，該以參數為基礎 之實施方案允許按照裝置特性來設定延遲量。依照前文將 狀態加入至正在於驗證階段中檢查的該組狀態，直到已加 入最而狀您。同樣地’當待處於較低狀態的所有記憶體單 元成功驗證至彼等目標值時，可自該驗證組移除彼等較低 狀態，並且予以鎖定以防進一步程式化。 在圖14及15中，於Β狀態之程式化期間，一些最快速之 記憶體單元將已抵達C狀態，並且將已用較小步進大小 △Vpgmi來程式化彼等C狀態之記憶體單元。因此，對於彼 荨^憶體早元’不需要粗略/精細方法。但是，彼等新技 術的關鍵在於，當已結束程式化所有B狀態之記憶體單元 時，增大脈衝步進大小及脈衝長度，並且較佳方式為，程 125540.doc -34- 200845006 式化切換至制兩個驗證位準的粗略/精細方法， 維持相同於運用先前技術方式的c狀態心分佈寬度。如： 文::述’在一些具體實施例中，由於在_些情況中可容 2之較寬C狀態Vt分佈，所以可不需要切換至粗略/精細 圖18繪示用以解說程式化非揮發性記憶體方法(例如， 如圖14所揭示）之一具體實施例的流程圖。在一些實施方 案中：在程式化之前先擦除記憶體單元(以區塊為單位或 其他單位）。典型地，擦除記憶體單元之方式··為··使p井上 升至一擦除電壓（例如，18伏）達一段充分時間週期，並且 使所選區塊的字線接地，同時源極線及位元線係處於浮動 狀態。由於電容耦合，導致非所選字線、位元線、選擇線 及共同源極線也上升至該擦除電壓之顯著分率。因此，施 加強電場至所選區塊的記憶體單元之隧穿氧化物層，並且 由於浮動閘極的電子被發射至基板侧，導致所選記憶體單 元的 > 料被擦除’典型係猎由F〇wler_N〇r(jheim隱穿機 制。Ik著電子從浮動閘極轉移至p井區，所選記憶體單元 的S品限電壓被降低。可對整個記憶體陣列、分開的區塊或 其他記憶體單元單位來執行擦除。 在圖18之步驟601，一 ”資料載入”命令係由控制器予以 發出且由控制電路3 10予以接收。在步驟603，從控制器或 主機將指定頁位址的位址資料輸入至解碼器3 14。在步驟 605 ’所定址之頁的一頁程式化資料被輸入至資料緩衝器 以進行程式化。該資料被鎖存在適當組之鎖存器中。在步 125540.doc -35- 200845006 驟6〇7，一”程式化”命令係由控制器予以發出至狀態機 312。 藉由”程式”命令之觸發，使用施加至適當字線的步進式 脈衝，由狀態機312控制以將在步驟605中鎖存的資料程式 化至所選記憶體單元中。在步驟609，設定程式化方法。 舉例而言，對於待被程式化至狀態A與B的記憶體單元設 定粗略/精細程式化方法，而對於待被程式化至狀態C的記

憶體單元設定當使用標準方法（非粗略/精細程式化）。在步 驟611，初始化處理程序變數。因此，程式電壓％抑被初 始化為開始脈衝（例如，12伏或其他值），脈衝長度？|被設 定至初始值（例如，10微秒），脈衝步進大小AVpgm被設定至 △VPgml (例如，0.4伏），並且狀態機312所維護的程式計數 器PC被初始化為〇。 在步驟613，依照圖14,施加程式化脈衝~抑至所選字 線。如果應程式化一記憶體單元’則使相對應之位元線接 地。另一方面，如果應一記憶體單元應維持在其當前資料 狀態，則使相對應之位元線連接至Vdd以禁止程式化。、 在步驟615，驗證所選記憶體單元，以判定是否已完成 程式化彼等所選記憶體單元。如果_到—所選記憶^單 元的目標臨限電壓已抵達適當位準，㈣記憶體單元被鎖 定以防進-步程式化。如果偵測到該臨限電壓尚未抵達適 §位準，則該記憶體單元未被鎖定以防進一步程式化。在 步驟系統檢查以查看是否已程式化較低狀態。在一 項具體實施例中’彼等較低狀態係除最高狀態外的所有經 125540.doc -36· 200845006 程式化狀態。在圖8之實例中，彼等較低狀態係狀態a與 B °因此，系統將判定是否待被程式化至狀態a與b的所有 或幾乎所有記憶體單元已完成其程式化。在其它具體實施 例中’該組較低狀態可包括一組不同之狀態。如果經判定 待被程式化至較低狀態的所有或幾乎所有記憶體單元尚未 完成其程式化，則在步驟618，比較程式計數器Pc與 PCMAX。如果該程式計數器pc小於PcMAX，則在步驟 619，按步進大小來增大程式化脈衝Vpgm之量值，並且使 該私式计數器PC增加1。在步驟619之後，處理程序迴圈回 到步驟613，以施加另一程式化脈衝至所選字線。如果程 式计數器PC不小於PCMAX，則程式化處理程序已失敗。 如果經判定待被程式化至較低狀態的所有或幾乎所有記 憶體單元已完成其程式化，則在步驟621，變更程式化方 法，所以對於正被程式化至較高狀態（例如，圖8之狀態c) 的彼等記憶體單元，使用粗略/精細程式化方法。如上文 所述’在所有具體實施例中，此步驟係選用步驟並且可能 不是必要步驟。在步驟623 ,變更處理程序變數，所以脈 衝寬度PW被增大（例如，被增大至2〇微秒），並且步進大小 AVpgm被增大（例如，被增大至Δνρρ2 —諸如〇8伏，而不 是0.4伏）。在步驟625，判定是否所有或幾乎所有記憶體單 元被驗證為已完成程式化。若是，則已成功完成程式化處 理私序。若否’則程式化處理程序繼續進行至步驟627， 在此步驟比對一程式化限制值PCMAX來檢查該程式計數 器PC。一項實例之程式化限制值為2〇 ;但是，亦可使用其 125540.doc -37· 200845006 他數值。如果程式計數器PC不小於20，則程式化處理程序 已失敗。在許多具體實施例中，在抵達最大迴圈次數之 後，系統檢查以查看少於預先決定數量之記憶體單元是否 尚未結束程式化。如果少於該預先決定數量之記憶體單元 尚未完成程式化，則程式化處理程序仍然視為通過。如果 程式計數器PC小於PCMAX，則在步驟629，更新處理程序 變數。按步進大小AVpgm2來增大程式電壓Vpgm。遞增程式 计數器PC。在步驟63 1，施加下一程式化脈衝，並且在步 驟633，驗證記憶體單元以判定是否彼等記憶體單元已完 成程式化。在步驟633之後，處理程序迴圈回到步驟625。 請注意’於步驟629，使該程式計數器pc增加1。。但是， 由於按較大步進大小來增大程式電壓Vp·，所以較 佳方式為，使該程式計數器PC增加2 (按較大數值），以反 映Vpgm步進大小之變更。 圖19繪示用以解說程式化非揮發性記憶體方法（如圖ι5 所揭不）之一具體實施例的流程圖。步驟001至019相同於 圖18中的步驟。在步驟617，如果經判定待被程式化至較 低狀態的所有或幾乎所有記憶體單元已完成其程式化，則 在/驟645，敎是否所有《幾乎所有記憶體單元被驗證 為已疋成程式化。若是，則已成功完成程式化處理程序。 :否則私式化處理程序繼續進行至步驟647，在此步驟 變更程式化方法，所以對於正被程式化至較高狀態(例 如’圖8之狀態C)的彼等記憶體單元，使用粗略/精細程式 化方法。如上文所述，在所有具體實施例中，此步驟係選 125540.doc -38- 200845006 用步輝並且可犯不是必要步驟。在步驟649，變更處理程 序變數，所以脈衝寬度PW被增大（例如，被增大至2〇微 秒），並且步進大小Δν—被增大（例如，被增大至， 諸如1.2伏，而不是〇·4伏）。於步驟651，更新處理程序變 數。按步進大小AVp^2來增大程式電壓Vpgm。遞增程式計 數器pc。請注意，於步驟651，使該程式計數器pc增加 1。。但是，由於按較大步進大小△又“…來增大程式電壓 Vpgm，所以較佳方式為，使PC增加2 (按較大數值），以反 映vpgm步進大小之變更。在步驟653，施加下一程式化脈 衝（具有新ΐ值）至所選字線。在步驟655，驗證所選記憶體 單元，以判定是否已完成程式化彼等所選記憶體單元。在 步驟657，判定是否所有或幾乎所有記憶體單元被驗證為 已完成程式化。若是，則已成功完成程式化處理程序。若 否’則程式化處理程序繼續進行至步驟659，在此比對一 程式化限制值PCMAX來檢查該程式計數器pc。如果程式 計數器pc不小於PCMAX，則程式化處理程序已失敗。如 果私式什數斋PC小於PCMAX，則在步驟661，更新處理程 序變數。按步進大小㈣2來增大程式電壓Vpgm。遞增程 式。十數器PC。喷〉主意，於步驟66 i，使該程式計數器PC增 加1 仁疋，由於按較大步進大小AVp^2來增大程式電 壓^㈣，所以較佳方式為，使PC增加2 (按較大數值），以 反映vpgm步進大小之變更。在步驟661之後，處理程序迴 圈回到步驟653,並且施加下—程式化脈衝。 基於圖解及明的目，前文已提出本發明的實施方式。 125540.doc -39- 200845006 其非意欲詳盡說明本發明或使本發明限定於揭示的確切形 $ °可按照前面的講授進行許多修改及變化。選取的具體 實施例係為了最佳地解說本發明的原理及其實務應用，使 “’、二此項技術者以各種具體實施例最佳地運用本發明，並 • J•各種修改皆適用於所考量的特定用途。本發明範脅擬藉 由隨附的申請專利範圍予以定義。 【圖式簡單說明】 _ 圖1繪示NAND串的俯視圖。 圖2繪示NAND串之同等電路圖。 圖3繪示NAND快閃記憶體單元陣列之一部分的方塊圖 圖4繪示非揮發性記憶體系統的方塊圖。 圖5緣示非揮發性記憶體系統的方塊圖。 圖6綠示感測組塊具體實施例的方塊圖。 圖7繪示記憶體陣列的方塊圖。 圖8繪示一組示範性臨限電壓分佈。 • 圖9繪示一組臨限電壓分佈及一種兩次進程（two_pass)處 理程序。 圖10A-C繪示用於減小浮動閘極至浮動閘極耦合之程式 - 化技術的一組臨限電壓分佈。 ‘ 圖11A繚示用於習知程式化處理程序之臨限電壓相對於 時間之關係。 圖12 A緣示用於粗略/精細程式化處理程序之臨限電壓相 對於時間之關係。 圖13A繪示用於經修改之粗略/精細程式化處理程序之臨 125540.doc -40- 200845006 限電壓相對於時間之關係。 圖11B、12B及13B繪示位元線電壓相對於時間之關係並 且分別互相關聯於11A、12A及13A。 圖14繪示用於程式化多位準式非揮發性儲存元件之一連 . 串程式化脈衝。 圖15繪示用於程式化多位準式非揮發性儲存元件之一連 串程式化脈衝。 圖16緣示用於在已完成程式化最低狀態之前驗證儲存元 件之程式化的一連串驗證脈衝。 圖17繪示用於在已完成程式化最低狀態之後驗證儲存元 件之程式化的一連串驗證脈衝。 圖18及圖19分別繪示用於依據圖14至圖15之具體實施例 來程式化非揮發性記憶體之處理程序的流程圖。 【主要元件符號說明】 100, 102, 104, 106 電晶體 100CG，102CG， 控制閘極 104CG，106CG 100FG, 102FG， 浮動閘極 104FG，106FG 120 第一選擇閘極（汲極選擇閘極） 120CG 控制閘極 122 第二選擇閘極（源極選擇閘極) 122CG 控制閘極 126 位元線（圖2) 125540.doc -41- 200845006

128 126 128 150 204 206 296 298 300 310 312 314 316 318 320 330, 330A, 330B 350

360, 360A，360B

365, 365A，365B 370 372 380 382 390 源極線(圖2) 汲極終端（圖3) 源極終端（圖3) NAND 串 源極線 位元線 記憶體裝置 記憶體晶粒 記憶體單元陣列 控制電路 狀態機 晶片上位址解碼器 功率控制模組 線路 資料匯流排 列解碼器 控制器 行解碼器 讀取/寫入電路 感測電路 資料匯流排 感測模組 位元線鎖存器 共同部分 125540.doc -42- 200845006 392 處理器 393 輸入線路 394 資料鎖存器（資料鎖存器堆疊） 396 I/O介面 400 感測組塊 500 臨限電壓位準上升至狀態A 510 臨限電壓上升至狀態B範圍 520 臨限電壓上升至狀態C範圍内 • 550 狀態B’之中間臨限電壓分佈 591 第一脈衝（檢查A狀態之較低驗證位準） 592 第二脈衝（檢查A狀態之較高驗證位準） 593 第三脈衝（檢查B狀態之較低驗證位準） 594 第四脈衝(檢查B狀態之較高驗證位準） 595 第五脈衝（檢查C狀態之驗證位準） 596 第一脈衝（檢查C狀態之較低驗證位準） • 597 第二脈衝（C狀態之較高驗證位準） A，B，C 臨限電壓分佈（經程式化狀態） B， 過渡狀態B E 臨限電壓分佈（經擦除狀態） 、 PC 程式計數器 PCMAX 程式化限制值 PW 脈衝長度（脈衝寬度） SGD 汲極選擇線（汲極選擇問極） SGS 源極選擇線（源極選擇閘極） 125540.doc -43- 200845006

Source 源極線 VI 中間電壓位準 V2 局部禁止電壓（中間禁止電壓；中間電 壓位準） Vbl 位元線電壓 Vinhibit 禁止電壓 Vpgm 程式電壓（程式化脈衝） △Vpgmi，△Vpgn^， 脈衝步進大小 pgm3 Vra，Vrb，Vrc 讀取參考電壓 Vt，VTH，Vt 臨限電壓 Vva，Vva-L，Vvb， 驗證參考電壓 Vvb-L, Vvc，Vvc-L Vvb! 驗證點 Vverl 較高驗證位準（驗證限制） Vver2 較低驗證位準（驗證限制） 125540.doc -44-

Claims (1)

1. 200845006 申請專利範圍： 括： 種用於程式化一組非揮發性儲存元件之方法， 包 衝；及 施加一連串程式化脈衝至該等非揮發性儲存元件，其 令按-第一步進大小遞增每一相繼脈衝，直到完成較低 狀態之程式化’接著按—第二步進大小遞增每—相繼脈 之 當完成較低狀態之程式化時，增大該等程式化脈衝 脈衝長度。 化脈衝包 2.如請求項！之方法，其中該施加一連串程式 括： 使用-不使用粗略/精細程式化的習知技術進行程式化 朝：：最高狀態，直到完成較低狀態之程式化；及 成車又低狀恶之耘式化之後，使用一粗略/精細技術進 行程式化朝向該最高狀態。 3·如睛求項:之方法，其中使用該習知技術進行程式化包 =使用早個驗證位準，以及使用該粗略/精細技術進行 浐弋化匕括使用至少兩個驗證位準。 4·如請求項3之方法，其中該粗略/精細技術包括：施加一 兀線電壓至具有超過-第-驗證位準但小於一第 二驗證位準之-臨限電壓的儲存元件。 5. 如請求項3之方、;^ ^ _ _ 、 泛’其中該粗略/精細技術包括··施加一 咼位元線電壓 王一百超過一第二驗證位準之一臨限電壓 的儲存元件。 125540.doc 200845006 6.如請求項1之方，苴 — 一 一*m — 八 ·存元件能夠被程式化至 工狀％及三種經程式化狀態， 中之一去在” 一 其中該等經程式化狀態 卜者係取面狀態，該方法進一步包括·· 鉍加一第一組驗證脈 • 狀離被铲々儿 Λ4儲存疋件直到該等較低 . 破知式化，接著施加一第_ έΒ & _ 元件，弟—组驗證脈衝至該等儲存 |· Χ、Τ該弟一組驗證脈衝包接田从斗从 至少&柄w w匕括用於該等較低狀態的 m ^ 狀悲的一早個驗證位 亚且其中該第二組驗證 • i少兩個驗證位準。 〜括用於該最高狀態的 7. 如睛求項6之方法，笪由 驟按該第-步進大小遞2 串程式化脈衝之該步 u 相繼脈衝，直到完成較低 狀心、之轾式化，接著按一 #，me» 弟—步進大小遞增一單個脈 衝接者知該弟二步進大小遞增每一相繼脈衝。 8. 如請求項1之方法’其令按-第三步進大小遞增一且有 增大脈衝長度之第一程式化脈衝，並且按該第二步進大 9· 小遞增具有增大脈衝長度之後續程式化脈衝。 一種非揮發性儲存系統，其包括·· 複數個非揮發性儲存元件；及 至少：管理電路’其與該等非揮發性儲存元件通訊， 其令理電路施加一連串程式化脈衝至該等儲存元 件按帛-步進大小遞增每一相繼脈衝，直到完成較 低狀悲之私式化’接著按一第二步進大小遞增每一相繼 脈衝；及其中該營理雷^ 、 T ^ &理電路在完成較低狀態之程式化時， 增大該等程式化脈衝之一脈衝長度。 125540.doc 200845006 10·如明求項9之系統，其中該管理電路使用一第二技術來 程式化一最高狀態，直到完成較低狀態之程式化，接著 在成較低狀態之程式化之後，使用一第二技術程式化 該最雨狀態。 . 1 1 ·如明求項1 0之系統，其中使用該第一技術包括使用一單 -适位準’以及使用該第二技術進行程式化包括至少 兩個驗證位準。 _ 12.如請求項u之系統，其中·· 該第一技術不使用粗略/精細程式化，並且該第二技術 使用粗略/精細程式化。 13·如靖求項i〗之系統，其中對於該第二技術，該管理電路 施加一高位元線電壓至具有超過一目標驗證位準之一臨 限電壓的儲存元件。 如明求項9之系統，其中每一儲存元件能夠被程式化至 王狀怨及三種經程式化狀態，其中該等經程式化狀態 _ 中之者係最高狀態，並且其中該管理電路施加一第一 、且驗也脈衝至該等儲存元件直到該等較低狀態被程式 化，接著施加一第二組驗證脈衝至該等儲存元件，其中 該第一組驗證脈衝包括用於該等較低狀態的至少兩個驗 ' €位準及用於該最高狀態的一單個驗證位準，並且其中 $弟、及驗證脈衝包括用於該最高狀態的至少兩個驗證 位準。 15如明求項14之系統，其中該管理電路按該第一步進大小 遞增每一相繼程式化脈衝，直到完成較低狀態之程式 125540.doc 200845006 化，接著按一篦一半、仓4 r说 第二+、“ 大小遞增—單個脈衝，接著按該 V進大小遞增每一相繼脈衝。 16·:了：項15之系統’其中該第三步進大小及該第二步進 大小大於該第—步進大小。 17.如請求項16之系統，盆 ，、甲涊弟二步進大小大於該第二步 進大小。 如:求項9之系統’其中該管理電路按-第三步進大小 遞增該連串程式化脈衝中具有-增大脈衝長度之一第— 私式化脈衝，並且按該第二步進大小遞增後續程式化脈 衝。 19·如#求項9之系統’其中該管理電路在完成較低狀態之 程式化時使該脈衝長度加倍。 20·如請求項9之系統，其中該管理電路使用一粗略/精細技 術來程式化較低狀態，使用一習知技術來程式化較高狀 態直到完成較低狀態之程式化，並且在完成較低狀態之 _ 程式化之後，使用一粗略/精細技術程式化較高狀態。 21.如請求項2〇之系統，其中該管理電路按該第一步進大小 遞增每一相繼脈衝，直到完成較低狀態之程式化，接著 知Γ 一弟二步進大小遞增一單個脈衝，接著按該第二步進 - 大小遞增每一相繼脈衝。 125540.doc