TW200832566A - Stress enhanced MOS transistor and methods for its fabrication - Google Patents

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200832566 九、發明說明： 【發明所屬之技術領域】 本發明大體上係關於M0S電晶體及其製造方法，且尤 係關於應力增強之M0S電晶體及此種具有鄰近電晶體通道 之嵌入材料之電晶體之製造方法。 【先前技術】 現代積體電路（1C)主要藉由使用複數個互連接場效電 晶體（FET)(亦稱之為金屬氧化物半導體場效電晶體 (M0SFET)，或簡稱為M0S電晶體）而實施。M〇s電晶體包含 作為控制電極之閘電極（gate electr〇de)，和間隔開之源 電極和汲電極，而電流可在其間流動。施加至閘電極之控 制電壓控制通過源電極和汲電極之間之通道之電流之流 動0 'IC之複雜性和結合入1C中之裝置之數目持續增加。 當1C中裝置之數目增加時，個別裝置之尺寸減小。於 Γ裝置之^寸通常由最小特徵尺寸（feature size)所表 丁 /、為最小線見（line width)或由電路設計規則所允許 之最小間隔。當半導體工業進展至最小特徵尺寸為45奈米 (rnn)和甚至更何，個縣置之效能由於尺寸縮小 (scaling)而劣化。當設計用來施行這些積體電路之新世代 =電：和電晶體時’技術人員必須大幅地依賴非習知 的70件以提升裝置效能。 M0S電晶體之效能， 比於電晶體通道中之主要 如由其電流載送能力測量時，正 載子私動率。已知施加縱向應力 94149 5 200832566 (longitudinal stress)sM〇s電晶體之通道能妗 率，’壓縮的縱向應力增強主要載子電洞移動率二二 向應力增強主要载子電子移動率。已知例如藉由喪入鄰 近该電晶體通道之销（㈣人補，eSi(?e)而產生縱向谭 縮應力以增強於P通道M0S(PM〇s)電晶體中之電土 =製造此種裝置，溝槽或凹部(―被一 土板中且於電晶體之源極和汲極區中，以及藉由使用⑽ 之選擇=磊晶生長而填滿該溝槽。然而，僅僅增加㈣ 之鍺含量以增加應力不會完全成功，因為增加之錯含量造 成從嵌入區域之表面來的增加之恤損失、形成於嵌入區 域上之金屬石夕化物之聚集而減少對源極和汲極區之接觸電 阻、以及當電晶體經受更多於製造ic過程中所遭遇之習: 步驟時嵌入材料之增加之應力鬆弛。 因此’希望最佳化用來製造應力增強之廳電晶體之 方法。此外，希望提供最佳化之應力增強之M〇s電晶體其 ，免習知電晶體製造所伴隨之問題。再者，由後續之詳細 况明及所附之申請專利範圍，結合所附之圖式和前述技術 頃域和先$技術，則本發明之其他所希望之特徵和特性將 變得清楚。 【發明内容】 本發明提供一種具有增強之主要载子移動率 (mobility)之應力增強之M〇s電晶體。該應力增強之腳s 電晶體包括具有表面之半導體基板和位於該表面之通道 區。具有第一鍺濃度之第一區域之SiGe係嵌入於半導體基 94149 6 200832566 板中。第一區域具有底部和鄰近該通道區之侧部。具有少 -於該第一鍺濃度之第二鍺濃度之第二區域之SiGe係嵌入 於該第一區域中，使得該侧部具有較該底部為大之厚度。 本發明提供一種用來製造應力增強之M〇s電晶體之方 法。依照本發明之一個實施例，該方法包括形成閘電極 (gate electrode)，該閘電極覆蓋和界定於單晶半導體基 板中之通道區。具有面對該通道區之侧表面之溝槽被蝕： ^入該單晶半導體基板中且鄰近該通道區。溝槽被填滿具有 ^第一濃度之取代原子（substituti〇nal at〇m)之單曰 半導體材料和具有第二濃度之取代原子之第三單晶半導體 材料。第二單晶半導體材料蟲晶生長成具有延著該側表面 之壁厚度足以施加較將由具有第二濃度之單晶半導體材料 所施加應力（若該溝槽僅被填滿第三單晶半導體材料時）為 大之應力於通道區。 # 【實施方式】 ( 下列之詳細說明本質上僅為範例，並不意欲用來限制 f發明或本發明之應用和使用。再者，本發明並不意欲受 珂面之技術領域、先前技術、發明内容、或下列之實施方 式中所提出之任何表示或暗示理論所限制。 單晶矽（m0nocrystal i ine si i 土c〇n)為使用於半導體 2業用來製造半導體裝置和積體電路最常見的半導體材 料’其特徵在於晶格f數，㈣晶體（erystai)之尺寸。藉 由取代非石夕之原子於晶格中，能夠改變所得到的晶體尺 和晶格m若較大的取代料（譬域原子）加人至石夕晶 94149 7 200832566 格中*則晶格常數增加且晶格常數之增加係正比於取代原 .子之浪度。相似情況，若較小的取代原子（譬如碳原子）加 ·入至矽晶格中，則晶格常數減小。局部地加入大的取代原 子至主（host)矽晶格中則於主晶格產生壓縮應力 (C⑽Pressive stress)，而加入小的取代原子至主矽晶格 中則於主晶格產生拉伸應力（tensile stress)。 、已知增加嵌入SiGe之鍺含量則增加應力，該應力能夠 ，被％加於PM0S電晶體之通道，並由此增加電晶體中之主要 ;2子電洞之移動率。亦已知於嵌人^材料之表面具有低 濃度之錯避免某些由於在該表面具有高的錯濃度所招致之 問題。已嘗試藉由下列製程達成KeSiGe主體（bulk)中有 高的鍺濃度和鍺之低表面濃度。溝槽被蝕刻入電晶體之於 通道二端之源極和汲極區中。然後藉由矽鍺之選擇性磊晶 生長（epitaxial growth)製程填滿該等通道。於反應物流 (reactant f 1 ow)中鍺之最初濃度為高而引致高鍺濃度 I SlG_e之'儿積。於經過磊晶生長週期之中途於反應物流中鍺 之濃度減少，而維持著減少濃度之流（fl〇w)直到填滿溝槽 為止。結果為南鍺濃度SiGe下層和低鍺濃度層於該 表面.。雖然由此種製程產生之裝置避免了會由高的鍺濃度 於SiGe之表面所遭受之問題，但是移動率增加不大於會以 填滿溝槽之均勻地低鍺濃度嵌入SiGe所期望者。 於磊晶生長製程中，生長之材料層實質地呈現其正生 長=其上之表面之形象。觀察到不幸地，高鍺濃度SiGe 之選擇性磊晶生長優先從溝槽之底部生長，而因此於溝槽 94149 8 200832566 之侧壁上SiGe膜之生長率（gr〇wth rate)為低，造成於侧 i上僅有鬲鍺濃度SiGe之薄層。也就是說，磊晶生長優先 $結於被發現在溝槽之底部的結晶結構上而非在側壁結晶 結構上。覆蓋面向電晶體通道之側壁之SiGe膜之厚度在施 加應力於通道日t為最重要，以及由習知製程所實現之厚度 不足以達成所希望之通道應力和所希望之移動率增加。提 =依照本發明之各種實施例，提供MQS電晶體和製造此種 裝置之方法，其於鄰近通道之區域中達成高鍺濃度⑽ 之足夠的厚度以最佳化通道應力和移動率增加。 第1至6圖顯示依照本發明之各種實施例之受應力 (stressed)M0S裝置30及用於製造此種M〇s裝置之方法步 ，之剖面圖。於此例示實施例中，受應力m〇s裝置川藉由 單？通道MOS(pM〇s)電晶體所例示。從譬如裝置3〇之受 應力MGS裝置所形成之積體電路能角包含大量之此種電晶 體，以及亦可包含未受應力之聰電晶體及受應力和未受 應力之N通道MOS(NMOS)電晶體。 於M0S電晶體之製造之各種步驟為已知，而為了簡潔 之目的，許多習知之步驟於此處將僅簡單提及，或將其整 個省略而不提供已知之製程細節。雖然詞冑裝置” 適當地指具有金屬閘電極和氧化物間極絕緣體之裝置，但 是該詞彙將用於整篇文章中以指任何包含導電閑電極(不- 論金屬或其他導電材料）的半導體裝置，該導電閘電極位於

閘極絕緣體（不論氧化物或其他絕緣體）之上，而該間極 緣體依次位於半導體基板之上。 、'、G 94149 9 200832566 如第1圖中所例示，依照本發明之實施例之受應力M〇s ' 包日日體30之製造開始於提供半導體基板36，而此種電晶 \體被製造於該半導體基板36中或上。於製造M0S電晶體 30之初始步驟為習知，因此不說明其細節。半導體基板較 佳為具有（1〇〇)表面結晶方向（surface crystal orientation)之矽基板，其中此處所用之詞彙“矽基板，， 和“矽層”包含典型用於半導體工業之相當純的單晶矽材 料以及與其他元素（譬如鍺、碳等）混合之矽。下文中為了 '方便半導體基板36將稱為（但不限定為）矽基板，雖然熟悉 半V體技術者將了解到能夠使用其他的半導體材料。石夕基 板36可以是主體矽晶圓（未顯示），但是較佳為在絕緣層 40上之薄的單晶矽層38(—般已知為絕緣層上覆矽 (silicon-〇n-insulator)或 s〇i)，該絕緣層 4〇依次由載 體晶圓42所支撐。薄矽層38典型具有小於大約2〇〇奈米 (nm)之厚度（取決於被執行之電路功能而定），以及於某些 (應用中較佳具有小於大約90奈米之厚度。薄矽層較佳具有 至少大約5至40歐姆公分之電阻率。矽可以被N型或p 型雜質摻雜，但是較佳為P型摻雜。典型為二氧化矽之介 電絕緣層40較佳具有大約5〇至2〇〇奈米之厚度。 形成隔離區48，其延伸通過單晶矽層％至介電絕緣 層40。隔離區較佳由眾所周知的淺溝槽隔離 trench 1S〇latl〇n，SH)技術形成，其中溝槽被蝕刻入單 晶矽層38中，溝槽被填滿譬如沉積之二氧化矽之介電材 料，以及藉由化學機械平面化法（chemical贴比⑽ 94149 10 200832566 planar i zat ion，CMP)去除過多之二氧化石夕。當需要時，ST I 區域48提供各種電路裝置之間之電性隔離，該等電路裝置 將被形成於單晶矽層38中。於製造STI區域之前或較佳地 於製造STI區域之後，能夠藉由例如離子植入而雜質摻雜 矽層38之選定部分。例如，N型井52能夠被N型雜質摻 雜以用於PM0S電晶體30之製造。 閘極絕緣體54之層形成於矽層38之表面56上，如第 2圖中所示。閘極絕緣體可為於氧化環境中藉由加熱矽基 " 板而形成之熱生長的二氧化矽，或者可以是譬如氧化矽、 氮化矽、譬如HfxSiyOz之高介電常數絕緣體、等等之沉積 之絕緣體。沉積之絕緣體能夠以已知之方法沉積，例如藉 由化學氣相沉積（CVD)、低壓化學氣相沉積（LPCVD)、半大 氣壓 4匕學氣才目沉積（semi—atmospheric chemical vapor deposition，SACVD)、或電漿輔助化學氣相沉積（plasma enhanced chemical vapor deposition，PECVD) 〇 此處顯 示之閘極絕緣體54為熱生長之二氧化矽層，其僅生長在矽 層38之表面56上。閘極絕緣體材料典型為1至10奈米厚， 而較佳具有1至2奈米之厚度。依照本發明之一個實施例， 閘電極形成材料58之層，較佳是多晶矽層，係沉積於閘極 絕緣體之層上。亦可沉積譬如金屬和金屬矽化物之其他導 電閘電極形成材料（以材料本身或具有適當的雜質挣雜能 設定電晶體之所需臨限電壓為條件）。下文中閘電極形成材 料將稱為多晶矽，雖然熟悉此項技術者將了解到亦可使用 其他的材料。若閘電極材料為多晶矽，則藉由矽烷（si 1 ane) 11 94149 200832566 之氫還原作用使用LPCVD將該材料典型沉積至大約5〇至 200奈米之厚度’而較佳至大約1〇〇奈米之厚度。多晶石夕 層較佳沉積為非摻雜多晶石夕，並後續藉由離子植入而被雜 質#雜。譬如氮化梦層之硬遮罩材料6{)之層沉積在多晶石夕 閘電極形成材料之上。該遮罩材料之層⑼為氮切）能藉 由例如PECVD而由二氯石夕烧（dichi〇r〇siw)和氨 (ammonia)之反應而沉積至大約3〇至5〇奈米之厚度。孰染 ^技術者將了解到除了氮切之其它介電材料能沉積作^ 為硬遮罩材料。 、 光二圖、=，_形成材料58和硬遮罩材料以 先子心方式被圖案化（pattern)並钱刻以形成由硬遮罩 材料所覆蓋之閘電極62。能藉由例如於π和册/〇2化學 品（chenu stry)中之電漿姓刻而钱刻多晶石夕於所希望之圖 案，以及能藉由例如於CHF3、CF4、或SFe化學品中之電赞 ㈣而關硬遮罩。在圖案化閘電極之後，依昭本發 -個實施例，氧化矽薄層64被熱生長於閘 ： 側壁65和66上。薄氧化物能夠具有例如大約2至3^

Si二TV】之形成界定通道區68為在閘電極;方 之㈣層38之表㈣部分。較佳情況是通道 晶向（叩如directs)被定向，而使得體】 流動將㈣_晶向。薄氧化物層β4 =，； 以分隔多晶石夕閘電極與隨後沉積之間隔件形成材料。幻 依照本發明之一個實施例之方法繼續，全枓、_ (Manket depc^t)氮切或其他間隔件形成材料（=示） 94149 12 200832566 之層和各向異性b)蝕刻該層以形成覆蓋 -相對側土 6 5和66上之二氧化石夕薄層6 4的間隔件7 〇 (如第 4圖中所不）。氮化矽層沉積至大約8〇至25〇奈米之厚度， 較佺藉由使用二氯矽烷和氨作為反應物的。側壁間 隔件能夠例如藉由使用⑶或挪化學品之反應性離子姓 刻（!'^以“以011以比1叫11趵而被各向異性蝕刻。使用 間隔件7二、閘電極62、和STI 48作為遮罩而钱刻凹部72 ，和74人薄@層38中。因為側壁間隔件作為㈣遮罩，因 此凹部自行對準於閘電極62之侧壁65和66及通道68， 亚且與„閉電極隔開實質相等於側壁間隔件之厚度之距離 (如則唬69所表不）。例如藉由使用術/〇2化學物之反應 J·生離子姓刻（RIE)作各向異性钱刻凹部^和Μ至大約綱 至_奈米之深度（如箭號75所表示）。至少石夕| 38之薄 部分留在溝槽之底表面76下方。 =72和74具有側表面78和8〇，分別地面對通道 二广面76實質地平行於薄編的表面，並且具有 口 /專石夕層3 8的表面5 6相同的处曰/ Λ 於沿著（_晶面（crystal D、、、，方向。底表面76因此位

Plane)。由於通道68定向於 則表面78和8°實質垂直於表面56，該等 擇性蟲晶生長f程將❹79/、、本舍明之貫施例’藉由選 Γ 槽72和74填滿嵌入之⑽82， 4擇性⑽生長製程提供（()11)晶 晶面之生長率。竽馮摆卜4石θ 玍负手回於（100) 表面上，作η 曰θ生長集結於側表面上及於底 疋月匕夠以已知之方式藉由於蟲晶生長期間調整 94149 13 200832566 生長狀況（譬如反應物流、生長溫度、生長壓力、等等，例 如於由Rai-Choudhury，P· 'Schroder，D· K發表於電化學協 會期刊（Journal of the Electrochemical 年5月，第120冊，第5號，第664至668頁之“SELECTIVE SILICON EPITAXY AND ORIENTATION DEPENDENCE OF GROWTH)，中討論者而於（Oil)晶面上達成較高生長率。嵌 入之SiGe82之磊晶生長繼續，以部分填滿溝槽72和74(如 第5圖中所示）。嵌入之siGe 82生長成具有高濃度之鍺， 車父佳大約2 5至4 0原子百分比錯之間。以此種方式生長之 嵌入之SiGe 82於側表面78和80上生長高鍺濃度以(；6 之層84較生長於底表面76上之層86為厚。較佳的情況吾 於側表面™之高錯含量脱具有至少=疋 奈米之厚度。 改曼％擇性羞晶生長狀況以減少錯含量，以及溝槽7 2 和74之其餘部分被填滿低濃度嵌入之SiGe 88(如第6圖 中所不）。較佳的情況是嵌入之SiGe 88具有大約〇至 原子百分比鍺之鍺濃度。溝槽72和74因此被填滿嵌入之 SiGe，該嵌入之SlGe具有沿著面對通道68之側表面之高 鍺濃度之厚壁和低鍺濃度之表面。 依…、本每明之進一步實施例，例示於第5和6圖中之 結構猎由於具有垂直（亦即，實質垂直於表面56)電位偏壓 的兄中磊晶生長高鍺濃度嵌入之以以而達成。朝垂 直方向之磊晶生長率（其為於底表面76上之生長率）將藉 由電漿蝕刻成分而降低。於側表面上生長高鍺濃度心 94149 14 200832566 之所希望之厚度後，能夠改變蠢晶生長狀況以降低溝槽再 填滿之低鍺濃度部分之鍺濃度。低錯含量部分之生長 用電漿壞境或不用電漿環境完成。 σ 依'、本本毛明之進纟貫施例，達成所希望之低濃度錯 slGe之表面和沿著面對電晶體通道之溝槽之側表面 鍺濃度SiGe之充分厚壁以施加較由低錯濃度恤單獨施 加於通道之應力為大之應力之最後結果㈣…圖姓人 第U4圖中所示）。依照本發明之此實施例之方法開始盘 弟1至4圖中所示相同步驟。如第7圖中所示，溝槽72 和74藉由高鍺濃度以(^層9〇(較佳大約25至4〇原胃子百 分比鍺）之選擇性磊晶生長而被再填滿。 方法繼續，全面性沉積氮切或其他間隔件形成材料 圖不）之層，以覆盍閘電極62、側壁間隔件、和爭入 之SiGe 90。間隔件材料之層能夠藉由例wLpcvD而沉積 至至少10至30奈米之厚度。間隔件材料之層被例如用抓 I非等向性蝕刻’以形成覆蓋側壁間隔件7〇的側壁間隔件 =°於替代實施例（未圖示）中’於沉積該間隔件材料之層 (J此去除側壁間隔件7〇，該間隔件材料能沉積至大約 f 4〇奈米之厚度，以及能夠形成具有3G至4G奈米厚度之 車-側壁間隔件。不管是使用二個側壁間隔件或一個車:厚 =壁間隔件’該側壁間隔件、閘電極、和STI被用作為蝕 X·遮罩以及溝槽94和96被蝕刻入嵌入之以以9〇中（如第 圖所不）。溝槽94和96能藉由反應性離子蝕刻而被蝕刻 至大約15至25奈米之深度（如箭號95所表示）。溝槽94 94149 15 200832566 和96自行對準於通道68，並且與該通道隔開有間隔件之 寬度（如箭號97所表示）。 人 如第9圖中所例示，溝槽94和96被再填滿選擇性生 f 長之低錯濃度磊晶Si Ge 100，較佳具有大約〇至2〇原子 百分比之錯濃度。相似於前面的實施例，電晶體具有低鍺 濃度Si Ge表面98和面對通道68之高鍺濃度^ Ge之厚壁。 高鍺濃度SiGe具有足夠的厚度以施加較單獨由低鍺濃度 Si Ge所施加之應力更多的應力於電晶體之通道。 雖然未例示，但是第6和9圖中所示之結構能用習知 之方法完成。習知之步驟包括，例如，去除側壁間隔件7〇、 92並用單-永久側壁間隔件替代他們。永久側壁間隔件用 作為離子植入遮罩，並且導電率決定離子（咖㈣^办 determining ion)被植入於閘電極之任一側上之矽或 中以形成源極和汲極區域。對於·s電晶體，導電率離子 能夠是娜子。熟悉此項技術者將了解到可使用多於一組 之側壁間隔件’以及可實施多於一次之離子植入以產生源 極和汲極延伸區、產生暈圈植入物（hal〇啊⑽）、設定 ^電Μ、等等。側壁間隔件亦能用來形成對源極和汲極 =自行對準之金屬石夕化物接點(Co·”。沉積並加熱 形成金屬之層以引致金屬與暴露之發或SiGe反應 以形成金屬矽化物。不與暴露之矽接觸之金 拉“ 側壁間隔件或STI上之金屬） ：t阢積於 或職/HCU容液中關而去除。^並此猎由在仏〇2爪肌 中，链& 成受應力M0S電晶體 Τ 言如文應力氮化矽之庫力栩宣 愿力襯晨層可沉積在閘電極和金 94149 16 200832566 屬矽化物接點之上。於^ _ 層'平面化介電層、：:：應力襯晨之後接著沉積介電 矽化物接點。然後 刻接觸開口穿過介電層至金屬 ^…、匕㈢由形成在接觸開口1ΐ7之接觸奸宾 plug)和猎由互連接金屬沉積和圖案化 ： 極區域之電接點。 衣战對源極和沒 '貝β例已°兄明用於製造應力增強之PMGS電晶體 之:法。=之方法可用來製造應力增強之 =任-結構或二者結構之製造可整合成用於製造包含受 應力的和非受應力的PM〇s和醜電晶體二者 電路之方法。製造應力婵強 ：?貝體 法，除了薄㈣被；型;

導電衫定離子啼… 和沒極區域用W : 子質接雜、和蟲晶生長於源極和汲極區域 之敗人之材料應具有譬如碳之取代原子而使得生長材料 之晶格常數小於主材料之晶格常數以在電晶體通道^生 縱向拉張應力（tensi0nal stress)。 生 —雖然於本發明之上述詳細說明中已提出至少一個 貫施例’但是應該了解到存在有許多之變化。亦應該了解 到該耗例貫施例或諸範例實施例只是例子，而不意欲 本發明之範圍、應用、或組構於任何方式。而是，以上 詳細說明將提供熟悉此項技術者施行本發明之該範例實施 例或諸範例實施例之方便的路途指引。應了解到在元件之 功能和配置可以作各種之改變而不脫離所附之申請專利 圍與其合法之均等者提出之本發明之範圍。 【圖式簡單說明】 94149 17 200832566 斤上文：、、Ό 口下列之圖式而說明本發明，其中相似之元 ,件符號表示相似之元件，且其中·· ' 第1至6圖顯示依照本發明之各種實施例之受應力 M0S電晶體及其製造方法步驟之剖面圖；以及 …第7至9目’結合第i至4圖，顯示依照本發明之替 代實施例之受應力M0S電晶體及其製造方法步驟之剖面 圖 〇 【主要元件符號說明】 f Qn . 受應力M0S裝置（PM0S電晶體） 半導體基板 38 早晶發層 40 介電絕緣層 42 晶圓 48 隔離區（STI) 52 N型井 54 閘極絕緣體 56 表面 58 閘電極形成材料 60 硬遮罩材料 62 閘電極 64 氧化矽薄層 65 ^ 66 相對侧 68 通道 69、75 箭號 70 側壁間隔件 72、74 凹部（溝槽） 76 底表面 78、80 側表面 82 SiGe 84 厚層 86 層 88 篏入之SiGe 90 高鍺濃度SiGe層 、喪入之SiGe 92 側壁間隔件 94、 96溝槽 95、97 箭號 98 表面 94149 18

Claims (1)

1. 200832566 十、申請專利範圍： 1· 一種用於製造應力增強之M0S裝置之方法，該M0S裝置 具有位於半導體基板之表面的通道區，該方法包括下列 步驟： 钱刻溝槽入該半導體基板中且鄰近該通道區，各該 溝才曰具有面對该通道區的側表面、和底表面 层晶生長具有第一濃度之鍺之第一層之Si Ge於該 等溝槽中，以部分填滿該等溝槽，該第一層之SiGe於 δ亥側表面上具有第一生長率，而於該底表面上具有小於 該第一生長率之第二生長率；以及 —磊晶生長具有小於該第一濃度之第二濃度之鍺之 第二層之SiGe以填滿該等溝槽。 2·如申請專利範圍第1項之方法，其中，該半導體基板為 包括具有（1〇〇)結晶表面方向之矽之基板，該通道區係 沿著【110】晶向被定向，該侧表面具有（〇11)結晶表面 =向以及其中，該磊晶生長第一層之步驟包括調整磊 曰曰生長狀況之步驟以相較於（1〇〇)結晶表面上之磊晶生 長率而增強於（011)結晶表面上之磊晶生長率。 3·如申明專利乾圍第】項之方法，其中，該磊晶生長第一 層之步驟包括於具有實質垂直於該半導體基板之電位 /偏壓的電漿環境中蟲晶生長第一層之步驟。 • ^申請專利範圍第1項之方法，其中，該遙晶生長第- ς曰之步驟包㈣晶生長包括25至40原子百分比錯之 SiGe之層之步驟。 94149 19 200832566 5·申明專利範圍第4項之方法，其中，該磊晶生長第二層 之步驟包括蟲晶生長包括〇至2〇原子百分比鍺之以以 之層之步驟。 如申明專利|巳圍第1項之方法，復包括下列步驟： 形成閘極絕緣體覆蓋該通道區，· 形成閘電極覆蓋該閘極絕緣體； 形成侧壁間隔件於該閘電極上；以及 其中，邊蝕刻溝槽之步驟包括蝕刻溝槽對準於該等 側壁間隔件之步驟。 •―種用於製造應力增強之MGS電晶體之方法，包括下列 步驟： 形成閘極絕緣體覆蓋半導體基板； 、开v成閘電極復盍該閘極絕緣體，該閘電極具有第一 邊緣和第二邊緣； —、、钱刻第—溝槽和第二溝槽人該半導體基板中，該第 雜募心對準於該第—邊緣並與該第—邊緣隔開第一距 心而該第二溝槽對轉該第二邊緣並與該第二邊緣隔 開該弟一距離； 奸」晶生長具有第—濃度之錯之第—層之siGe於該 ^.. 霉毵中，該弟一層具有厚度足以填滿 巧弟一溝槽和該第二溝槽； 样對溝槽和第四溝槽人該第―層中，該第三溝 ㈣=Γ側並與該第一側隔開第二距離，該第二 *大於距離，而該第四溝槽對準於該第二侧並 94149 20 200832566 與该第二側隔開該第二距離；以及 •第一；二生：ΐ有第二濃度之錯之第二層之SiGe於該 产且;ΓΤ溝槽中’該第二濃度小於該第-濃 溝槽和該第四溝槽。、有乐一厂予度足以填滿該第三 8.如申請專利範圍第7項之方法，復包括下列步驟. 形成第一側壁間隔件於今第 ，Λ 上η 一邊緣和該第二邊緣 上^弟-側壁間隔件具有第一厚度；以及 該等第二,該辟钱刻第—溝槽和第二溝槽之步驟包括使用 “、貝、間隔件作為蝕刻遮罩來蝕刻第一、、冓㈣ 第二溝槽之步驟。 弟溝槽和 9·如申請專利範圍第8項之方 少 % J、方去，设包括下列步驟： 7成弟—侧壁間隔件芸 及 是風这夺弟一側壁間隔件；以 其中’触刻第三溝槽和第四溝槽之步驟包 “弟一側壁間隔件作為 和該第四溝槽之步驟。 刻該弟二溝槽 瓜如申=利範圍第8項之方法，復包括下列步驟： ;該蝕刻該第—溝槽 該等第一側壁間隔件； 弟一溝槽之步驟後去除 上；成第第，側壁間隔件於該第-邊緣和該第二邊緣 度，·以及 牛/、有大於該第一厚度之第二厚 其中，該蝕刻第三、畫祕< /夂和第四溝槽之步驟包括使用 94149 21 200832566 該等第二側壁間隔件作為蝕刻遮罩來蝕刻哕第 和該第四溝槽之步驟。 木蝕職乐二溝槽 u,如第7項之方法，其中，該…長第- sky 晶生長包括25至4G原子百分比錯之 e之層之步驟，以及其中，該磊晶生長第 驟包括蟲晶生長包括小於20原子百分 曰夕 SiGe之步驟。 *灸罘一層之 12.二 =具有第一晶格常數之單晶半導縣板中和 步："應力增強之_電晶體之方法，該方法包括下列 並界定於該單晶半導體 形成閘電極，該閘電極覆蓋 基板中之通道區； 蝕刻溝槽入該單晶半導體基板中且鄰近該通道 區，該溝槽具有面對該通道區之側表面、和底表面； 用具有第一濃度之取代原子之第二單晶半導體材 料和具有第二濃度之該取代原子之第三單晶半導體材 料填滿該溝槽，該第二單晶半導體材料具有沿著該側表 面之壁厚度足以施加較具有該第二濃度之單晶半導體、 材料所施加應力為大之應力於該通道區。 13.如申請專利範圍f 12項之方法，其中，該填滿該溝槽 之步驟包括用具有不同於該第一晶格常數之第二晶格曰 常數之單晶材料填滿該溝槽之步驟。 14·如申請專利範圍第12項之方法，其中，該單晶半導體 基板包括單晶矽基板，以及其中，該填滿該溝槽之步驟 94149 22 200832566 :2:具ί第一濃度之鍺之單晶SiGe和具有小於該第 又之第一浪度之鍺之SiGe填滿該溝槽之步驟。 2請專利範圍第12項之方法，其中，該填滿該溝槽 ^驟包括用包括具有錯含量為25至40原子百分比之 iGe之昂二單晶半導體材料和用包括具有鍺含量小於 2子百分比之SiGe之第三單晶半導體材料來填滿該 溝槽之步驟。 16·如申請專利範圍第12項之方法，#中，該填滿該溝槽 7步驟包括用包括具有沿著該側表面有至少之壁 旱度之SiGe之第二單晶半導體材料來填滿該溝槽。 .如申請專利範圍第12項之方法，其中，該填滿該溝槽 之步驟包括下列步驟·· SiGe來填滿該 磊晶生長具有第一濃度之鍺之第一 溝槽； 、、蝕刻第—溝槽入該第一 SiGe中，該第二溝槽與該 通道區隔開有該壁厚度；以及 —猫日日生長具有小於該第一濃度之第二濃度之鍺之 第二SiGe來填滿該第二溝槽。 •如申5月專利範圍第17項之方法，其中，該填滿該溝槽 之步驟包括磊晶生長具有25至4〇原子百分比之鍺濃度 =SiGe之步驟，以及該填滿該第二溝槽之步驟包括磊 曰曰生長具有小於2〇原子百分比之鍺濃度之SiGe之步 驟。 19·如申請專利範圍第12項之方法，#中，該填滿該溝槽 23 94149 200832566 之步驟包括下列步驟·· 用相孕父於該底表面且有菩 長率的石mm 彳表面之加速的生 生長；一生長I程來料該第二單晶半導體材料之 降低該取代原子之濃度；以及 填滿 猫曰曰生長该第2單晶半導體材料以完成該溝槽之 2〇·種應力增強之M0S電晶體，包括·· 具有表面之半導體基板； 位於該半導體基板之該表面之通道區域； 具有第一鍺濃度之第一區域之SiGe，嵌入於該半 導體基板中且具有底部和鄰近該通道區之側部； 具有小於該第一鍺濃度之第二鍺濃度之第二區域 之SiGe，嵌入於該第一區域中，其中，該側部具有大 於該底部之厚度。 94149 24