200832564 九、發明說明： 【發明所屬之技術領域】 本發明係關於一種半導體裝置之製造方法及半導體裝置 者，尤有關於一種MOS (Metal Oxide Semiconductor，金 屬氧化物半導體）型場效電晶體者。 : 【先前技術】 ； 近年來，為了提昇電晶體性能，乃進行對於通道 (channel)區域施加應力（stress)，使汲極電流增大之檢討。 (以應力施加之方法而言，已有在閘極電極形成後形成具有 鬲應力之膜，以將應力施加於通道區域之方法之報告。此 外，亦有將P通道MOS型場效電晶體（PMOSFET)之源極/汲 極區域進行钱刻，且使石夕鍺（silic〇n germanium)(SiGe)層砉 晶成長於該部分，而將應力施加於通道區域之方法之報告 (例如參照專利文獻1)。對於使用此SiGe層之通道區域之應 力施加，係於SiGe層愈接近通道區域，而SiGe層之體積愈 多則愈具效果。 ^ / 在此’茲使用圖6〜圖7說明上述之PMOSFET之製造方 法。首先，如圖6(a)所示，在矽基板11之表面側形成元件 刀離區域（省略圖示）。接著在石夕基板11上經由由氧化石夕所 組成之閘極絕緣膜12而圖案形成由多晶矽所組成之閘極電 極13。此時，將構成閘極絕緣膜12與閘極電極^之各材料 膜、及由氮化矽膜所組成之硬遮罩（hard历“㈡^疊層成膜 於矽基板11上，且將此等疊層膜進行圖案蝕刻。 、 接著，如圖6(b)所示，在覆蓋閘極絕緣膜12、閑極電極 123210.doc 200832564 13及硬遮罩14之狀態下，在矽基板11上形成氮化石夕膜15,。 其後，如圖6(c)所示’藉由乾餘刻法，將該氮化石夕膜 15’（參照前述圖6(b))進行回蝕（etch back)，藉此在閘極絕 緣膜12、閘極電極13及硬遮罩14之兩旁形成側壁（以心 wall) 1 5 〇 接著，如圖6(d)所示，以上述硬遮罩14與側壁15為遮 罩’藉由蝕刻將矽基板11向下挖，即進行所謂凹陷钱刻 (recess etching)，藉此以形成凹陷區域16。其後，藉由使 用稀氟氫酸之洗淨處理，將矽基板丨丨表面之自然氧化膜予 以去除。 接著如圖7(e)所示，使矽鍺（8沿幻層17磊晶成長在凹陷 區域16，亦即被往下挖之矽基板丨丨之表面。藉此，形成含 有一定濃度之Ge之SiGe層17。其後，藉由離子注入法，將 P型雜質導入於SiGe層17，且進行活性化退火（anneal)。藉 此，該SiGe層17即成為源極/汲極區域，而被包夾在矽基 f 板11之源極/汲極區域之閘極電極13正下方之區域即成為 通道區域Ch。 接著如圖7(f)所示，藉由使用熱填酸之濕姓刻，將硬 遮罩14(參照則述圖7(e))去除，而使閑極電極u之表面露 出同時將SiGe層17之表面之自然氧化膜去除。藉由此去 除步驟，側壁15之上部亦被去除。 接下來如圖7(g)戶斤@ ^ 所不，在覆蓋閘極電極13之狀態下，使 鎳（nickle)膜等之高炫1赴人 點金屬膜成膜在含有以以層17上之 石夕基板11上。其後，鞋山 精由進行熱處理，將閘極電極π之表 123210.doc 200832564 面側及SiGe層17之表面側予以矽化物（siHside)化，以形成 由鎳石夕化物所組成之矽化物層S。藉此，使源極/汲極區域 之表面側低電阻化，且減低接觸電阻。 如以上方式，藉由SiGe層17對於通道區域（^之應力施 加，使通道區域Ch偏斜，藉此即可獲得具有充分之載子 (carrier)移動度之PMOSFET。 (專利文獻1)曰本特表2002-530864號公報（尤其參照圖4 及段落編號0030) 【發明内容】 (發明所欲解決之問題） 然而，在上述之半導體裝置之製造方法中，雖然藉由 SiGe層17對於通道區域Ch之應力施加而可謀求载子移動度 之提升，惟在將SiGe層17之表面側予以矽化物化之際，由 於高熔點金屬與矽（si)之反應速度相較於與鍺（Ge)之反應 速度快’因此石夕化物化將局部性進行。藉此，反應容㈣ 成不穩定，而難以將矽化物層S形成均勻之膜狀。因此， 會有無法謀求源極/汲極區域之低電阻化之問題。此外， 由於高溶點金屬對於⑦之擴散係數較高，因此局部性開始 反應時，矽化物層S會異常成長道矽基板u。因此，亦會 有洩漏電流增大之問題。 9 因此’本發明之目的在於提供—種—面將應力施加於通 道區域面將矽化物層形成為膜狀，並且可抑制矽化物 層之異常成長之半導體裝置之製造方法及半導體裝置。 (解決問題之技術手段） 123210.doc 200832564 為了達成上述之目&，ία 、本表明之半導體裝置之穿造方、、i 係以依序特以下之步驟 之“方法 吁试耳先，在第1步驟中， 進仃在矽基板上經由閘極 著，在第2牛•由 緣膜形成閑極電極之步驟。接 在弟〜驟中，進行藉由以閉極電 下挖矽基板之表面層之牛驟 ^ ^ 皁之蝕亥j .眉之步驟。接著，在第3步驟中，進行 使匕3矽鍺（SiGe)層之第！層磊曰 不膺猫日日成長在下挖過之矽基板之 表面之步驟。接著，在篦 、 在弟步驟中，進行在第1層上形成由 鍺濃度較第1層低之SiGe声岑石夕猛 曰歲夕（Sl)層所組成之第2層之步 驟。在其後之第5步驟中，验1、+、〜 矛/哪中，將則述第2層之至少表面側予以 矽化物化，以形成矽化物層。 依據此種半導體裝置之赞；止古 y. , 〇 . ^ 罝您I仏方法，使由SiGe層所組成之 弟1層蟲晶成長於被下控少石 人τ、饭r花之矽基板之區域，由於對於通道 區域施加應力’因此可提升载子移動度。此外，在第^ 上形成由鍺(Ge)濃度較約層更低之⑽層或以層所組成^ 第2層’因此可抑制石夕化物化之局部性進行。藉此，可使 矽化物化反應穩定，而形成均勻膜狀之矽化物層，因此可 謀求接觸電阻之低電阻化。再者，由於P層之鍺濃度較 弟層更鬲口此起作用作為抑制石夕化物化反應之播止層 (stopper)。藉此，可防止矽化物層異常成長到矽基板，且 可抑制洩漏電流。 此外，本發明之半導體裝置係在矽基板上經由閘極絕緣 膜而設有閘極電極者，其特徵為：在前述閘極電極兩側之 月ίι述矽基板經下挖過之區域，依序層積有包含SiGe層之第 1層及由Ge濃度較該第1層更低<SiGe層或Si層所組成之第 123210.doc 200832564 2層，於第2層之至少表面側設有矽化物層。 此種半導體裝置係由上述之製造方法所製造者，藉由由 SiGe層所組成之第1層將應力施加於通道區域，載子移動 度提升。此外，由於在配置於第}層上之由以濃度較第1層 更低之SiGe層或Si層所組成之第2層設有矽化物層，因此 可謀求接觸電阻之低電阻化。 (發明之效果） 如以上所說明，依據本發明之半導體裝置之製造方法及 半、體裝置’可一面提升載子移動度，一面謀求接觸電阻 之低電阻化，且可抑制洩漏電流。因此，可使電晶體之特 性提升。 【實施方式】 以下’根據圖式詳細說明本發明之實施形態。在各實施 形態中，依製造步驟順序說明半導體裝置之構成。 (第1實施形態）
兹使用圖1〜圖3之製造步驟剖面圖說明CMOS (Complementary Metal Oxide Semiconductor，互補性金屬 氧化物半導體）FET中之PMOSFET之製造方法作為本發明 之半導體裝置之製造方法之實施形態之一例。另外，對於 與在先前技術中所說明者相同之構成，賦予相同之符號進 行說明。 首先’如圖1(a)所示，準備由單晶矽所組成之p型矽基 板11 ’且於其表面側形成元件分離區域（省略圖示）。此 時’例如在石夕基板丨〗之表面側形成溝，且形成在該溝内埋 123210.doc -10- 200832564 入例如由氧化石夕膜所組成之絶緑膜之sTi(shaii〇w • tion戋溝槽絕緣）結構之元件分離區域。 接者’在由元件分離區域所分離之矽基板"上，經由例 如由氮氧化石夕膜所組成之閑極絕緣膜12，圖案形成例如由 多晶石夕所組成之間極電極13。此時，將構成閑極絕緣㈣ 與閘極電極13之各材料膜、及例如由氮化石夕膜所組成之硬 遮罩14疊層成膜在石夕基板11±，且將此等疊層膜進行圖案 钱刻。 在此，以上述閘極絕緣膜12之構成材料而言，並不以氮 氧化矽膜為限’亦可是氧化石夕膜，亦可是包含铪(—η— 或銘之金屬氧化膜。此外，以開極電極13而言，並不以多 晶石夕為限，亦可含有金屬材料。 接著，如圖1(b)所示，於覆蓋閘極絕緣膜12、間極電極 13、及硬遮罩14之狀態下’例如使氮切膜15,成膜在石夕基 板11上。接著’如圖i⑷所示，例如藉由乾钱刻法，將氮 化石夕膜15,（參照前述圖1(b))進行回飿，藉此在閉極絕緣膜 12、閘極電極13、及硬遮罩14之側壁形成絕緣性之側壁 15。在此’該側壁15雖係設為例如藉由氮化矽臈來構成， 惟亦可是氮化石夕膜以外’而由氧化石夕膜、氮氧化石夕膜或此 等之疊層結構來構成亦可。 接著，如圖1(d)所示，進行將⑦基板μ表面往下挖之 凹陷#刻。此時’係藉由以閉極電極13上之硬遮罩Μ及側 壁15為遮罩之㈣’進行將石夕基板u之表面層往下挖之凹 陷蝕刻，藉以形成50〜60 mm左右深度之凹陷區域16。在 123210.doc 200832564 此凹陷蝕刻中’係藉由進 仃4向性之餘刻，以使凹陷區域 16擴展至側壁15之下方。々丨1 例如’側壁15下之矽基板Π係予 以餘刻25 nm左右。惟在本發明中，只要在侧壁町，如 後所述存在有形成SiGe層之空間即可，至於側壁Η之寬度 及矽蝕刻ϊ則並未予以規定。其後，冑由使用稀氟氫酸之 洗淨處理’將石夕基板11表面之自然氧化膜去除。 以此蝕刻條件之一你丨而^ ^ 例而吕，係使用四氟化碳（cf4)與氧
(〇2)於钱刻氣體’並將氣體流量設定為CF4/〇2=40/1〇 (ml/min)、處理壓力設定為2 7 &、源極功率設為5〇〇w、 偏壓功率設為5GW來進行。惟上述氣體流量係設為顯示在 標準狀態之體積流量者，且設為之後所示之氣體流量亦相 同〇 另外’在此’雖係說明在設有側壁丨5之狀態下進行凹陷 蝕刻之例，惟即使不設置側壁15而進行凹陷蝕刻時，本發 明亦可適用。 此外’在本實施形態中，係以PM〇SFET之製造方法為 中心進行說明，因此詳細之記載予以省略，惟在形成 NMOSFET時’只要在上述蝕刻步驟之前，於覆蓋硬遮罩 14及側壁15之狀態下，在矽基板丨丨上形成用以保護 NMOSFET區域之氧化矽膜，且於僅將pM〇SFEir區域之氧 化矽膜去除之後，進行上述蝕刻步驟即可。 接著’如圖2(e)所示，使由SiGe層所組成之第丨層21磊晶 成長於凹陷區域16之表面’亦即被往下挖之矽基板11之表 面。藉此’壓縮應力即施加於設於閘極電極丨3下之矽基板 123210.doc -12- 200832564 η之通道區域。在此，#由將第巧幻之以濃度之範圍設 為10 atm%以上20atm%以下，即可效率良好地將應力施加 於通道區$，錢載子移動度提升。此外，第Μ 21之膜 厚雖未特別限定，惟為了更效率良好地將應力施加於設於 閘極電極13正下方之破基板11之通道區域，係以與石夕基板 η之表面相同程度之高度設置為佳。在此，兹將第1層21 以與矽基板11之表面相同程度之高度設置。此外，如後所 述，由於第1層21之Ge濃度係較形成於第}層21上之第2層 更尚，因此藉由該Ge濃度之差，而發揮形成矽化物層在第 2層之際之作為矽化物化反應之擋止層之功能。 以上述第1層21之成膜條件而言，係使用二氯矽烷 (Dichlorosilane (DCS))、藉由氫（h2)稀釋為 i.5 v〇1之氫化 鍺（GeH4)、氣化氫（HC1)作為成膜氣體，且採取氣體流量 為 DCS/GeH^/HCl = 5 0/70/2 5(ml/min)。此外，將處理溫度 設定為550°C〜850°C、處理壓力設定為1.3 kPa〜5.3 kPa。 接著，如圖2(f)所示，在第1層21上，形成由Ge濃度較 第1層21更低之SiGe層或Si層所組成之第2層22。如後所 述，由於在此第2層22係形成矽化物層，因此^濃度係以 較低為佳。具體而言，Ge濃度係以較第1層21低至少1 atm%以上為佳，且為Si層為更佳。在此係例如使si層磊晶 成長作為第2層22。在此，由於上述第1層21係在到達矽基 板11之表面之狀態下設置，因此第2層22係在從矽基板11 之表面隆起之狀態下以例如20 nm之膜厚形成。 以此第2層22之成膜條件而言，係使用DCS作為成膜氣 123210.doc -13 - 200832564 體，且將氣體流量設定為100〜200 (ml/min)、處理溫度設 定為55〇t：、處理壓力設定為L3 kPa來進行。 另外’在此雖係設為使上述以層蟲晶成長，惟由於如上 述在該層係供梦化物層形成’因此除蟲晶成長以外進行成 膜，形成多晶矽亦可。 其後，以硬遮罩14、側壁15作為遮罩，在pM〇SFEi^ 域藉由以例如2 keV之能量、3xl〇i5/cm2之摻雜量進行離子 注入，而將例如由硼（B)所組成之p型雜質導入至上述第工 層21及第2層22。另一方面，在1^]^1〇81^丁區域中，藉由以 例如8 keV之能量、lxl0i5/cm2之掺雜量進行離子注入，而 將例如由磷（P)所組成之n型雜質導入至矽基板u。 接著，如圖2(g)所示，藉由使用例如熱填酸等之藥液之 洗淨處理，將硬遮罩14(參照前述圖2(f))及側壁15(參照前 述圖2(f))加以去除，藉以露出閘極電極13。其後，以例如 1050°C左右進行活性化退火。 接著，如圖2(h)所示，以閘極電極13為遮罩，在 PMOSFET區域中，藉由以例如15 keV之能量、 1.5xl015/cm2之摻雜量進行離子注入，而將例如由BF2所組 成之p型雜質導入至矽基板u、第1層21及第2層22。藉 此在閘極電極13之兩側之石夕基板11形成延伸（extension) 區域E。另一方面，在NM〇SFET區域中，藉由以例如15 keV之能量、lxl〇15/cm2之摻雜量進行離子注入，而將例 如由As所組成之n型雜質導入至矽基板u。 接著如圖3(i)所示，在覆蓋閘極電極13之狀態下，將例 123210.doc -14· 200832564 如氮化矽膜成膜於第2層22上之後，藉由回蝕在閘極電極 1 3、閘極絕緣膜12之兩側形成側壁丨8。此側壁丨8係為了防 止在後步驟要進行之矽化物化之際成膜之高熔點金屬往通 道區域之擴散，而將膜厚形成較使用圖1(c)所說明之侧壁 1 5更厚。另外，在此雖係設為以氮化矽膜來形成側壁1 8， 惟除氮化矽膜以外，亦可使用氮氧化矽膜、氧化矽膜或此 等之疊層膜。 接著’如圖3(j)所示，在將閘極電極13及第2層22(參照 前述圖3(i))之表面之自然氧化膜予以去除之後，例如藉由 賤錢法，在將設有側壁18之閘極電極13予以覆蓋之狀態 下於包含第2層22上之石夕基板11上，形成例如由鎳所組 成之咼熔點金屬膜（省略圖示）。其後，將矽基板丨丨加熱到 供形成鎳秒化物層之250°C〜40CTC。藉此，閘極電極13及 第2層22之表面側即被矽化物化，而在第2層22及閘極電極 13之表面側，形成由鎳矽化物所組成之矽化物層s。在 此’係设為第2層22整體被矽化物化。此時，由於第2層22 之Ge濃度係較第1層21低，因此在第2層22形成均勻之膜狀 之矽化物層S。此外，此時，由於第1層21之(^濃度係較第 2層22更高，因此藉由此^濃度之差，而發揮作為矽化物 化反應之擋止層之功能。藉此，即抑制矽化物層s之異常 成長。 其後，藉由混酸（硫酸、過氧化氫混合液）選擇性地將殘 存於元件分離區域（省略圖示）上及側壁18上之未反應之鎳 膜予以去除之後，為了改善矽化物層S之膜質，再度以 123210.doc -15- 200832564 450°C〜650°C加熱。另外，在此，雖係設為形成鎳矽化物 作為石夕化物層S，惟本發明並不以此為限，亦可形成由鎳 鉑石夕化物、姑石夕化物、鈦石夕化物所組成之砍化物層s。 藉由以上方式，製造以閘極電極丨3正下方之矽基板丨i為 通道區域Ch之PMOSFET。 依據此種半導體裝置之製造方法及藉由此所獲得之半導 體裝置，由於係使由SiGe層所組成之第}層21磊晶成長於 被往下挖之矽基板11之凹陷區域丨6，而將壓縮應力施加於 通道區域Ch，因此載子移動度即可提升。此外，由於在第 1層21上形成由Ge濃度較第1層21更低之siGe層或Si層所組 成之第2層22 ’因此抑制石夕化物化之局部性之進行。藉 此，即可使矽化物化反應穩定，而可形成膜狀之矽化物層 s，因此可謀求接觸電阻之低電阻化。再者，由於第1層21 之Ge /辰度係較第2層22更高，因此可作為抑制石夕化物化反 應之擋止層之功能。藉此，即可防止矽化物層s異常成長 到矽基板11，且抑制洩漏電流。綜上所述，即可使電晶體 之特性提升。 (第2實施形態） 接著使用圖4〜圖5說明本發明之第2實施形態之半導體裝 置之製造方法。另外，將矽基板丨丨之表面往下挖，直到形 成凹陷區域1 6為止之步驟，係設為與使用圖丨（a)〜(幻所說 明之步驟同樣地來進行。 百先，如圖4(a)所示，與第1實施形態相同，使由SiGe層 所組成之第1層21磊晶成長於凹陷區域16之表面，亦即被 123210.doc -16 - 200832564 往下挖之石夕基板u之表面。在此，係以含有l〇 atm%以上 20 atm%以下之濃度範圍之Ge之方式形成第丨層以。藉此， 將麼縮應力施加於設於閘極電極13下之⑪基板此通道區 域。在此，係與第i實施形態相同，將第i層2丨以與矽基板 11之表面相同程度之高度設置。另外，成膜條件係設為以 與第1實施形態相同條件來進行。 接著，如圖4(b)所示，在第1層21上形成由&濃度較第2 層21更局之SiGe層或Ge層所組成之中間層23。此中間層23 係在後步驟中，於將矽化物層形成在形成於中間層23之上 層之第2層之際，發揮作為矽化物化反應之擋止層之功能 者。因此，Ge濃度係以較高為佳，而若為Qe層則更佳。 在此，係設為以例如i nm左右之膜厚形成Ge層作為中間層 23 〇 以此時之成膜條件之一例而言，係使用藉由H2稀釋為 1.5 vol%之GeH4作為成膜氣體，且將氣體流量設定為1〇〇 ml/min、處理溫度設定為7〇(rc、處理壓力設定為13 kPa。惟此時之Ge層並未磊晶成長於第1層21上，而係以吸 附於第1層21之表面之狀態形成。 另外，在此雖係設為形成Ge層作為中間層23，惟亦可是 Ge浪度較第1層21更高之SiGe層。此時，係以&濃度較 atm/〇更咼之方式形成由yGe層所組成之中間層23。 接著，在中間層23上形成由Ge濃度較上述第}層21更低 之SiGe層或Si層所組成之第2層22。在此，係設為與第1實 施形態相同，以相同之成膜條件形成si層以作為第2層 123210.doc -17- 200832564 22。此時’由於si層係形成於上述以層上，因此非以蠢晶 成長，而是以吸附於上述Ge層上之狀態形成。 其後之步驟係與在第丨實施形態使用圖2(g)〜圖3⑴所說 明之步驟同樣地進行。亦即，以硬遮罩14、側壁15為遮 罩將P型雜質導入至第2層22、中間層23、第1層21。 接著，如圖4⑷所示，藉由將硬遮罩14(參照前述圖4(b)) • 及側壁15(參照前述圖4(b))予以去除，使閘極電極13露 出。其後，如圖4(d)所示，例如以l〇5(TC左右進行活性化 退火。接著，以閘極電極13為遮罩，進行離子注入，藉此 形成延伸區域E。 接者如圖5 (e)所示’在閘極電極1 3、閘極絕緣膜12之 兩側形成側壁18。 接著’如圖5(f)所示，在將閘極電極13及第2層22(參照 前述圖5(e))之表面之自然氧化膜予以去除之後，於覆蓋設 有側壁18之閘極電極13之狀態下，在包含第2層22上之矽 ( 基板11上形成鎳膜（省略圖示）。其後，藉由進行熱處理， 在第2層22及閘極電極13之表面側形成由鎳矽化物所組成 : 之矽化物層S。此時，由於第2層22之Ge濃度較第1層21 低’因此在第2層22形成均勻之膜狀之石夕化物層s。此外， •此時’由於中間層23之Ge濃度顯著地較第2層22更高，因 此確實發揮作為矽化物反應之擋止層之功能。藉此，即抑 制矽化物層S之異常成長。 其後’藉由混酸選擇性地將殘存於元件分離區域（省略 圖不）上及側壁1 5上之未反應之高熔點金屬膜予以去除之 123210.doc -18- 200832564 後’再度以45(TC〜650°C進行加熱。 藉由以上方式，製造以閘極電極13正下方之矽基板U為 通道區域Ch之PMOSFET。 即使疋此種半導體裝置之製造方法及藉由此所獲得之半 導體裝置，亦係藉由使由SiGe層所組成之第1層21磊晶成 長於被往下挖之矽基板丨丨之凹陷區域16，而將壓縮應力施 加於通道區域Ch，因此載子移動度即可提升。此外，由於 在中間層23上形成由Ge濃度較第1層21更低之SiGe層或以 層所組成之弟2層22，因此抑制石夕化物化之局部性之進 行。藉此，即可使矽化物化反應穩定，而可形成膜狀之矽 化物層S，因此可謀求接觸電阻之低電阻化。 此外，再者，由於中間層23之^濃度係較第1層21更 南’因此可作為抑制石夕化物化反應之播止層之功能。尤其 依據本實施形態，由於中間層23係由Ge層所形成，因此可 確實防止石夕化物層S異常成長到矽基板U，且抑制洩漏電 流。 綜上所述，即可使電晶體之特性提升。 (變形例1) 另外，在上述第2實施形態中，雖係使Ge層成膜作為中 間層23 ’惟藉由離子注入法來形成該Ge層亦可。此時，係 在使用圖4(b)所說明之步驟中，以例如2·5 kev之能量、 5xl014at〇ms/cm2之條件進行Ge之離子注入。藉此，從第^ 層21之表面直到5 nm左右之深度即成為&之高濃度區域， 而供中間層23形成。此外，在上述離子注入之後，藉由進 123210.doc -19- 200832564 行例如1 000°c左右之熱處理，使結晶性恢復亦可。 即使是此種半導體裝置之製造方法及藉由此所獲得之半 導體裝置’亦係由於使由SiGe層所組成之第1層21、Ge濃 度較第1層21咼之中間層23、Ge濃度較第1層2 1低之第2層 2 2形成於凹陷區域1 6之表面，因此可達到與第2實施形態 相同之效果。 【圖式簡單說明】 圖1(a)〜(d)係為用以說明本發明之半導體裝置之製造方 法之第1實施形態之製造步驟剖面圖（其丨）。 圖2(e)〜(h)係為用以說明本發明之半導體裝置之製造方 法之第1實施形態之製造步驟剖面圖（其2)。 圖3(i)〜(j)係為用以說明本發明之半導體裝置之製造方法 之第1實施形態之製造步驟剖面圖（其2)。 S 4(a) (d)係為用以說明本發明之半導體裝置之製造方 法之第2實施形態之製造步驟剖面圖（其丨）。 、圖5(e)⑴係為用以說明本發明之半導體裝置之製造方 法之第2實施形態之製造步驟剖面圖(其2)。 圖6(a)⑷係為用以說明習知之半導體裝置之製造方法 之製造步驟剖面圖（其1 )。 圖7(e)〜（g)係為用以說明 几1白夭口之半導體裝置之製造方法 之製造步驟剖面圖（其2)。 【主要元件符號說明】 11 矽基板 12 閘極絕緣膜 123210.d〇c •20- 200832564 13 閘 極電極 21 第 1層 22 第 2層 23 中 間層 S 矽化物層 (/ 123210.doc -21 -