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TW200832404A - Low-power DRAM and method for driving the same - Google Patents

Low-power DRAM and method for driving the same Download PDF

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TW200832404A
TW200832404A TW096139541A TW96139541A TW200832404A TW 200832404 A TW200832404 A TW 200832404A TW 096139541 A TW096139541 A TW 096139541A TW 96139541 A TW96139541 A TW 96139541A TW 200832404 A TW200832404 A TW 200832404A
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TW096139541A
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Inventor
Yong-Ki Kim
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Hynix Semiconductor Inc
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Publication date
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Description

200832404 九、發明說明： 【發明所屬之技術領域】 本發明係關於一種半導體裝置，且更特定言之，係關於 一種動態隨機存取記憶體（DRAM)架構。 【先前技術】 DRAM使用時間多工定址方法。在輸入列位址選通 (RAS)信號時鎖存列位址，且在輸入行位址選通（CAs)信號 時鎖存行位址。當輸入RAS信號時，選擇預定記憶體單元 陣列且啟用字線驅動器及感測放大器。當輸入C AS信號 時，確定讀取或寫入操作。鎖存待存取之行位址且最後確 定待輸入/輸出之資料的位置。 大體而言，在輸入CAS信號前，DRAM之記憶體單元陣 列不可確定待存取之記憶體單元的位置。此外，DRAM必 須服從RAS信號與CAS信號之間的時差（tRCD)。需要該時 差（tRCD)以確保啟用字線及感測放大器所必需之時間。 換言之，習知DRAM在用於啟用記憶體單元陣列之列定 址時序與用於確定記憶體單元之最後位置的行定址時序之 間具有時差。 因為習知DRAM不可在列定址時序處確定最後記憶體單 元陣列，所以啟用記憶體單元陣列之感測放大器陣列以充 當列快取。此時，單元陣列之預定數目稱作頁大小。該頁 大小由行位址之數目確定。 具體a之’回應於RAS& 虎而啟用一頁之記憶體單元陣 列。其後，回應於CAS信號而提供行位址以確定待最後輸 125604.doc 200832404 入/輸出之資料的位置。 然而，習知DRAM具有的結構問題在於啟用一頁而不考 慮在一存取循環期間將最後輸入/輸出之資料的大小，因 此導致過多功率消耗。 【發明内容】 本發明之實施例針對提供一種可減少由記憶體存取造成 之功率消耗的DRAM，及一種驅動低功率dram之方法。 根據本發明之第一態樣，提供一種動態隨機存取記憶 體’其包括：一位址鎖存器，其經組態以回應於列位址選 通（RAS)信號而鎖存列位址且回應於行位址選通（CAS)信號 而鎖存行位址；一列解碼器，其經組態以解碼列位址；一 啟用器’其經組態以解碼行位址之最高有效位元（MSB)的 一部分以局部地啟用對應於列位址之一頁區域的一部分； 及一行解碼器，其經組態以解碼行位址。 根據本發明之第二態樣，提供一種動態隨機存取記憶 體’其包括：一位址鎖存器，其經組態以回應於列位址選 通（RAS)信號而鎖存列位址且回應於行位址選通（CAS)信號 而鎖存行位址；一列解碼器，其經組態以解碼列位址；一 MSB碼解碼器，其經組態以解碼行位址之MSB位元的一部 刀以產生頁區域選擇信號；一列元件，其經組態以回應於 頁區域選擇信號而局部地啟用對應於列位址之一頁區域的 一部分。 根據本發明之第三態樣，提供一種驅動動態隨機存取記 憶體之方法’其包括：回應於列位址選通（RAS)信號而鎖 125604.doc 200832404 存列位址；解碼列位址；回應於行位址選通（CAS)信號而 鎖存行位址；解碼行位址之最高有效位元（MSB)的一部分 以局部地啟用對應於列位址之一頁區域的一部分；及解碼 行位址。 【實施方式】 在下文中將參看隨附圖式詳細描述根據本發明之低功率 DRAM及驅動低功率DRAM之方法。 圖1為根據本發明之實施例之DRAM的方塊圖。 參看圖1，DRAM包括：指令輸入通道1 0，其經組態以 接收指令/RAS、/CAS、/WE及/CS以用於與外部介面連 接；位址输入通道20，其經組態以接收位址信號ADD ;記 憶庫位址輸入通道30，其經組態以接收記憶庫位址BS;及 輸入/輸出（I/O)埠80，其經組態以輸入/輸出資料。 此DRAM界面與藉由緩衝外部時脈CLK而產生之内部時 脈ICLOCK同步操作，且提供位址資訊以用於啟用 DRAM，指定待存取之記憶體單元的位置，及指定資料輸 入/輸出位置，同時執行資料輸入/輸出循環。 DRAM進一步包括指令解碼器40、位址正反器50、 RAS/CAS控制器60及HIT區塊70。指令解碼器40解碼經由 指令輸入通道10輸入之指令/RAS、/CAS、/WE及/CS以產 生内部指令信號，例如，内部RAS信號IRAS、内部CAS信 號ICAS等。位址正反器50儲存經由位址輸入通道20輸入之 位址信號ADD，且在RAS循環或CAS循環中選擇位址。 HIT區塊70解碼行位址CA之2個最高有效位元（MSB)位元 125604.doc 200832404 (CAI、CAJ)以產生頁區域選擇信號HIT—COL。RAS/CAS控 制器60回應於記憶庫位址BS、内部RAS信號IRAS及内部 CAS信號ICAS而產生用於執行列循環或行循環之控制信號 及資料路徑。控制信號包括記憶庫控制信號CTRL_BANK 及輸出啟用信號OE。 DRAM亦包括複數個記憶體組BANK<0:3>，及用於在 I/O埠80與記憶體組BANK<0:3>之間進行資料交換的I/O放 大器陣列90。記憶體組BANK<0:3>之每一者包括用於解碼 自位址正反器50輸入之列位址ADD_ROW的X-解碼器，及 用於解碼自位址正反器50輸入之行位址ADD—COL的Y-解 碼器。 圖2為圖1中所示之DRAM的時序圖。下文將參看圖2描 述DRAM之操作。 在輸入作用中指令ACT時（T0)，同時提供列位址RA及記 憶庫位址BS。列位址RA儲存於位址正反器50中，且列解 碼器解碼列位址RA。 在輸入讀取指令RD時（T1)，同時提供行位址CA。行位 址CA儲存於位址正反器50中。在輸入作用中指令ACT後在 下一時脈處輸入讀取指令RD。亦即，可在啟動RAS信號後 在下一時脈處啟動CAS信號。此在具有附加延時（AL)之系 統中為可能的。正常RAS至CAS延遲時間（tRCD)為3tCK。 亦即，在自啟動RAS信號之3tCK後啟動CAS信號。然而， 歸因於附加延時（AL)(tAL=2)，可盡可能快地啟動CAS信 號。因為在内部行循環開始前先前地輸入行位址CA，所 125604.doc 200832404 以HIT區塊70可藉由解碼行位址CA之2個MSB位元而產生 頁區域選擇信號HIT_COL。頁區域選擇信號HIT_COL輸入 至字線驅動器及位元線感測放大器（BLSA)啟用器。因此， 有選擇地啟用將在根據經解碼之列位址RA選擇之字線中 執行行存取所在的頁區域之位元線感測放大器。 其後，内部行循環在滿足RAS至CAS延遲時間（tRCD)之 時序（T3)處開始。行位址CA儲存於位址正反器50中且經解 碼。 在CAS延時（CL)(tCL=3)後輸出資料。 圖3A為圖1中所示之位址正反器50的電路圖。 參看圖3A，位址正反器50包括鎖存器310，第一至第三 「反及」閘NAND3 0、NAND31及NAND32，第一至第三反 相器INV30、INV31及INV32，及第一D正反器320及第二D 正反器330。鎖存器310經組態以回應於内部時脈ICLOCK 而鎖存位址信號ADD<N>。第一「反及」閘NAND30經組 態以接收自鎖存器310輸出之位址信號及内部RAS信號 IRAS。第一反相器INV30經組態以使第一「反及」閘 NAND3 0之輸出信號反相以輸出列位址ADD_ROW<N>。第 一 D正反器320及第二D正反器330經組態以回應於内部時 脈ICLOCK而使自鎖存器310輸出之位址信號延遲了附加延 時（AL)(tAL=2tCK)。第二「反及」閘NAND3 1經組態以接 收第二D正反器信號330之輸出信號及内部CAS信號 ICAS。第二反相器INV31經組態以使第二「反及」閘 NAND3 1之輸出信號反相以輸出行位址ADD_COL<N>。第 125604.doc 200832404 三「反及」閘NAND32經組態以接收自鎖存器310輸出之位 址信號及内部CAS信號ICAS。第三反相器INV32經組態以 使第三「反及」閘NAND32之輸出信號反相以輸出行位址 MSB信號 CA<N>。 第三「反及」閘NAND32及第三反相器INV32並非對所 有位址位元是必要的。僅有對應於待單獨解碼之行位址之 MSB碼的位址位元為必要的。 圖3B為圖3A中所示之第一 D正反器320的電路圖，且圖 3C為圖3A中所示之鎖存器310的電路圖。第二D正反器330 具有與第一D正反器之結構相同的結構。因為鎖存器310及 D正反器320及330之組態為熟知的，所以將省略其詳細描 述。 圖4為圖1中所示之HIT區塊70的電路圖。 參看圖4，HIT區塊70包括第一至第八反相器INV40至 INV47、第一至第四「反及」閘NAND40至NAND43。第一 反相器INV40及第二反相器INV41經組態以接收行位址之 MSB碼CAI以輸出差動對信號CAI2B及CAI2。第三反相器 INV42及第四反相器INV43經組態以接收行位址之MSB碼 CAJ以輸出差動對信號CAJ2B及CAJ2。第一「反及」閘 NAND40經組態以接收差動對信號CAI2B及CAJ2B。第五 反相器INV44經組態以使第一「反及」閘NAND40之輸出 信號反相以輸出第一頁區域選擇信號HIT_COL<0>。第二 「反及」閘NAND41經組態以接收差動對信號CAI2B及 CAJ2。第六反相器INV45經組態以使第二「反及」閘 125604.doc -10- 200832404 NAND41之輸出信號反相以輸出第二頁區域選擇信號 HIT—C0L<1>。第三「反及」閘NAND42經組態以接收差 動對信號CAI2及CAJ2B。第七反相器INV46經組態以使第 三「反及」閘NAND42之輸出信號反相以輸出第三頁區域 . 選擇信號HIT—COL<2>。第四「反及」閘NAND43經組態 以接收差動對信號CAI2及CAJ2。第八反相器INV47經組態 以使第四「反及」閘NAND43之輸出信號反相以輸出第四 頁區域選擇信號HIT COL<3>。 HIT區塊70為用於分析行位址之MSB碼CAI及CAJ的解碼 器。HIT區塊70僅在由行位址指定之特定區域處啟用列元 件（例如，字線驅動器及/或BLSA陣列）。若列元件未由頁 區域選擇信號HIT_COL指定，則即使列元件包括於相同頁 中，亦不可啟動其。 圖5為圖1中所示之記憶體組的方塊圖。 參看圖5，記憶體組ΒΑΝΚ<0:3>2每一者包括複數個記 φ 憶體區塊，每一記憶體區塊具有複數個記憶體矩陣。記憶 體矩陣為構成記憶體單元陣列之實體最小單位。 記憶體矩陣連接至字線驅動器陣列及BLSA陣列。 ’ 在字線驅動器陣列與BLS A陣列之相交處界定副孔。用 • 於驅動BLSA陣列及字線驅動器之邏輯定位於副孔處。邏 輯之實例包括BLSA啟用器。 圖6為圖5中所示之單元矩陣及核心驅動器的方塊圖。 參看圖6，頁區域選擇信號HIT_COL輸入至字線驅動器 及BLSA啟用器，且可根據列位址選擇單元矩陣之列元 125604.doc -11 - 200832404 件。 圖7為圖5中所示之BLSA啟用器的電路圖。 參看圖7，BLSA啟用器包括「反及」閘NAND70，第一 至第三反相器INV70、INV71及INV72，第一 PMOS電晶體 MP70及第二PMOS電晶體MP71，及第一 NMOS電晶體 MN70及第二NMOS電晶體MN71。「反及」閘NAND70經組 態以接收記憶體區塊啟用信號BLOCK JEN及頁區域選擇信 號HIT—COL。第一反相器INV70經組態以使「反及」閘 NAND70之輸出信號反相。第二反相器INV71經組態以使 第一反相器INV70之輸出信號反相。第三反相器INV72經 組態以使「反及」閘NAND70之輸出信號反相。第一 PMOS電晶體MP70具有接收第二反相器INV71之輸出信號 的閘極、連接至核心電壓端子VCORE之源極，及連接至位 元線感測放大器之上拉電壓線RT0的汲極。第一 NMOS電 晶體MN70具有接收第二反相器INV71之輸出信號的閘極、 連接至位元線預充電壓端子VBLP之源極，及連接至位元 線感測放大器之上拉電壓線RT0的汲極。第二PMOS電晶 體MP71具有接收第三反相器INV72之輸出信號的閘極、連 接至位元線預充電壓端子VBLP之源極，及連接至位元線 感測放大器之下拉電壓線SB的汲極。第二NMOS電晶體 MN71具有接收第三反相器INV72之輸出信號的閘極、連接 至接地電壓端子VSS之源極，及連接至位元線感測放大器 之下拉電壓線SB的汲極。 圖8為圖5中所示之字線驅動器的電路圖。 125604.doc -12- 200832404 參看圖8，字線驅動器包括閘極級及源極級。閘極級接 收包括於記憶體區塊中之初級列解碼器的輸出信號，且源 極級接收包括於記憶體區塊中之次級列解碼器的輸出信 號。初級解碼器及次級解碼器可分別為列解碼器及PX解碼 器 800。 字線驅動器之閘極級包括「反及」閘NAND80、PMOS 電晶體MP80，及第一 NMOS電晶體MN80及第二NMOS電 晶體MN81。「反及」閘NAND80經組態以接收頁區域選擇 信號HIT—COL及列解碼器之輸出信號。第一 PMOS電晶體 MP80具有接收主字線信號MWLB之閘極、接收「反及」 閘NAND80之輸出信號的源極，及連接至對應子字線WL之 汲極。第一 NMOS電晶體MN80具有接收主字線信號MWLB 之閘極、連接至接地電壓端子VSS之源極，及連接至子字 線WL之汲極。第二NMOS電晶體MN81具有接收經反相之 PX信號PXB的閘極、連接至接地電壓端子VSS之源極，及 連接至子字線WL之汲極。 字線驅動器之源極級包括CMOS反相器，其經組態以接 收PX解碼器800之輸出信號以輸出PX信號PX。可用PMOS 電晶體MP81及NMOS電晶體MN82來實施CMOS反相器。 在根據本發明之實施例的DRAM中，在輸入作用中指令 時，有選擇地啟用由行位址之MSB碼確定的區域之記憶體 單元，而不啟用連接至由列位址確定之字線的整個記憶體 單元（頁）。因此，可最小化記憶體存取中之功率消耗。
儘管在以上實施例中2個MSB位元已用作行位址之MSB 125604.doc -13- 200832404 碼，但可改變MSB位元之數目。 儘管已參看特定實施例描述本發明，但熟習此項技術者 應顯見在不脫離以下申請專利範圍中界定之本發明之精神 及範轉的情況下，可進行各種改變及修改。 【圖式簡單說明】 圖1為根據本發明之實施例之DRAM的方塊圖； 圖2為圖1中所示之dram的時序圖； 圖3A為圖1中所示之位址正反器的電路圖； 圖3B為圖3A中所示之第一 〇正反器的電路圖； 圖3C為圖3A中所示之鎖存器的電路圖； 圖4為圖1中所示之hit區塊的電路圖； 圖5為圖1中所示之記憶體組的方塊圖； 圖6為圖5中所示之單元矩陣及核心驅動器的方塊圖； 圖7為圖5中所示之blSA啟用器的電路圖；及 圖8為圖5中所示之字線驅動器的電路圖。 【主要元件符號說明】 10 指令輸入通道 20 位址輸入通道 30 記憶庫位址輸入通道 40 指令解碼器 50 位址正反器 60 RAS/CAS控制器 70 HIT區塊 80 輸入/輸出（I/O)埠 125604.doc -14- 200832404 90 I/O放大器陣列 310 鎖存器 320 第一D正反器 330 第二D正反器 800 PX解碼器 ACT 作用中指令 ADD 位址信號 ADD_COL 行位址 ADD_COL<N> 行位址 ADD_ROW 列位址 ADD_ROW<N> 列位址 ADD<N> 位址信號 BANK<0> 記憶體組 BANK<1> 記憶體組 BANK<2> 記憶體組 BANK<3> 記憶體組 BLOCK—EN 記憶體區塊啟用信號 BS 記憶庫位址 CA 行位址 CA<N> 行位址MSB信號 CAIMSB 碼 CAI2、CAI2B 差動對信號 CAJ2、CAJ2B 差動對信號 CAJMSB 碼 125604.doc -15- 200832404 CLK 外部時脈 CTRL_BANK 記憶庫控制信號 HIT_COL 頁區域選擇信號 HIT_COLUMN<0> 第一頁區域選擇信號 HIT_C0LUMN<1> 第二頁區域選擇信號 HIT_COLUMN<2> 第三頁區域選擇信號 HIT_COLUMN<3> 第四頁區域選擇信號 ICAS 内部CAS信號 ICLOCK 内部時脈 INV30 第一反相器 INV31 第二反相器 INV32 第三反相器 INV40 第一反相器 INV41 第二反相器 INV42 第三反相器 INV43 第四反相器 INV44 第五反相器 INV45 弟六反相益 INV46 第七反相器 INV47 第八反相器 INV70 第一反相器 INV71 第二反相器 INV72 第三反相器 IRAS 内部RAS信號 125604.doc -16-
200832404 MN70 MN71 MN80 MN81 MN82 MP70 MP71 MP80 MP81
MWLB NAND30 NAND31 NAND32 NAND40 NAND41 NAND42 NAND43 N AND 70 NAND80
OE
PX
PXB
/RAS、/CAS、/WE及/CS RA 第一 NMOS電晶體 第二NMOS電晶體 第一 NMOS電晶體 第二NMOS電晶體 NMOS電晶體 第一 PMOS電晶體 第二PMOS電晶體 PMOS電晶體 PMOS電晶體 主字線信號 第一「反及」閘 第二「反及」閘 第三「反及」閘 第一「反及」閘 第二「反及」閘 第三「反及」閘 第四「反及」閘 「反及」閘 「反及」閘 輸出啟用信號 PX信號 經反相之PX信號 指令 列位址 125604.doc 17- 200832404 RD 讀取指令 RTO 上拉電壓線 SB 下拉電壓線 VBLP 位元線預充電壓端子 VCORE 核心電壓端子 VSS 接地電壓端子 WL 子字線
125604.doc 18-

Claims (1)

  1. 200832404 十、申請專利範圍： 1 · 一種動態隨機存取記憶體，其包含： 一位址鎖存器，其經組態以回應於一列位址選通 (RAS)信號而鎖存一列位址，且回應於一行位址選通 - (CAS)#號而鎖存一行位址； 一列解碼器，其經組態以解碼該列位址； 一啟用器，其經組態以解碼該行位址之最高有效位元 φ (MSB)的一部分，以局部地啟用對應於該列位址之一頁 區域的一部分；及 一行解碼器，其經組態以解碼該行位址。 2·如請求項1之動態隨機存取記憶體，其中該位址鎖存器 包含一用於支援一附加延時規格之延遲元件。 3 · 種動態隨機存取記憶體，其包含： 位址鎖存器，其經組態以回應於一列位址選通 (RAS)h號而鎖存一列位址，且回應於一行位址選通 φ (CAS)^號而鎖存一行位址； 一列解碼器，其經組態以解碼該列位址； MSB碼解碼器，其經組態以解碼該行位址之％把位 • 元的一部分，以產生一頁區域選擇信號； - 一列元件，其經組態以回應於該頁區域選擇信號，而 局部地啟精應於㈣位址之1區域的—部分。 4·如^項3之動態隨機存取記憶體，其中該位址鎖存器 包合一用於支援一附加延時規格之延遲元件。 5·如請求項3之動態隨機存取記憶體，其中該位址鎖存器 I25604.doc 200832404 • 6. 包含： -鎖存器，其經組態以回應於—内部時脈而鎖存 址位元； -第-「反及」閘，其經組態以接收自該鎖存器輪出 之該位址位元及該RAS信號； 一第一反相器，其經組態以使該第一「反及」閘之 輸出信號反相以輸出一列位址位元； 一-正反器，其經組態以使自該鎖存器輪出之該位址位 元延遲附加延時； 一第二「反及」閘，其經組態以接收該正反器之一輸 出信號及該CAS信號；及 則 一第二反相器，其經組態以使該第二^ 輪^號反㈣料—行位絲心 及」間之— 如凊求項5之動態隨機存取記憶體，其中該位址鎖存器 進一步包含： • 第一「反及」閘，其經組態以接收自該鎖存器輸出 之該位址位元及該CAS信號；及 Η - 7. 8. 第二反相器，其經組態以使該第三「反及」閘之一 輸出仏號反相以輸出一 MSB碼位元。 如μ求項3之動態隨機存取記憶體，其中該MSB碼解碼 器解碼該行位址之2個以上MSB位元。 如明求項3之動態隨機存取記憶體，其中該列元件包含 字線驅動器及一位元線感測放大器啟用器。 9. ”月求項8之動態隨機存取記憶體，其中該位元線感測 125604.doc 200832404 放大器啟用器回應於一記憶體區塊啟用信號及該頁區域 選擇信號而供應一位元線感測放大器之一上拉電壓線及 一下拉電壓線。 10.如請求項8之動態隨機存取記憶體’其中該字線驅動器 回應於該列解碼器之一輪出信號及該頁區域選擇信號而 驅動一對應子字線。 11 · 一種驅動一動態隨機存取記憶體之方法，其包含： 回應於一列位址選通（RAS)信號而鎖存一列位址； 解碼該列位址； 回應於一行位址選通（CAS)信號而鎖存一行位址； 解碼該行位址之最高有效位元（MSB)的一部分，以局 部地啟用對應於該列位址之一頁區域的一部分；及 解碼該行位址。 12·如請求項11之方法，其中該解碼該行位址之MSB的該部 分包括：解碼該行位址之2個以上MSB位元。 125604.doc
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