TW200835164A - Methods and systems for implementing a digital-to-analog converter - Google Patents

Description

200835164 九、發明說明： 【先前技術】 一數位-類比轉換器（DAC)表示一用以從一類比信號之二 進制、數位表示中產生類比信號之電路。簡單而言，若將 一 DAC之輸入耦合至適當計算電路並將輸出耦合至一適當 變換器配置，則建立一數位音訊系統。 現代電子器件趨向於更加複雜。例如，大多數桌上或膝 上型電腦及甚至可攜式娛樂器件（例如美國加利福尼亞州

Cupertino的 Apple Computer，Inc.公司的 iP〇dTM)可使用高度 複雜的DAC從儲存或流式數位資料中產生高保真音訊。 例如，關於可攜式器件，可使用最低數量功率及/或最 小形狀因數來產生最高品質音響之器件具有極高價值。因 此’製造者不斷嘗試改良DAC設計，追求改良輸出品質並 降低功率要求及/或DAC大小或DAC扮演不可或缺角色之 音訊電路之大小。 本申請案係關於一種可用以在最低功率要求及/或最低 足跡下產生高保真音訊輸出之改良DAC架構。 【發明内容】 在一具體實施例中，本發明係關於一種用於將數位輸入 資料轉換成類比資料之數位-類b轉換器（DAC)電路。該 DAC電路包括一輸入主機介面電路，其係經組態用以接收 數位輸入資料。該DAC電路進一步包括一内插器電路，其 係經組態用以内插該輸入主機介面電路所接收之數位輸入 資料之至少一部分並產生内插資料，其中該内插器電路係 125466.doc 200835164 使用多個内插器級來執行，該等内插器級共用一用於計算 該内插資料之算術單元。 在另一具體實施例中，本發明係關於一種用於將數位輪 入資料轉換成類比資料之數位_類比轉換器（DAC)電路。該 DAC電路包括一輪入主機介面電路與一内插器電路，該輪 入主機介面電路係經組態用以接收該數位輸入資料。該 DAC電路還包括一耦合至該内插器電路之音量控制電路， 該内插器電路與該音量控制電路係經組態用以接收該數位 輸入貝料並輸出音量加權及内插資料。該DAC電路額外包 括一雜訊整形器電路，其係耦合以接收該音量加權及内插 資料來產生減小寬度整形器輸出。該DAC電路進一步包括 一轉變產生器電路，其係經組態用以產生一轉變信號。該 DAC電路還包括—脈寬調變器電路，其係經組態用以接收 該減〗寬度正形器輸出並在該DAC正在一第一狀態下運作 時從該減小寬度整形器輸出產生一第一脈衝碼調變信號。 該脈寬調變器電路係經組態用以接收該轉變信號以在該 DAC正在一第二狀態下運作時從該轉變信號產生一第二脈 衝碼调變信號。該第二狀態具有一通電條件與一斷電條件 之至少一者之特性。該第一狀態具有除該通電條件與該斷 電條件之至少一者外之運作條件之特性。 在另一具體實施例中，本發明係關於一種用於將數位輪 入貝料轉換成類比資料之數位_類比轉換器（DAC)電路。該 DAC電路包括一輸入主機介面電路，其係經組態用以接收 該數位輸入資料。該DAC電路還包括一内插器電路，其係 125466.doc 200835164 經組態用以内插該輸入主機介面電路所接收之數位輸入資 料之至少一部分並產生内插資料。該DAC電路額外包括一 音篁控制電路’其係經組態用以從該内插資料中產生音量 加權資料。該DAC電路還包括一雜訊整形器電路，其係用 以減小該音量加權資料之字寬度來產生減小寬度整形器輸 出。 在另一具體實施例中，本發明係關於一種用於將數位輸 入資料轉換成類比資料之數位-類比轉換器（DAC)電路。該 DAC電路包括一輸入主機介面電路，其係經組態用以接收 該數位輸入資料。該DAC電路還包括一内插器電路與一音 量控制電路，該音量控制電路係耦合至該内插器電路。該 内插器電路與該音量控制電路係經組態用以從該輸入主機 介面電路接收該數位輸入資料並輸出音量加權及内插資 料。該DAC電路還包括一雜訊整形器電路，其係耦合以接 收該音I加權及内插資料來產生減小寬度整形器輸出。該 電路進步包括一脈寬調變器電路，其係經組態用以 接收该減小寬度整形器輸出並從該減小寬度整形器輸出中 產生一第一脈衝碼調變信號。該DAc電路額外包括一類比 輸出電路其包括一輸出緩衝器與一低通濾波器，用於接 收该第一脈衝碼調變信號並輸出該類比信號，其中該輸入 主機介面電路運用與一第一時脈域相關聯之一第一時脈， 該内插器電路、該音量控制電路及該雜訊整形器電路、及 該脈，調變電路之至少—部分運用與―第二時脈域相關聯 之一第二時脈，該第二時脈相對於該第一時脈不同步。 125466.doc 200835164 …口，]圖不’在本發明之詳細說明書中更詳細 地說明本發明之該些及其他特徵。 【實施方式】 現在將參考附圖所示之本發明之—些具體實施例來詳細 說明本發明。在以下詳細說明中，提出許多特定細節，以 便提供本發明之—徹底理解。然而，習知此項技術者應清 楚’本發明可在沒有某些或所有該些特定細節下加以執 行在其他μ例中，未詳細說明熟知處理步驟及/或結 構，以免無謂地混淆本發明。 下文說明各種具體實施例，包括多個方法及技術。應記 住，本發明還可能涵蓋製造物品，包括一電腦可讀取媒 體二在其上儲存用於完成本發明技術之具體實施例之電腦 可呼取札令。該電腦可讀取媒體可包括（例如）半導體、磁 性、士光磁、光學或用於儲存電腦可讀取碼之其他形式電腦 可讀取媒體。此外，本發明還可涵蓋用於實踐本發明之具 體實施例之裝置。此類裝置可包括專用及/或可程式化電 路，以完成本發明之具體實施例之相關任務。此類裝置之 範例在適當程式化時包括一通用電腦及/或一專用計算器 件並可包括一電腦/計算裝置與專用/可程式化電路組合， 其係調適用於本發明之具體實施例之各種相關任務。 依據本發明之具體實施例，提供一種完全適用於執行為 IP核〜之改良DAC架構。即，依據本發明之具體實施 例所揭示之DAC架構可容易地整合成一積體電路之部分， 在該積體電路上還可執行一電子器件（例如前述ip〇DTM)之 I25466.doc 200835164 其他組件。藉由將本發明DAC設計成一 IP核心，可在不同 晶片上系統（SOC)積體電路内容易地再使用本發明DAC以 執行不同數位音訊器件。 作為本文所運用之術語，一數位音訊器件表示一電子器 件或組件，其係經組態用以從數位資料（例如其包括流式 數位資料、儲存數位資料或產生的數位資料）產生音訊音 響栺號或貝獻於其產生。因而該等數位音訊器件不僅涵蓋 計算裝置（例如桌上或膝上型電腦），而且還涵蓋娛樂器件 (例如音樂播放器或視訊播放器）或其組件，其係經組態用 以從數位信號產生可聽見音響信號或貢獻於其產生。此 外，該等數位音訊器件可採用任一形狀因數，例如包括組 態以僅在插入電源線時運作之器件或組態以依靠電池運作 之可攜式器件。 在一具體實施例中，本發明DAC表示一使用七個功能組 塊來執行之過取樣DAC。該些功能組塊係一輸入介面、一 内插器、一音量控制、一雜訊整形器、一脈寬調變器、一 輸出緩衝器及一類比低通濾波器。該些功能組塊之多個組 塊已加以創新來促進一低功率、高保真]〇八(：：Ip核心之整體 目標。 在一具體實施例中，提供一種特殊用途功能組塊（稱為 轉變產生器），以藉由解決將電路元件從一無功率狀態變 成一以一方式施加功率來引起均衡而無可聽見假音之狀態 之需求來改良音訊輸出品質。該轉變產生器實質上減小或 排除可聽見的”不連貫之聲音"，有時由於前述暫態回應而 125466.doc -10 - 200835164 聽到此聲。本文稍後將詳細說明該轉變產生5|。 在一具體實施例中，提供分離時脈域，使得不同功能組 塊可基於不同時脈以不同速度來運作。例如，特定組塊 (例如輸出緩衝器）可以一特定速率運作以輸出所需樂聲。 在該輸出組塊以一給定速度工作以輸出期望音樂曲調時， 其他計算組塊可能以更高速度運作並因而可能能夠預先計 异並緩衝資料。使用足夠的缓衝器，可關閉該等計算組塊 以節省功率。在該緩衝器空置時，可再次開啟該等計算組 塊來計算並緩衝額外資料。本文稍後將提供關於分離時脈 域之細節。 如更早所述，在本發明之具體實施例中，本發明Dac係 使用七個功能組塊來執行。在下列揭示内容中，將依次說 明該些組塊之各組塊。圖丨顯示依據本發明之一具體實施 例之本發明DAC之高階邏輯方塊圖架構。關於圖〗，將先 簡要論述該等主要功能組塊之各功能組塊。在隨後圖式 中，將詳細說明包含圖1之本發明DAC之該等功能組塊。 如圖1所示，顯示一輸入資料組塊1〇〇，其接收並緩衝資 料以供一内插器組塊102使用，該内插器組塊係經組態用 以根據下游處理需要來内插該輸入資料流。内插器組塊 之輸出係施加至一音量控制組塊1〇4。音量控制組塊 1〇4從内插器組塊102接收該内插資料並在一具體實施例中 將該内插資料乘以一音量控制字來將音量調整至使用者所 設定之位準。音量控制組塊104接著輸出該產生字至雜訊 整形器組塊106，該雜訊整形器組塊係用於減小數位_類比 125466.doc -11 - 200835164 轉換所需之字寬度之主組件。 〜脈寬調變器組塊1GS從雜訊整形器組㈣6接收減小寬度 字以使用脈寬調變來產生—！位元輸出用於數位·類比= 換。輸出缓衝器110與類比低通濾波器112使用來自脈寬調 變組塊108之輪出來完成數位_類比轉換。 如上述，一轉變產生器組塊114係提供用以排除可聽見 假音’該等假音係在最初施加功率或最後移除功率時，由 於包含：出緩衝器110與類比低通濾波器112之類比輸出網 路之暫悲回應而產生。在一具體實施例中，轉變產生器 114施加一上升餘弦錐度至該脈寬調變器。稍後將結合圖 8A及8B來論述轉變產生器組塊114。 一般而言，經由該輸入資料介面施加至該DAC之資料可 採用許多形式。在—範例性執行方案中，該輸人資料係在 44.1 kHz下取樣的每通道16位元立體聲。在其他執行方案 中，可運用每通道不同位元數及/或不同取樣率。將實際 資料傳送至DAC㈣在下游處理發料根據需求來加以實 行。該輸入資料彳面接收並緩衝欲轉換資料以供該内插器 使用。 圖2顯示一輸入資料介面，其係一般此項技術中所用的 該等輸入資料介面。如圖2所示，來自主機之資料（例如表 不來自儲存記憶體之音樂的資料流）係由兩組暫存器2〇2及 204來接收，該等暫存器分別表示用於左通道内插器與右 通道内插器的該等暫存器組。用於左通道内插器之暫存器 組202包括一暫存器202a與一暫存器2〇汕，暫存器係 125466.doc -12- 200835164 由主機寫入選通信號來計時，暫存器2021}係由一來自内插 器組塊102之一内插器輸入選通來計時。該主機寫入選通 引起暫存器202a捕獲資料匯流排2〇1上出現的資料，而該 内插器輸入選通引起將來自暫存器2〇2a之資料傳輸至輸出 2〇3以提供至左通道内插器。同樣地，用於右通道内插器 之暫存器組204包括一暫存器204a與一暫存器2〇4b，暫存 器204a係由主機寫入選通信號來計時，暫存器川仆係由一 來自内插器組塊102之一内插器輸入選通來計時。

應記住，儘管本文範例論述在此級顯式解多工至左右通 道内，但還可藉由在各級（例如該内插級、在該雜訊整形 器内的數位濾波器、該雜訊整形器之雜訊整形pcM輸出） 的中間結果中說明左料資料及右料f料綠序處理該 等左通道樣本及右通道樣本。在一具體實施例中，在該等 中間級的儲存數量可能增加且可指派多個暫存器給左通道 資料及右通道資料（例如奇數暫存器用於左通道資料及偶 數暫存器用於右通道資料或_些類似方案），使得一時脈 相位可用於在左通道諸上運作而另_時脈相位可用於在 右通道資料上運作。轉變至輸出時脈域將會允許重新計時 左通道資料與右通道資料，以在D/A轉換時間上—致，故 該運作將會對於DAC效能基本不可見。 I度係用於數位_類比轉換 生此類減小字寬度之組成步驟制以根據下游處理需要來 内插輸入資料流。該内插器表示用於實行此功能之纽件。 先前技術-般已提出具有阻帶增益足以將内插信號内取 125466.doc •13- 200835164 樣影像衰減至通道量化雜訊底部位準之内㈣設計。此約 束要求元成相當大的計算。一代表性設計使用一三fir濾 波器級聯，該等濾波器具有125、25及5個分接頭長度。〜 本發明者在此處意識到，用於内插器成功運作之一充分 =件係I減該等取樣影像，使得基帶信號及其衰減影像之 總^小於將會驅動下游雜訊整形器進人—超載狀態之振 幅。提高先前技術中的約束允許相當大程度地降低内插器 複雜性及因此其功率要求。比較先前技術，一内插器具體 只施例要求長度47、7及3個分接頭的一 fir級聯。本發明 FiR渡波15藉由約束其成半頻帶來獲得更多效率，即内核 之所有偶樣本均等於零，且該濾波器係一偶函數。一般藉 由固口法來設計半頻帶濾波器，但在本發明之具體實施例 中，雷米茲（Remez)交換技術的一簡單修改係用以設計具 ，最佳柴比雪夫（Chebyshev)誤差之半頻帶濾波器。此技術 隶先係由Mintzer揭示。參見f· Mintzer的，，論半頻帶、第三 帶及第N帶FIR濾波器及其設計”，IEEE聲學、語音及信號 處理學報，卷ASSP-30，第5號，1982年10月，第734一8 頁。 如此項技術中所熟知，當内插信號已以取樣率充分增加 日守，可運用一零階保持以僅使用一保持暫存器來實現取樣 率增加’該保持暫存器可隱含於運作之間。 在一範例性執行方案中，運用一算術元件及二記憶體來 執行該内插器。下文將結合圖3更詳細地論述此特定執行 方案。在此執行方案中，一記憶體係隨機存取（RAM)的， 125466.doc •14- 200835164 而第二記憶體係唯讀（ROM)的。該ROM包含固定濾波器内 核資料與一 3位元控制欄位（但在控制欄位元内的位元數目 可取決於執行方案而變化）之一微程式。當程式計數器改 變值時，將實行在提供微程式集内的一特定指令。為了節 省功率，該算術元件可實行許多計算並將其儲存於一佇列 内以供下游級工作用，接著在一斷電狀態下閒置，直至下 游級要求更多資料。 資料路徑回授允許在RAM内將一内插級之結果移動至下 一級。該等濾波器之半頻帶性質允許藉由進一步避免乘以 零並利用濾波器偶對稱來節省計算。内插器邏輯使用該隔 離時脈域架構（如本文稍後所述），以獲得進一步節省並降 低功率要求。 圖3顯示依據本發明之一具體實施例之一内插器組塊 300。顯示算術元件3〇2具有一乘法器3〇4、一加法器及 一累積暫存器308。記憶體3 10包括一 R0M記憶體組塊32〇 與一 RAM記憶體組塊33〇。R〇M記憶體組塊32〇儲存複數 個微程式322a、322b、322c、322d(其實際數目可能取決 於所需内插器級數目而變化）。該等微程式322a、32几、 322c及322d之每一者具有一相關聯控制欄位324&、32朴、 324〇及324(1，如所示。 RAM^ 體組塊33〇儲存複數個資料部分七、 332c、332d，各資料部分係與一對應微程式322a_322d相 關聯。資料部分332a_332d係以—FIF〇方式構造，使得所 儲存的第一資料部分係爆出的第一資料部分。一程式計數 125466.doc -15- 200835164 器決定算術元件302所要運用之微程式322a-322d(及因而資 料部分332a-332d)。該等微程式322a-322d之每一者及其相 關聯資料部分（即資料部分332a-332d之一）執行一内插器 級。 在圖3之範例中的内插器内，資料可從輸入資料介面組 塊100流入RAM内的FIFO資料部分332a-3 32d之一者内，從 FIFO資料部分332a-332d之一流至算術元件302之乘法器 304，從累積暫存器308流回至加法器306内，或從累積暫 存器308流至下一 FIFO資料部分，該FIFO資料部分係與 RAM記憶體組塊330内的下一内插器級相關聯。採用來自 微程式322a-322d之一之微碼形式的資料係還從ROM記憶 體組塊320提供至乘法器304。該資料流係受耦合至RAM記 憶體組塊330、ROM記憶體組塊320及算術單元302之控制 邏輯的控制。 如所述，程式計數器340選擇微程式322a_322d之哪個微 程式並運用相關聯FIFO資料部分。該等微程式322a-322d 之每一者具有一相關聯控制欄位，其可表示（例如）一 3位元 控制欄位。當該資料計數器值匹配一特定微程式之該等控 制欄位值時，運用該微程式（及相關聯FIF0資料組塊）。與 該等微程式相關聯之該等控制欄位值可能係預定義值，其 允許精確控制内插器級排序。一般而言，在各微程式内的 碼及相關聯控制欄位值係在工廠或在組態設定時提供於 ROM内以控制該等内插器級之運作。該程式計數器值還供 該控制邏輯用以決定如何在RAM記憶體組塊330、ROM記 125466.doc -16 - 200835164 憶體組塊320及算術單元302之中移動資料。 累積暫存器308累積乘法器304(其使用該等微程式之一 運作在該等FIFO之一内的延遲輸入資料上）所提供之乘積 並與加法器306内的先前結果一起累積。一 H 、 ^ 旦累積，便將 結果儲存於暫存器308内，其係在下一級需要時回授至加 法器306或經由資料路徑350輸出至雜訊整形器1〇6。

如從前述可瞭解，該内插器組塊不需要具有多個算術單 兀之多個級聯内插器級。使用一單一算術單元來取代多個 算術單元有利地減小執行該内插器所需之空間數量。 一般而言，一音訊DAC之一典型組件係一可獨立調整音 量控制，故使用者可根據其喜好來設定音響位準。先前技 術一般將音量控制放置於該内插器之輸入處。但本發明者 意識到，可藉由將音量控制放置於内插器輸出與雜訊整形 器輸入之間來獲得邏輯及功率減小。此方式下，一般丨6位 元輸入資料係在17位元精度下透過該内插器來遞送。該音 量控制要求額外位元，以便防止過多額外雜訊及信號失 真。一音量控制範圍之一合理選擇係3〇 dB，其在資料路 徑内要求5個額外位元。此執行方案表示一適度、卻有限 的邏輯及功率節省。 執行音篁控制要求將内插資料乘以一音量控制字。不是 使用一顯式額外乘法來實現此舉，本發明之一具體實施例 使用值表用於最後内插器級。由於此係一具有内核 值{1，2，1}之簡單三分接頭FIR濾波器，故易於使用所需音 篁控制錐度所加權之值來構建一表。於是來自最後内插器 125466.doc -17- 200835164 級之輸出係-21位元字而非來自先前級之-17位元字。此 方案減小邏輯及功率，卻被-R0M表之輕微損失所抵銷。 該音量控制錐度可能係-任意函數。在一具體實施例 中’運用依據心、理聲學文獻之-算_度，敎獻規定常 見的響度算術感知。另一錐度候選者將係上升餘弦 〇.5n+c〇s(arg)] ’其具錢望頻譜特性。其他候選者亦可 行0

該音篁控制運用零交越摘測來更新該等計算用r〇m值之 指標。如此項技術中所熟知’以—任意方式改變—數位音 rt號1位準可容易地產生—步階不連續性，其會聽成一 商二耳在執行方案中，主機提出一要求更新R0M指 標之請求°在—請求未決之情況下m兄。首先， 開始一逾時計數器，其:欠-臨界_器查看較器輸出以 決定該信號之絕對值是否遞減至一在零附近的間隔内。當 該信職人偵測窗口内_，更新R0M指標，從而影響音量 變化在4逾時4數II到達其最終計數時該信號不落入該 傾測臨界窗口内之情況下，該最終計數會強迫音量更新。 此排除使用者感覺到在其要求改變音量之請求與音量實際 變化之間的一不期望延遲。該偵測窗口及逾時週期可在一 #又I範SI _LH代表值係在[_fs/1G24，fs/1G24]上的振幅 及4096個樣本。 中，運用長度47、7、3及 ，第四級可能已經係一零 一三分接頭濾波器，以便 最後，在一範例性内插器級聯 3分接頭的四濾波器級。如上述 階保持。在一執行方案中，運用 125466.doc -18- 200835164 執行音量控制方案。還可藉由 器内核值{1，2，1}來#彳胃立吏用間早二分接頭濾波 I，，丨术獲侍音量控制之進一 許主機寫人-音量控制字（V至 * 卩可允 實行-硬體左移一以實… 持暫存器，並接著 以實現一組内核值{vcw VCW}。在所輸出字寬 vcw’ 又門此將允許使用任意音量錐 度0 ，外’該音量錐度可在硬體内而非此處所含主機軟體内

來產± t法均會實現提供—彈性且低廉構件以 控制並更新音量錐度之目標。 圖4A至4C顯示依據本發明之—具體實施例之音量控制 組塊1〇4之各種具體實施例。圖4A顯示一執行方案4〇〇，其 中運用一乘法器402與一查找表404。查找表4〇4表示一音 量控制係數表並可執行於RAM或R〇M内。來自最後内插 器級的貧料406乘以一值（408)，該値係使用音量控制字值 (410)而從查找表404獲得的。該輸出（412)表示欲提供至該 雜訊整形器組塊之音量加權資料。 圖4B顯示另一執行方案，其中運用在該算術單元内的乘 法器（例如圖3之算術單元302之乘法器304)，以便執行音量 控制功能。藉由使用一現有乘法器而不需要一分離乘法 器，圖4B之具體實施例有利地要求更小執行空間。在此情 況下，該等3濾波器内核420、422及424(在一範例中具有 分接頭長度47、7及3)執行該内插器功能。具有3分接頭濾 波器内核值{1，2，1}之第四濾波器内核係設定成一具有32内 核值（顯示為426-0至426-31)之表格，以容納施加至一選擇 125466.doc -19 - 200835164 解碼器430之5位元音量控制字。該音量控制字選擇η個内 核值426·〇至426_31之哪個内核值來執行音量控制功能。例 如，該些内核濾、波器值可儲存於圖3之R〇M記憶體組塊32〇 内。 日圖4C顯示藉由直接使用簡單三分接頭内核值之音 量控制功能之另一執行方案。在此執行方案中，主機寫入 一音量控制字（vcw)至一保持暫存器（46〇)，並接著實行一 硬體左移一（使用算術偏移單元462)以實現一組内核值 {VCW，2*VCW，VCW}。程式計數器偏接著選擇（經由選 擇^塊4646)欲運用的内核值來執行音量控制功能。在輸 出字寬度内，此將允許使用所述任意音量錐度。 -般而言，該雜訊整形器表示用以減小數位-類比轉換 所需字寬度之主構件。在一具體實施例中，運用一類型栌 耳塔西格瑪調變器，其係稱為—誤差回授（不同於輸出: 授）結構。較有利㈣，比較設計輸出回授結構之難度， 該誤差回授結構設計上更簡單。 5顯示依據本發明之—具體實施例之—範例性雜訊整 形執打方案。在—範例性雜訊整形器執行方案中，將來 自音量控制（由於音量控制電路運用該内插器之至少一些 電路’故在-具體實施例中其與該内插器整體執行）之U 位元結果施加至—加法器（圖5中5()2)之—埠。該加法器產 生-22位元輸出。該22位元輸出係受箝制（經由圖$之飽和 箝位504)以確保該和不回歸；相反，其飽和。接著將該Μ 位兀結果分割成兩部分，即四個最高有效位元與十八個最 125466.doc -20- 200835164 低有效位元。4 MSB係來自該雜訊整形器之輸出。i⑽ 係誤差回授。 該誤差回授係施加至-隱高通滤波器，然後將該⑽高 通滤波器輸出施加至上述輸入加法器。該高通遽波器設計 開始於-微分器’其具有一轉移函數H(z)=〇_z l)3 D此濾 波器具有一增益，其在迴路尼奎斯特…”“^頻率下增2 至一因數8。此相當於增加三個額外位元來形成一未失真 冋通輸出。藉由維持該輸入加法器寬度與該誤差回授字寬 度乘以該高通回應增益相同，該迴路保持穩定，使得沒有 任何飽和或回歸現象發生。 事實上，该差分器在一有限帶寬上工作，於是其相對於 頻率單調增加增益會引起效能劣化。為了減輕此點，該高 通回應之該等零係偏移以形成一更寬阻帶。在第三階回應 下，操縱該等三個零，使得一個留在直流處而其他係移動 至音訊帶（大約18 kHz)上端附近。此最佳化產生一調變器 雜訊轉移函數，其在一更寬頻寬上以一較低位準維持阻帶 增盈’精此減輕使用一微分器轉移函數所引起之效能劣 化。 對於該第三階雜訊整形器，對於一差分器回應，用於該 誤差回授之該等FIR内核值係{3，-3，1}。該最佳化程序將此 變成{2.977，-2.977，1}。在圖5中，三個暫存器510、512及 5 14與三個乘法器520、522及524執行回授迴路。為了進一 步簡化一具體實施例，運用偏移及加法運算來執行該些内 核。所用擴展具有四項：2 + 1-1/32+1/128。此給出一回 125466.doc -21 - 200835164 應，可忽略其與最佳化回應之差異。 最後，當該信號輸入接近零時，將一抖動信號（540)添 加至輸入以確保較佳效能、沒有假音。該抖動係藉由使用 最大長度序列之熟知技術來產生。在一具體實施例中，該 抖動係以雜訊整形|§速率來更新，並使用一長度214至1之 MLS(最大長度序列）。模擬顯示在一較寬範圍上改變長度 沒有任何問題。該抖動可施加於該雜訊整形器迴路内的二 位置之一。第一選擇係用以增加該抖動至誤差回授，之後 將其施加至該FIR濾波器。此具有衰減在頻帶内可能的任 何雜訊成分之好處。作為一簡化，將該抖動施加至該輸入 加法器，比例縮放，使得將表示一 6位元2補數數量之抖動 添加至該21位元輸入信號，該等二字在其LSB上對齊。此 簡化節省一加法器且不產生任何可測量的結果差異。 該雜訊整形器之4位元輸出係藉由脈寬調變而變換成一 i 位疋輸出用於數位-類比轉換。在一具體實施例中，該脈 寬調變從該雜訊整形器22位元輸出中取得5 MSB並增加+ι 以將大約5 MSB四捨五入成一 4位元結果。接著使用此4位 元結果來計算輸出脈衝之寬度。& 了最小化失真，該輸出 脈寬係在PWM載波週期中心附近以一對稱方式變化。此可 認為保持波形重心恆定；若僅藉由從該載波之開始點或結 束點起計數來，，組裝”該PWM，則重心隨該調變值而移動， 從而引I失真。對稱施加調變避免此點，但其卻要求將 PWM粒度增加因數二。 範例性執行方案使用4位元輸入來存取一碼薄表以產 125466.doc -22- 200835164 生K際PWM輸出。該碼薄表返回一串32取樣值，其係零或 一。該輸出時脈掃描此向;f ’需要時設定或清空該輸出。 諸如使用此項技術中所習知之重新計時暫存器之技術可用 於確保輸出沒有短時脈衝波。圖6顯示針對各種碼pwM組 塊之一範例性輸出。 接著來自該脈寬調變器之單一位元輸出將被轉換成一類 比信號。要獲得成功轉換，期望使該輸出緩衝器在其從一 狀態切換至另一狀態時顯示一可忽略的輸出組抗差異。 該緩衝器接著驅動一類比重構濾波器。圖7顯示一類比 重構濾波器範例。此濾波器係一低通濾波器，其截止頻率 係在40與70 kHz之間。實際截止頻率可依據執行方案而變 化。在該濾波器截止頻率與上部頻帶邊緣之間維持一八度 在音訊頻帶上推動更嚴重的群延遲失真，使得音訊頻帶内 的回應受到内插器級聯之第一級回應的支配。該低通濾波 器一般係第二階，使得其不產生過多插入損失。在頻帶 外’使用此類;慮波器’雜訊趨向於迅速地衰減，以該雜訊 整形器取樣率下降·4〇 dB。 一般而言，該DAC之一典型具體實施例產生一輸出信 號，其在零與某正電壓之間擺動。該轉變產生器解決該類 比輸出網路之暫態回應問題。 一般而言’將此"單極"PWM施加至類比低通濾波器，接 著她加至一解I禺電谷器，使得實際類比輸出將會係”雙 極”。該解耦電容器具有一橫跨其發展的V+/2電壓，該電 容可藉由施加該PWM輸出來充電。 125466.doc -23 - 200835164 /、體κ知例中’該轉變產生器施加一上升餘弦錐度 至一施加至輸出之PWM。此具有形式G.5[1+⑽㈣)]。此 函數可使用簡單硬體來產生，即執行一第二階遞迴區段的 ^ 加法|§。此區段係初始化，使訂㊂二·^，且該 皮二'係遞增一固定數目的時間步階，直至同等地 arg一 〇。此在區段輸出内產生一平滑上升餘弦變化，接著 將z、知加至該脈寬調變器，雖然使用一更高PWM時脈來支 杈所需更寬字寬度，一般係丨丨位元。 圖8JV顯示依據本發明之一具體實施例之一轉變控制組塊 之範例性執行方案。轉變控制組塊800在啟動或關閉情 形期間提供一上升餘弦錐度至該pWM組塊。上升餘弦錐度 係針對其期望頻譜特性而選擇，但可運用其他錐度。轉變 控制組塊800執行一二階遞迴網路，其係由二暫存器802及 804、一加法器806及一算術右移單元8〇8來執行。該算術 偏移單元將在其輸入接收到的字右移28位元，導致將一極 小值輸入至暫存器8〇4内。暫存器8〇2及8〇4係設定至該等 初始條件。時脈814遞增該遞迴區段，提供輸出816至該 PWM組塊以在啟動期間運用。向後運行該遞迴區段產生一 輸出816其可在關閉運作期間提供至該PWM組塊。圖8B 顯示依據本發明之一具體實施例之一簡化pwM組塊，其具 有一 PWM電路850與一選擇電路852。在正常運作期間， PWM電路850從該雜訊整形器之輸出接收資料。在啟動或 關閉條件期間，PWM電路850從該轉變產生器組塊之輸出 接收資料。 125466.doc •24· 200835164 、圖9顯示執行方案，其中該DAC係劃分成三個時脈 域，各可使用—不目時脈來運作。時脈域902包含該輸入 資料介面組塊。時脈域904包含該内插器組塊、該音量控 制組塊、該雜訊整形器組塊、該轉變產生器組塊、及該脈 寬調變器組塊之部分。時脈域906包含該脈寬調變器組塊 之-部分與該輸出緩衝器組塊之一部分。該些時脈域係藉 由FIFO(在該等時脈域之間且未顯示）來連結，該等具

有旗唬。在圖9之範命j中，纟一上游時脈域（例如時脈域 4)内的電路可咼速處理資料持續一較短時間週期，將結 果儲存於—FIF〇内，接著進人-間置模式以節省功率。隨 著在職）内的結果資料由該下游時脈域（例如時脈域9〇6) /肖耗至某預定義位準，該旗號係設定至唤醒該上游時脈域 電路以允許上游時脈域再次開始處理資料。依次方式，由 於僅唤醒在-上游時脈域㈣電路（例如在時脈域_内的 電路，其趨向於在活動㈣耗大多數功率）並根據需要來 要未處理資料，故利用現代電路所提供之更高速度，同時 最佳化功率消耗。 可明白，本發明之具體實施例執行一種自含式dac’其 尤其適用作-_心’特別適用於s〇c(晶片上系統）執行 方案。在-具體實施例中，在設定音量控制字之後，可接 收輸入資料並提供每通道元輸出而不需要進一步調整 或輸入。該轉變產生器之該等暫存器可預载入多個值，或 者需要時’該轉變產生器之該等暫存器可具有自訂值以自 ㈣轉變產生器組塊用於一特定應用。應用多個技術來運 125466.doc -25- 200835164 用特定電路（例如算術元件302)來實行DAC中的多個功铲 藉此引起空間節省。還應用多個技術來每功能組塊運：更 少電路來獲得進一步空間節省。藉由根據需要來運用多個 時脈域並開啟選擇性電路，還實現功率節省。

儘管就數個具體實施例已說明本發明，存在多個變更、 列舉及等效物，其均殘離本發明之料。還應注意，存 在許多執行本發明之方法及裝置之#代性方式。因此希望 隨附申請專利範圍視為包括所有此類變更、列舉及等效 物，其均不脫離本發明之真實精神及範疇。 【圖式簡單說明】 本發明係在附圖之圖示中以範例方式而非限制性方式來 說明，在圖中相同參考數字引用相似元件且其中： 圖1顯示依據本發明之一具體實施例本發明dac之 邏輯方塊圖架構。 ^、 :顯示一輸入資料介面’其係-般此項技術所用之該 4輸入資料介面。 圖3顯不依據本發明 Θ SA ^ 豕个知月之具體實施例之一内插器組塊。 一圖从顯示依據本發明之—具體實施例之音量控制功能之 執行方案，其中運用一乘法器與一查找表。 圖4B顯示依據本發明之一具體實施例之另一執行方案， ^中運用在該演算法單元内的乘法器來執行音量控制功 月b ° 圖4C顯示依據本發明之一 分接頭内核值{1，2，1}之音 具體實施例藉由直接使用簡單 量控制功能之另一執行方案。 125466.doc -26- 200835164 圖5顯示依據本發明之一具體實施例之一範例性雜訊整 开> 器執行方案。 圖6顯不依據本發明之一具體實施例針對各種碼該PWM 組塊之一範例性輸出。 圖7顯不依據本發明之一具體實施例之一類比重建濾波 器範例。 圖8 A顯示依據本發明之一具體實施例之一轉變控制組塊 之一範例性執行方案。 圖8B顯示依據本發明之一具體實施例之一簡化PWM組 塊，其具有一 PWM電路與一選擇電路。 圖9顯示一執行方案，其中該DAC係劃分成三個時脈 域’各可使用一不同時脈來運作。 【主要元件符號說明】 100 輸入資料組塊 102 内插器組塊 104 音量控制組塊 106 雜訊整形器組塊 108 脈寬調變器組塊 110 輸出緩衝器 112 類比低通濾波器 114 轉變產生器組塊 201 資料匯流排 202a 暫存器 202b 暫存器 125466.doc •27· 200835164

204a 暫存器 204b 暫存器 300 内插器組塊 302 算術元件 3 04 乘法器 306 加法器 308 累積暫存器 310 記憶體 320 ROM記憶體組塊 322a 微程式 322b 微程式 322c 微程式 322d 微程式 324a 控制欄位 324b 控制欄位 324c 控制欄位 324d 控制搁位 330 RAM記憶體組塊 332a 資料部分 3 32b 資料部分 332c 資料部分 332d 資料部分 400 執行方案 402 乘法器 125466.doc -28- 200835164

404 查找表 406 資料 408 值 410 音量控制字值 412 輸出 420 3濾波器内核 422 3濾波器内核 424 3濾波器内核 426-0 内核值 426-1 内核值 426-31 内核值 430 選擇解碼器 460 保持暫存器 462 算術偏移單元 464 程式計數器 466 選擇組塊 502 加法器 510 暫存器 512 暫存器 514 暫存器 520 乘法器 522 乘法器 524 乘法器 540 抖動信號 125466.doc -29 - 200835164 800 轉變控制組塊 802 暫存器 804 暫存器 806 加法器 808 算術右移單元 814 時脈 816 輸出 850 PWM電路 852 選擇電路 902 時脈域 904 時脈域 906 時脈域 125466.doc · 30 ·

Claims (1)

1. 200835164 十、申請專利範圍： 1· 一種用於將數位輸入資料轉換成類比資料之數位_類比轉 換l§ (DAC)電路，其包含： 一輸入主機介面電路，其係經組態用以接收該數位輸 入資料；以及 一内插器電路，其係經組態用以内插該輸入主機介面 電路所接收之數位輸入資料之至少一部分並產生内插資 料，其中該内插器電路係使用多個内插器級來執行，該 泰 等内插器級共用一用於計算該内插資料之算術單元。 2·如請求項1之DAC電路，其中該等多個内插器級表示一 四FIR半頻帶數位濾波器級聯，該等濾波器具有可選内 核長度及字寬度。 3·如請求項1之DAC電路，其中該等多個内插器級表示一 數位濾波器及零階保持級聯，該等數位濾波器及零階保 持具有可選内核長度及字寬度。 4.如請求項3之DAC電路，其中該等數位濾波器係FIR濾波 ⑩ 器。 5·如請求項3之DAC電路，其中該等數位濾波器係IIR濾波 . 器。 6·如請求項3之DAC電路，其中該等數位濾波器係拉格朗 曰（Lagrangian)内插濾波器。 7.如請求項3之DAC電路，其中該等數位濾波器表示cic濾 波器。 8·如請求項1之DAC，其中該等多個内插器級係藉由複數 125466.doc 200835164 個微程式來執行’該複數個微程式係經組態用以由該算 術單元來加以實行。 如明求項8之DAC電路，其進一步包含一程式計數器電 路，其中該複數個微程式之每一者係與一控制欄位值相 關聯，§其相關聯控制攔位值匹配該程式計數器電路所 提供之一程式計數器值時，該算術單元實行該複數個微 程式之一微程式。 10·如請求項1之DAC電路，其進一步包含： 一音夏控制電路，其係經組態用以從該内插資料產生 音量加權資料；以及 一雜訊整形器電路，其用以減小該音量加權資料之一 字寬度以產生減小寬度雜訊整形器輸出。 11·如請求項10之DAC電路，其中該音量控制電路係使用一 乘法器及一主機所提供之音量控制資料，藉由顯式硬體 乘法來執行。 12·如請求項1〇之DAC電路，其中該音量控制電路係使用一 乘法器與來自一查找表之查找表輸出所提供之音量控制 資料，藉由顯式硬體乘法來執行，該查找表接收一音量 控制字並向該乘法器提供該音量控制資料。 13 ·如請求項1 〇之DAC電路’其中該音量控制電路係執行為 該内插器電路之最後級。 14·如請求項13之DAC電路，其中該最後級之内插器係數係 整數{x，y，z}，該内插器係數係由一結構來提供，該結構 係一查找表與複數個暫存器之一，使得對於_給定音量 125466.doc 200835164 设疋V ’該結構產生值{xv，yv，zv j。 15·如請求項12之DAC電路，其中該數位輸入資料係接收作 為二分離資料流，其包含一用於左通道樣本之第一資料 流與一用於右通道樣本之第二資料流。 16.如請求項12之DAC電路，其中該數位輸入資料係接收作 為單一f料流，其巾左通道樣本資料與右通道樣本資料 係在該内插器電路内在不同時脈循環内依序處理。 17· -種用於將數位輸人資料轉換成類比資料之數位-類比轉 換器（DAC)電路，其包含： 一輸入主機介面電路，其係經組態用以接收該數位輪 入資料； 一内插态電路，其係經組態用以内插該輸入主機介面 電路所接收之數位輸人資料之至少_部分並產生内插資 料； ' 一音量控制電路，其係經組態用以從該内插資料產生 音量加權資料；以及 一雜訊整形器電路，其用以減小該音量加權資料之字 寬度以產生減小寬度整形器輪出。 18·如請求項17之DAC電路，其中該音量控制電路係使用一 乘法器及-主機所提供之音量控制資料，藉由顯式硬體 乘法來執行。 .如請求項17之說電路，其中該音量控制電路係使用一 乘法器與來自-查找表之查找表輸出所提供之音量控制 資料，藉由顯式硬體乘法來執行，該查找表接收一音量 125466.doc 200835164 控制字並向該乘法器提供該音量控制資料。 2〇·如凊求項17之DAC電路，其中該音量控制電路與該内插 器電路共用一算術元件以產生該内插資料並產生該音量 加權資料。 21·如請求項20之DAC電路，其中該音量控制電路係執行為 該内插器電路之最後級。 22·如睛求項21之DAC電路，其中該最後級之内插器係數係 整數{x，y，z}，該内插器係數係由一結構來提供，該結構 係一查找表與複數個暫存器之一，使得對於一給定音量 設定V，該結構產生值{χν，y' zv}。 23· —種用於將數位輸入資料轉換成類比資料之數位_類比轉 換器（DAC)電路，其包含： 一輸入主機介面電路，其係經組態用以接收該數位輸 入資料； 一内插器電路； 曰里控制電路，其耦合至該内插器電路，該内插器 電路與該音量控制電路係經組態用以接收該數位輸入資 料並輸出音量加權及内插資料； 一雜訊整形器電路，其係耦合以接收該音量加權及内 插資料以產生減小寬度整形器輸出； 轉變產生器電路，其係經組態用以產生一轉變信 5虎，以及 一脈寬調變器電路’其係經組態用以接收該減小寬度 正t器輸出並在該DAC正在一第一 I態下運作時從該減 125466.doc 200835164 小寬度整形器輸出產生一第一脈衝碼調變信號，該脈寬 調變器電路係經組態用以接收該轉變信號以在該DAC正 在m態下運作時從該轉變信號產生—第二脈衝碼 調變信號’該第：狀態具有—通電條件與_斷電條件之 至少-者之特性’該第-狀態具有除該通電條件與該斷 電條件之至少一者外之運作條件之特性。 24·如請求項23之DAC電路，其中該轉變信號係經組態用以 在該通電條件與該斷電條件之至少一者期間在該第二脈 衝碼調變信號中產生一平滑轉變。 25·如請求項23之DAC電路，其中該轉變信號包含複數個脈 衝碼調變值，該等脈衝碼調變值係藉由專用算術硬體來 產生。 26·如請求項23之DAC電路，其中該轉變信號包含複數個脈 衝碼調變值，該等脈衝碼調變值係藉由一線性計數器與 一累積器之一者來產生。 27·如請求項23之DAC電路，其中該轉變信號包含複數個脈 衝碼調變值，該等脈衝碼調變值係藉由專用算術硬體來 產生’該專用算術硬體係經組態用以產生一用於一第二 階微分方程之解答。 28·如請求項23之DAC電路，其中該轉變信號包含複數個脈 衝碼調變值，該等脈衝碼調變值係藉由專用算術硬體來 產生，該專用算術硬體係經組態用以依據一函數 0.5[l+cos(arg)]來產生值。 29· —種用於將數位輸入資料轉換成類比資料之數位-類比轉 125466.doc 200835164 換器（DAC)電路，其包含： 輸入主機介面電路，其係經組態用以接收該數 入資料； 一内插器電路； -音量控制電路’其耦合至該内插器電路，該内插器 電路與該音量控制電路係經組態用以從該輸人主機介面 電路接收該數位輸人資料並輸出音量加權及内插資料； —雜訊i形②電路’其係麵合以接收該音量加權及内 插資料以產生減小寬度整形器輸出； 7脈見調變器電路，其係經組㈣以接收該減小寬度 整形器輸出並從該減小寬度整形器輸出產生一第一脈衝 碼調變信號；以及 叫-類比輪出電路，其包括一輸出緩衝器與—低通濾波 用於接收該第一脈衝碼調變信號並輸出該類比信 琥’其中該輸人主機介面電路運用與—第—時脈域相關 聯之-第-時脈，該内插器電路、該音量控制電路及該 雜讯整形器電路、及該脈寬調變電路之至少一部分運用 與-第二時脈域相關聯之一第二時脈，該第二時脈相對 於該第一時脈不同步。 3〇.如請求項29之DAC電路’其進一 #包含一轉變產生器電 路，其係經組態用以產生一轉變信號以供該脈寬調變器 電路用以在-通電條件與—斷電條件之至少—者期間產 生一第二脈衝碼調變信號，該轉變產生器電路運用與該 第二時脈域相關聯之該第二時脈。 125466.doc 200835164 3!•如請求項29之DAC電路，其中該類比心電路運用鱼一 第三時脈域相關聯的一第三時脈，談塗二 ^ μ二時脈相對於該 弟二時脈與該第一時脈不同步。 / 32·如請求項31之獄電路，其中該第二時脈域*該第 脈域係由-觸電路來橋接，在該第二時脈域㈣2 係從一閒置狀態啟動以在該第三時脈域 V職埤内的電路需要誃 第二時脈域内的該等電路所輸出之資料 " 士 、牙攸一閒置狀態 產生該第一脈衝碼調變信號。 33. 如請求項29之DAC電路，其中該第二時脈域與該第一時 脈域係藉由-FIFO電路來橋接，在該第_時脈域内的電 路係從-閒置狀態啟動以在該第二時脈域内的電路需要 該數位輸入資料時接收該數位輸入資料。 而 34. 如請求項33之DAC電路，其中該輸入主機介面電路係耗 合以使用-刪從-主機接收資料，使得從該主機傳輸 至該輸人主機介面之資料沒有由於非均㈣隔脈衝碼調 變樣本所引起之間隙。 125466.doc