TW200826301A - Memory structure and operating method thereof - Google Patents

Description

200826301

二達編號：1W3241PA 九、發明說明： 【發明所屬之技術領域】 本發明是有關於一種記憶體結構及其操作方法，且特 別是有關於一種以單一電壓操作記憶體之方法及應用其 之記憶體結構。 【先前技術】 傳統記憶體之操作方式，係以對記憶體之閘極施加一 :…操作電壓，將電洞或電子注入至記憶體之電荷捕捉層以改 變閾值電壓，使記憶體具有一寫入狀態（programming status)。當使用一讀取電壓進行讀取時可得到一位元狀 態，例如為0或1 ;當要抹除資料時，則對記憶體之閘極 施加另一操作電壓，將電洞或電子從記憶體之電荷捕捉層 排除，或從底部基板抽取互補之電荷載子（charge carrier) 中和所捕捉之電子或電洞，以恢復閾值電壓至一抹除狀 態，則使用讀取電壓進行讀取時可得到另一位元狀態。 C 但是此種記憶體操作方式必須讓記憶體具備對閘極 施加兩種不同操作電壓的能力，這使得記憶體的操作方式 或設計複雜度相對提高。 【發明内容】 有鑑於此，本發明就是在提供一種記憶體結構及其操 作方法，能夠在特定之記憶體結構下，以單一電壓操作記 憶體，使記憶體具有不同之閾值電壓以對應不同之位元狀 5 200826301

三違編號·· m3241PA 艮慮本發明，提出—種記憶體之操作 憶體具有第-閾值電壓或第二閾值電二用以使記 憶體之閘極施加一操作電壓， /匕括··對記 使記憶體具有第一閾值電m · %=、續—第~時段， 此包i ,以及，對兮倍 相同之操作電壓，操作電壓持續一第_奸、_之閘極施加 有第二閾值電壓。第一時段之長认使圮憶體具 同。 一弟—日才段之長度不 ^根μ—種記憶黯構，μ㈣n 才鳊及汲極鈿，源極端及汲極 ’、 間極’並控制操作電屋之施二間 同之ίϋΓ，記憶體結構具有—第—閣值電壓；當相 作電壓之施加時間為一不同於第一時段之第二時 & 4，ΰ己憶體結構具有一第二閾值電屋。 為讓本發明能更明顯易懂，下文特舉 並配合所附圖式，作詳細說明如下： 【實施方式】 #參如、第1圖，其繪示本發明一較佳實施例的一種記 憶體結構示意圖。記憶體結構100包括基板110、底氧化 層丨2〇、電荷捕捉層130、頂氧化層u〇及閘極15〇。基板 110包括通道112、源極端114及汲極端116，源極端Π4 200826301

二達編號：TW3241PA •及沒極端116分別位於通道112之兩侧。底氧化層12〇設 置於通逞112上，底氧化層12Q之厚度範陳於別埃 (angstr⑽，A)〜之間。電荷捕捉層⑽設置於底氧化 層120上，頂氧化層140設置於電荷捕捉層13〇上，閘極 150汉置於頂氧化層140上。其中電荷捕捉層13〇之厚度 範圍位於70A〜2_之間，其材質可以是氮化石夕或氧化 紹·，氮化矽又可包括一般標準氮化矽(謂或富石夕氮化矽 (silicon-rich silicon nitride);頂氧化層之厚度範圍 位於70A〜100A之間。底氧化層12〇及頂氧化層14〇之材 質可以是氧化矽，閘極150之材質可以是金屬、p型多晶 矽或N型多晶矽。藉由施加一操作電壓於閘極15〇，並控 制操作電壓之施加時間為一第一時段時，記憶體結構 具有一第一閾值電壓；相同之操作電壓之施加時間為一不 同於第一時段之第二時段時，記憶體結構1⑽具有一第二 閾值電壓。 基板110可以是具有P型摻質之P型基板，而源極端 ‘ 114及汲極端11β具有N型摻質，使得通道112成為流通 之多數載子為電子的Ν型通道；基板110也可以是具有ν 型摻質之Ν型基板，而源極端114及汲極端116具有Ρ型 摻質，使得通道112成為流通之多數載子為電洞的ρ型通 道。 當記憶體結構100之底氧化層120具有一特定厚度， 也就是厚度範圍位於30Α〜40Α之間時，可以下列之方式 進行操作。本實施例係以具有Ρ型基板及Ν型通道之記憶 7 200826301

一^£/jwtj3{/ii TW3241PA . 體結構為例做說明。當記憶體結構100處於一抹除狀熊 時，具有一第一閲值電壓。也就是當以一大於第一閾值ΐ 壓之讀取電壓施加於記憶體結構100之閑極150，並對: 極114^8 116施加一固定偏壓時，可以測得一通過通道 112,讀取電流值，本實施例中定義此種情況為，，1”之位 ，狀態；而當記憶體結構100處於一寫入狀態時，具有_ 第二閾值電壓。也就是當以一小於第二間值電壓之讀取電 壓施加於記憶體結構1()()之閘極15G，並對源極114汲極 116施加一固定偏壓時，無法測得一顯著之讀取電流值， 本實施例中定義此種情況為，，〇，，之位元狀態。但是此處 之位元狀態亦可以做相反之定義，本發明不以此為限。 如第2圖所示，其繪示本發明之記憶體的操作方法流 程圖，並請同時參照第丨圖之記憶體結構1〇〇。首先，如 步恥201所不，當記憶體結構1〇〇具有第一閾值電壓時， 記憶體結構1〇〇具有，，r之位元狀態。此時，對記憶體 結構100之閘極150施加一操作電壓。本實施例之記憶體 ’結構100之通道112為一 N型通道，因此操作電壓之範圍 位於-16V〜-22V。操作電壓持續一第一時段後，由於電子 注入電荷捕捉層13〇，使得記憶體結構1〇〇具有第二閾值 電壓，也就是記憶體結構1〇〇具有，，〇，，之位元狀態。若 是通這112為一 P型通道，操作電壓之範圍係位於16V〜 22V之間以將電洞注入電荷捕捉層13〇。 如步驟202所示，當記憶體結構1〇〇具有一第二閾值 電壓時，對記憶體結構1〇〇之閘極15〇施加相同之操作電 8 200826301

二连編撕：.FW3241PA 壓。將操作電壓持續一第_ '有第-閾值電壓。第Γ Γ Γ ’使記憶體結構100恢復 ^ ^ ^ 吩段之長度與第二時段之長度 u本實施例中第一時段對庫脾+工、+ loo A i〇 對應將电子庄入記憶體結構 之冩入刼作，因此時間 僻 結構100捕捉之恭+排广^ 蚪奴對應將記憶體 於摔作♦壓棟除操作，因此時間較長。由 、裸作私昼之時間較長時， 被排昤弋tbj 仃捕捉層13〇中多餘的電子 溉徘除或中和，因此導致 包丁 降。若是ii、f no A η ^體…構100之閾值電壓下 更通道112為一 Ρ型涵洁 4。&而r~、 二〜m之間’此時產生的結果是;餘的==: 為9 t疋祝’步驟201為記憶體之寫入步驟，步驟202 二’思Λ抹除步驟。因此可以反覆執行步驟201及步驟 ，使d k、體具有寫入或抹除狀態。 請麥照附圖1，其緣示本發明之記憶體結構於不同操 作電壓下閾值電壓與脈衝時間之關係圖。由附圖工可以看 $ ^開始對記憶體結構施加操作電壓時，可以觀察到閾值 電壓隨脈衝施加時間（pulse width)而上升，並逐漸趨近 於:穩定值。此時將操作電壓停止時，記憶體結構維持在 車父向之閾值電壓；但是當施加電壓之脈衝時間大於一定值 蚪，可以觀察到閾值電壓突然發生下降的情形，並接著維 持在相對降低之閾值電壓。利用此一現象，可以單一電壓 (single voltage)對記憶體進行寫入及抹除操作。同時， 在附圖1中也可觀察到，採用較高之操作電壓Vg時，寫 入狀態及抹除狀態之間的閾值電壓差距較大，對於記憶體 9 200826301,

-¾願m · iW3241PA • 操作有較大的空間（window)。 請參照附圖2，其繪示本發明之記憶體結構於不同脈 衝施加時間下閾值電壓與脈衝施加次數之關係圖。由圖中 可以觀察到，維持單一操作電壓在相同脈衝施加次數 (pulse shots)下，不同的脈衝施加時間會使記憶體結構 具有不同的閾值電壓。利用此一特性，可以實現多層單元 (multi-level cell，MLC)的記憶體。例如附圖2中，在 維持固定之操作電壓Vg=-18V下，分別以以四種不同之脈 Γ 衝施加時間施加於記憶體之閘極，可以使記憶體具有四種 閾值電壓。也就是說，當對閘極施加以一固定之讀取電壓 進行讀取時，可以根據讀取電流值判斷記憶體之位元狀 態。例如，在脈衝施加次數為1並施加一固定之讀取電壓 時，定義記憶體在分別具有對應於曲線al、a2、a3、a4 之閾值電壓的情況下，分別可量測到一對應之閎值電流 (threshold current)值。若讀取電流值大於曲線al對應 之閾值電流值時，定義記憶體之位元狀態為” 11” ；定義 € 讀取電流值小於曲線al對應之閾值電流值，並大於曲線 a2對應之閾值電流值時的位元狀態為” 10” ；定義讀取電 流值小於曲線a2對應之閾值電流值，並大於曲線a3對應 之閾值電流值時的位元狀態為” 01” ；定義讀取電流值小 於曲線a3對應之閾值電流值，並大於曲線a4對應之閾值 電流值時的位元狀態為” 00” 。因此，在單一記憶體單元 中，即可記錄2位元的資訊。當然，若是能夠利用不同脈 衝施加時間產生更多種閾值電壓，並能夠判斷對應之讀取 200826301,

一迁驅m . iW3241PA 電流的fe圍’即可實現儲存更多位元的記憶體結構。 本發明上述實施例所揭露之記憶體結構及其操作方 法’係在維持單一操作電壓下以維持不同之脈衝時間施加 於問極’使記憶體結構具有不同之閾值電壓，因此可以實 現多層單70之記憶體。而當要將資料抹除時，同樣維持相 同^操作電壓施加較長之時間，即可恢復為抹除狀態。也 就是"兒在單一電壓（sin§le voltase)下，藉由押制阶疮 „(pulsewldth)即可對記憶體進行寫^ 7 作。本發a緖供购之 4 記憶:的上：複雜度大為降低，並提以使 然其並非用以限較佳實施例揭露如上， 常知識者’在不馨本 5 3屬技㈣域巾具有通 之更動與潤飾。因此，本發明圍内，當可作各種 專利範圍所界定者為準。 /、邊範圍當視後附之申請 200826301

三達編號：TW3241PA ^ 【圖式簡單說明】 第1圖繪示本發明一較佳實施例的一種記憶體結構 示意圖；以及 第2圖繪示本發明之記憶體的操作方法流程圖。 【主要元件符號說明】 100 :記憶體結構 110 :基板 f 112 :通道 114 :源極端 116 :汲極端 120 :底氧化層 130 :電荷捕捉層 140 :頂氧化層 150 :閘極 12

Claims (1)

1. 200826301 三達編號：TW3241PA • 十、申請專利範圍： 1· 一種記憶體之操作方法，用以使〜—立 有一第一閾值電壓或一第二閾值電壓，診€憶體結構具 (a)當該記憶體結構具有一第一明二方法包括： 憶體結構之閘極施加一操作電摩，兮p &兒座知，對該記 時段，使該記憶體結構具有該第二閾值電尺埜持、，—第一 ⑻當該記憶體結構具有一第二間：二:士 憶體結構之閘極施加相同之該接 &知，對該記 一弟二時段，使該記憶體結構具有該第作電壓持續 —時段之長度與該第二時段之長度不同。s電壓，該第 2.如申請專利範圍第i項所述之操 汜憶體結構具有一頂氧化層、一電荷 S =中該 層。 疋層及一底氧化 "3·如申请專利範圍第2項所述之操作方法，复 底氧化層之厚度範圍位於3G埃（angstrom，A)、該 4 劣由士 間。 •如曱請專利範圍第2項所述之操作方 電何，捉層之厚度範圍位於70A〜2〇〇A之間。八μ 5·如申請專利範圍第2項所述之操作方法，其中节 虱化層之厚度範圍位於70Α〜100Α之間。 ·申請專利範圍第1項所述之操作方法，JL中兮 圮憶體結構且右λτ τ 丹丹有一Ν型通道。 7·如申請專利範圍第β項所述之操作方法，其中該 細作電壓之範圍係位於_i6v〜_22V之間。 13 200826301. 二适w肌· iW3241PA 8·如申請專利範圍第1項所述之操作方法， 記憶體結構具有一 Ρ，型通道。 其中該 9·如申請專利範圍第8項所述之操作方法 操作電壓之範圍係位於16V〜22V之間。 / ，其中該 1〇· —種記憶體結構，包括： 一基板，包括： 一通道；及 一源極端及一汲極端，分別位於該通、曾 一底氧化層，設置於該通道上； 、之兩側； —電荷捕捉層，設置於該底氧化層上； —頂氧化層，設置於該電荷捕捉層上；以及 —閘極，設置於該頂氧化層上； 其中，該底氧化層具有一特定厚度 作電屋於該閘極，並控制續 f件稭由施加一操 時段時ϋ产㈣作电堡之施加時間為一第一 操作電壓之$閾值電壓，·當相同之該 乍“之轭加時間為一不同於 "，該記憶體結構具有一第二閾值電愿。第^又 中該10項·之咖結構，其 曰之；度靶圍位於3〇Α〜4〇Α之間。 中^ :如申請專利範圍第10項所述之記f咅fM士 i盖J： 中該電荷捕捉層之屋痄〈屺丨思體結構，其 nA 厚度乾圍位於70A〜2〇〇A之間。 •如申請專利範圍第1 中該頂氧化層之厚戶r… 項所述之記憶體結構，其 度靶圍位於70A〜i〇〇A之間。 14 200826301 ϋ申請專利範圍第10項所述之記憶體結構，其中 該基板係為一 Ρ型基板。 15·如申請專利範圍第14項所述之記憶體結構，其 中該源極及該汲極具有！^型摻質。 ^ 16·申请專利範圍第1〇項所述之記憶體結構，其中 5亥基板係為一 Ν型基板。 中該源極及該汲極具有ρ型摻質。 18·申请專利範圍第 17·如申請專利範圍帛16項所述之記憶體結構，其 該電荷捕捉層讀質係錢切或氧化銘。 19·申請專利範圍第1〇

   項所述之記憶體結構，其中 夕晶矽或N型多晶矽。 項所述之記憶體結構，其中