TW200812050A - Electrostatic discharge protection circuit and terminating resistor circuit - Google Patents

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200812050 九、發明説明： 域】 【發明所屬之技術句 發明領域 電路。 本發明係有關-種靜電放電保護電路與一種終止電阻 器電路，特別地，本發明係有關—種用於保護—半導體裝 置的一内部料免於靜毅電⑽電放電铺f路，样 明亦關於—種料敎—半導體裝置之信號的終止電阻二 【前2 10 相關技藝說明 LSI的内部電路可能因由於與人接觸以及與儲存盒的 摩擦的靜電放電(ESD)㈣线害。為了保護内部電路免於 ESD，該LSI具有—ESD保護電路在—電源供應端與一信號 輸入/輸出端之間。 15 此ESD保護電路具有一由於電晶體於輸入階段因輸入 電壓突波的電容並且導致差動信號的11(：延遲或zc延遲被 輸入/輸出至LSI端。因此，在保證以數百個]^1112的切換操 作（脈衝上升時間·· tr=500ps至Ins)的LSI中，該ESD保護電 路妨礙了内部電路的高速特性。此處，假設在該LSI内部中 20 一傳輸線的特性阻抗(ZG)為100Ω且該ESD保護電路的一電 容(C)為1至4ρρ。在此情況下 ，在該LSI端的一時間常數為 Z〇〇l〇〇至4〇0ps且只是勉強小於該脈衝上升時間tr，以至於 一般的ESD保護電路仍能被使用。 然而’改良在時脈頻率與操作在數個GHz的LSI (脈衝 6 200812050 上升時間：tr=5GGpd2G0pns)中，當該咖保護電路的—電 容為如上述的m4pF時，該LSI端的時間常數係大於該脈: 上升時間。 結果，於切換期間的- LSI扭轉率係由該ESD保護電格 5來決定並隨著一在1 GHz以下之操作達到一高峰。 此外’傳統上提出有-種半導體積體電路裝置用於 化加在-保護電路中每-保護元件的咖負載、並防止、 電晶體因保護一内部電路的毀壞（見，例如，日本未審杳 利公報第2004-71991號）。 ''幕 1〇 目此’有一問題係由於該靜電放電保護電路的電容， 差動信號被延遲以至於差動信號的加快速度是’ 同樣地，當-終止電阻器電路係連接至差動信號 其來傳導的-信號線時，有一問題是，由於該終止= 電路的寄生電容，差動信號被延遲以至於差動信^ 15速度是困難的。 块 【明内 發明概要 有鑑於上述’本發明的—目標是提供—種 護電路，其能夠藉轉低該電路的電容來實現 電保 20 加快速度。本發明的另-目標是提供—種終巧的 路，其能_由降低該電路的電容來實現差電 速度。 Q唬的力 •種 馬ί貫現以上目標，根據本發明的 用於保護一半導體裝置的—内部電 ，提供有 電放t的 7 200812050 靜電放電保護電路。此電路包含有：一對電晶體，係連接 至兩條線的每一個，該等兩條線係連接至該半導體裝置外 部端並且差動信號經由該等兩條線來傳導，該對電晶體係 形成在相同的井中以便箝制施加至該等外部端的靜電放 5 電。 根據本發明的另一觀點，提供有一種用於穩定於一半 導體裝置之差動信號的終止電阻器電路。此電路包含有： 一對電阻，係連接至兩條線的每一個，該等兩條線係連接 至該半導體裝置的外部端並且差動信號經由該等兩條線來 10 傳導，該對電阻係形成在相同的井中以便防止該等差動信 的反射。 本發明的以上與其它目標、特徵及優點經由範例自以 下結合有繪示本發明較佳實施例之附圖之說明將變得顯而 易見。 15 圖式簡單說明 第1圖是一利用根據一第一實施例之ESD保護電路的 LSI之電路圖； 第2A與第2B圖顯示一差動對線，第2A圖顯示一對共面 線，且第2B圖顯示一堆疊對線； 20 第3A與第3B圖繪示在該ESD保護電路的一對電晶體之 間的電荷轉變，第3A圖繪示在一傳統ESD保護電路的電晶 體之間的電荷轉變，且第3B圖繪示第1圖中ESD保護電路的 一對電晶體之間的電荷轉變； 第4圖是形成在相同井中的一對電晶體的平面圖； 8 200812050 第5圖是一沿著第4圖之虛線A-Λ所取的横截面圖； 第6圖是形成在相同井中的一對電晶體的另一範例之 平面圖； 第7圖繪示第6圖中該對電晶體的操作； 5 第8A ’第8B，第8C，第8D，第犯及第8E圖每一圖是 一傳輸線之簡單模型； 第9圖是第8圖中由RLCG元件所表示的傳輪線的模型 圖； 第10A與第10B圖每一圖是在第9圖中的電阻與電導被 10 6又疋至0之情況下的一模型圖； 苐11圖疋^^供給該ESD對策的一假電路之電路圖； 弟U圖疋一綠示弟1圖中的一ESD對策模型之電路圖； 第13圖顯示VG的時間變化； 第14圖疋一用於執行一突波模擬之LSI電路圖； 15 第15A與第Ϊ5Β圖每一圖顯示第14圖中該電路圖的模 擬結果； 第16圖顯示一 LSI電路的元件佈局； 第17圖顯示一用於在一對電晶體係不形成在相同井中 之【月況下來執行差動信號的模擬之電路； 20 冑18_示第中的模擬結果； $ 19圖顯示一用於在一對電晶體係形成在相同井中之 情況了來執行差動信號的模擬之電路； 第20圖顯示第I9圖中的模擬結果； 第21圖是~利用根據一第二實施例之ESD保護電路的 9 200812050 LSI之電路圖， 第22圖是一利用根據一第三實施例之ESD保護電路的 LSI之電路圖；及 第23圖是一利用根據一第四實施例之ESD保護電路的 5 LSI之電路圖。

【貧旅方式;J 較佳實施例之詳細說明 本發明的一第一實施例將參考該等附圖來詳細說明在 下，其中處處相同參考數字參照相同元件w 10 第1圖是一利用根據一第一實施例之ESD保護電路的 LSI之電路圖。如第丨圖所示，該lSI具有一 ESD保護電路11 與13、一驅動裔電路12、傳輸線14a，雨，15a與15b、一 IN 知、一 /TV端（一由IN具有一線在其上方所表示之端）、一〇υτ 端、及一 OC/Γ端（一由〇UT具有一線在其上方所表示之端）。 15 该1N端與該说端是該LSI的外部端，差動信號係從外面 輸入至該等端，該汛端與該況端係連接至作為一差動對線 的該等傳輸線14a與14b。經由該等線143與1413，該IN端與 該撕端係連接至該驅動器電路12。 該OUT端與該灰牙端是該[^的外部端且被連接至作 20為差動對線的該等傳輸線15a與15b。經由該等線15a與 15b，該〇UT端與該_端係連接至該驅動器電路12以便外 部輸出自該驅動器電路12輸出的差動信號。 該ESD保護電路丨1係連接至該等傳輸線14a與丨扑，該 電路11保護該LSI的一内部電路免於一施加至該取端與該 200812050 撕端的突波電壓。該ESD保護電路13係連接至該等傳輸線 15a與15b，該電路13保護該LSI的一内部電路免於一施加至 該OUT端與該反牙端的突波電壓。 該驅動器電路12驅動輸入至該IN端與該祝端的差動信 5號並且將該等差動信號輸出至該OUT端與該沉子端。第1圖 所示之LSI是一中繼器電路其中輸入至該以端與該应端的 差動信號被該驅動器電路12所驅動並被輸出至該0UT端與 該^^端。例如，在該等ESD保護電路丨丨與^之間，一用於 處理該等差動信號之電路可能存在^ 10 该ESD保護電路11具有一對pm〇s電晶體Ml，M2以及 一對NMOS電晶體M3，M4，該對電晶體Ml，M2的閘極係 彼此連接並連接至一電源供應器VDD，該對電晶體Ml， M2的源極係彼此連接並連接至一電源供應器VDD，該對電 晶體Ml，M2的背閘極係彼此連接並連接至一電源供應器 15 VDD ’該電晶體M1的汲極係連接至該傳輸線14a且該電晶 體M2的汲極係連接至該傳輸線14b。 該對電晶體M3，M4的閘極係彼此連接並被接地，該對 電晶體M3，M4的源極係彼此連接並被接地，該對電晶體 M3 ’ M4的背閘極係彼此連接並被接地，該電晶體晶體m3 20的汲汲係連接至該傳輸線14a且該電晶體Μ4的汲極係連接 至該傳輸線14b。 該ESD保護電路13具有一對PMOS電晶體M12，M13以 及一對NMOS電晶體M14，M15，該對電晶體M12，M13對 應該ESD保護電路11之該對電晶體mi，M2，該對電晶體 11 200812050 M14，M15對應該ESD保護電路η的該對電晶體m3，M4。 該等電晶體的詳細說明被省略。 在該ESD保護電路11中，該對電晶體mi，M2係形成在 相同的井中。另外，該對電晶體M3，M4係形成在相同的井 5中同樣地，在該ESD保護電路13中，該對電晶體M12，M13 係形成在相同的井中。第1圖中，一虛線16a指示該對電晶 體Ml，M2係形成在相同的井中，並且一虛線16b指示該對 電晶體M3，M4係形成在相同井中。另外，一虛線17a指示 該對電晶體M12’ M13係形成在相同的井中；益且一虛線17b 10 指不該對電晶體M14，M15係形成在相同井中。 該ESD保護電路11的電晶體Ml至M4實現了一箝制功 能。當一超過該電源供應器VDD的一電壓之突波電壓被輸 入至該等傳輸線14a與14b時，該對電晶體Ml，M2被導通以 保護該LSI的内部電路（第1圖的範例中的驅動器電路12)。當 15 一低於地電壓之突波電壓被輸入至該等傳輸線14a與14b 時，該對電晶體M3，M4被導通以保護該LSI的内部電路。 該ESD保護電路13的該等電晶體M12至M15同樣地實現了 一對於輸入至該等傳輸線15a與15b的箝制功能。 該E S D保護電路11的該等電晶體μ 1至Μ 4每一個具有 20 一汲極電容。因此，例如，當該傳輸線14a的一差動信號從 Η位準切換（反向）至L位準時或當該傳輸線14b的一差動信 號從L位準切換（反向）至η位準時，電荷交換發生在該等汲 極間並且結果，導致該差動信號的延遲。然而，如以上所 述，因為每對電晶體ΜΙ，M2與M3，Μ4被形成在相同的井 12 200812050 中’以下現象發生。例如，當該傳輸線14a從Η位準切換至L 位準時或當該傳輸線14b從L位準切換至Η位準時，從該電 晶體M2之汲極的電子經由相同的井轉移至該電晶體的 汲極並且因此，該對電晶體Ml，M2的汲極電容係有關該差 5 動#號的切換而降低。同樣地，該對電晶體M3，M4的汲極 電容亦有關該差動信號的切換而被降低。結果，該差動信 號的延遲被抑制，以至於該LSI的速度加快能被達到。 同樣地也在該ESD保護電路13中，因為每對電晶體 M12，M13與M14，M15被形成在相同的井中；以下現象發 10 生。即，每對電晶體M12，M13與M14，M15的汲極電容係 有關該等傳輸線15a與15b的差動信號的切換而被降低。 該驅動器電路12具有PMOS電晶體M5，]^18與]\49及 NMOS電晶體M6，M7，M10與Mil。該電晶體M5的閘極、 源極與背閘極係連接至該電源供應器VDD，該電晶體]VJ5的 15汲極係連接至該電晶體M6的汲極，該電晶體M6的閘極係連 接至該電晶體M7的沒極，一電壓VREF被輸入至該等電晶 體M6與M7的閘極以及該等電晶體M5與M6的汲極，該電晶 體M6的源極與背閘極被接地，該電晶體M7的源極與背閘極 被接地，該電晶體M7的汲極係連接至該等電晶體M1〇與 20 Mil的源極。 该專電晶體M8與Ml0的閘極係彼此連接並被連接至該 傳輸線14a’該等電晶體M8與Ml0的沒極係彼此連接並被連 接至該傳輸線15a，該電晶體M8的源極與背閘極係連接至 該電源供應器VDD，該電晶體M10的源極與背閘極係連接 13 200812050 至該電晶體M7的汲極，該等電晶體M9與Mil的閘極係彼此 連接並被連接至該傳輸線14b，該電晶體M9與Mil的汲極係 彼此連接並被連接至該傳輸線15b，該電晶體M9的源極與 背閘極係連接至該電源供應器VDD，該電晶體Mil的源極 5 與背閘極係連接至該電晶體M7的沒極。 該等電晶體M8與M10及該等電晶體M9與Mil構成一 反相器電路，該等電晶體M8與M10使該傳輸線14a的一信號 反相並且將該反相的信號輸出至該傳輸線15a。該等電晶體 M9與Μ11將該傳輸線14b的一信號反相益將該反相的信號 10 輸出至該傳輸線15b。 該等電晶體M5至M7構成一定電流電路。依靠該電壓 VREF，該等電晶體M5至M7控制一流入到該等電晶體M10 與Mil的源極之電流。因此，藉由控制該電壓VREF，包含 該等電晶體M8與M10以及該等電晶體M9與Mil之反相器 15 電路的驅動能力能被控制。 第1圖的操作將被說明在下。該等輸入至該以端與該尿 端的差動信號經由該等傳輸線14a與14b、該驅動器電路12 與該等傳輸線15a與15b被輸出至該OUT端與該灰牙端。 該用於保護該驅動器電路12免於一突波電壓的ESD保 20 護電路11被連接至該等傳輸線14a與14b。在該ESD保護電 路11中，因為每對電晶體Ml，M2與M3，M4係形成在相同 的井中，所以每對電晶體Ml，M2與M3，M4的汲極電容係 有關輸入至該IN端與該灰端的差動信號之切換而被降低。 結果，該差動信號的延遲被抑制。同樣地有在該ESD保護 14 200812050 電路13中，因為每對電晶體M12，M13與M14，M15係形成 在相同的井中，所以每對電晶體M12，M13與M14，M15的 汲極電容係有關輸出至該OUT端與該反牙端的差動信號之 切換而被降低。結果，該差動信號的延遲被抑制。 5 同時，當一突波電壓被輸入至該IN端與該灰端時，該 等電晶體Ml至Μ4被導通。結果，一通道被形成在該等電晶 體Ml至M4中’藉此該沒極電容增加且該突波電壓被吸收。 同木κ地’當一突波電壓被輪入至該OUT端與該out端時， 該等電晶體M12至M15被導通。結果，一通道被肜成在該等 10電晶體M12至M15中，藉此汲極電容增加且該突波電壓被吸 收。 於疋’當構成該ESD保護電路11的每對電晶體mi，m2 與電晶體M3，M4係形成在相同的井中而且構成該ESD保護 電路13的每對電晶體M12，M13與電晶體馗14，M15係形成 15在相同的井中時，該汲極電容係有關該等差動信號之切換 而被降低，以至於該差動信號的延遲能被抑制。結果，該 LSI的速度加快能被達到。 接者’ 一應用至该專傳輸線14a與14b、且至該等傳輸 線15a與15b的差動對線之範例將被說明。 20 第2A與第2B圖顯示一差動對線，第2八圖顯示一對共面 線，且第2B圖顯示一堆疊對線。 第2A圖所示之該對線21與22係以同質絕緣材料來形 成’ 3亥對線21經由兩條線來傳輸差動信號。例如，第1圖中 的該等傳輸線14a與14b對應該對線21。 15 200812050 該對線22同樣地經由兩條線來傳輸差動信號。假設該 對線21的相反面之間的距離被標明為“d”且該對線21與 該相鄰對線22之間的距離被標明為“s” ，以上距離“d” 與“s”之間的關係最好被設定到2d S s。 5 同樣地，第2B圖所示之該對線23與24係以同質絕緣材 料來形成，該對線23經由兩條線來傳輸差動信號。例如， 第1圖中的該等傳輸線14a與14b對應該對線23。該對線24同 樣地經由兩條線來傳輸差動信號。假設該對線23的相反面 之間的距離被標明為“d”且該對線23與該相鄰到線24工 10 間的距離被標明為“s” ，以上距離“d”與“s”之間的關 係最好被設定到2d - s。 於是’當該堆疊對線或該對共面線被應用至該等傳輸 線14a與14b、並至該等傳輸線15a與15b時，串音被抑制以 至於該等差動信號的高速傳輸能被達到。此外，如第2b_ 15所示之該對線23與％同樣在一突波電壓之吸收上扮演重要 角色，如稍後詳細說明。 接著，在該ESD保護電路丨丨與^的該等電晶體之間的 電荷轉移將被說明。 在该傳統ESD保護電路的電晶體(例如，第丨圖的每對電 2〇晶體M1，M2與電晶體M3，M4係非形成在相同井中）中，當 差動信號通過時，保留的電荷被放電且新電荷在轉變前； 即經由該等傳輸線而被感應出。因此，在轉變後形成一電 何分部需要時間。結果，該差動信號的延遲發生。於是， 該電晶體用於箝制一突波電壓的汲極電容被降低，則2開 16 200812050 題被解除；然而，權衡的關係是有關該ESD的效應而被產 生。因此，難以降低該電晶體的汲極電容。 同時，當該突波電壓被施加至該LSI之端時，若過量的 電晶體荷能被即時放電到一電源供應器或地以便允許該等 5电荷被吸收到形成在該1^1中的旁路電容器，則該ESD保護 電路的電晶體之汲極電容能被降低。然而，當一電感係出 現在該傳輸線中時，該突波電壓係防止被即時放電晶體。 口此藉由因電感的延遲，雜訊電荷到達該内部電路並且 結果，靜電崩潰發生。 ”因此，傳統ESD保護電路係設計以致用於箝制突波電 壓的電晶體本身不但具有-如lpF至4pF大的電容並將該突 波電壓擴散到電容而且將該突波電壓放電到該電源供應器 或地以便因此降低該突波電壓。此操作實質上是_被動操 作並非-操作其中雜訊電荷係必然藉由用於執行一主動變 Η化之電晶體來放電晶體，此操作係執行如下。即，晶 體由於該突波電壓導通或崩潰並然後將該等雜訊電躲^ 至該電源供應器或地以便因此降低該突波電壓。若不做任 何事情，則原則上不可能降低該籍制電晶體的電容。 同時，當每-差動對電晶_1>M2與電晶體.副， 其係以互補式面對如第1圖所示，被設於相同的井中時，儲 =ΓΤΓ中的電荷經由該井互相轉換以便 ^重複利用。結果，實質上降錢極電容的效 動信號而得到以便貢獻在差動信號之扭轉率的改進。 則將參考該等附圖在以下說明。 ” 20 17 200812050 第3A與第3B圖繪示在該ESD保護電路的一對電晶體之 間的電荷轉變，第3A圖繪示在傳統ESD保護電路的電晶體 之間的電荷轉變，且第3B圖繪示第1圖中ESD保護電路的一 對電晶體之間的電荷轉變。 5 第3A圖所示電容器C1與C2表示在第1圖中該ESD保護 電路11的該對電晶體M3，M4係不形成在相同的井中之情況 下的汲極電容。第3A圖中的一IN端與一灰端對應對應第j 圖中的該IN端與該灰端，差動信號被輸入至這些端，寄生 電感L1與L2表示一用於限制一即時電流的電感u所能考慮 10的是，當該對電晶體M3，M4不被形成再相同井中時，表示 該對電晶體M3, M4的汲極電容的兩個電容器係充分地彼此 分開如第3A圖所示。 第3B圖所示的電容器C3與C4表示在第1圖中的ESD保 護電路11之該對電晶體M3，M4被形成在相同井中的情況下 15的汲極電容。第3B圖中的一IN端與一灰端對應對應第}圖 中的該IN端與該/λγ端，差動信號被輸入至這些端，一電感 L3表示一用於限制一即時電流的電感。 所能考慮的是，當該對電晶體M3，M4被形成再相同的 井中日ττ ’表示该對電晶體]V13，M4的沒極電容之該等電容器 20 C3與C4的每一端係彼此連接如第3B圖所示。此處，假設該 IN端從Η位準轉變至L位準並且該祝端從L位準轉變至η位 準。 所能考慮的是，當該IN端是在Η位準且該放端是再L位 準時，電荷保留在該電容器C3中如同於第3Β圖左側所示的 18 200812050 5 10 15 20 模型。從此狀態開始，當該IN端轉變至l位準且該灰端 轉變至H位準時，該電容器C3中的-正電荷返回至該IN端 且一正電荷從該灰端被供應至該電容器。4如同於第犯圖 中間所不的一模型。另外，保留在該電容器C3中的電子經 由/井轉f夕至該電容器C4。然後，至該電容器〇4之電荷轉 移被完成如同於第3B®右酬示的一模型。 於是，在差動信號的反向下，該等電荷經由該井來轉 移。因此，該對電晶體M3，M4的汲極電容被人為地降低以 ;動仏就之切換的延遲能被押制=也就是；ESD 測置係可能回應該等差動信號的速度加快來達成。 匕處正電荷（電洞）在該對電晶體m3，Μ4的汲極間的 轉移時間被計算。假設電洞的移動率為4xl〇2 [cm2](溫 又〇K，載子濃度：1〇14至1〇15 [cm·3])且該電源供應器 7〒的電壓為，-飄移擴散率D為D = 7·2χ102 ^亥/s]。假設栽子轉移的_平均尺寸為^且對於載子沿 。句尺寸1/zm轉移所需的時間為t，方〇麵！cm = (D · t)1/2 t=〇 } : (7.2χ1〇2·π 適用。於是， t-o.ouxurv請4ns的轉移時間被得到。在載子為電子的 r月况下，該時間t約為14(ps)。 —该對電晶體M3，M4的沒極之間的距離必須被決定以致 :何的轉移時間係短於輸人至該LSI之絲信號的轉變時 曰欢如同於以上範例’當該輸入差動信號的轉變時間帶寬 =z的等級，該對電晶體如，_的沒極間的距離必須上 主 1 # m。 19 200812050 接著’將說明有每對電晶體Ml，M2、電晶體M3，M4、 電晶體M12，M13、及電晶體M14，M15的一結構範例，其 被形成在相同的井中。以下中，該對電晶體M3，M4將被說 明。每對電晶體Ml，M2、電晶體M12，M13、及電晶體 5 M14，M15的一結構係相同如該對電晶體M3，M4的結構並 且因此，詳細說明被省略。 第4圖是形成在相同井中的一對電晶體之平面圖。如第 4圖所示，该電晶體m3的一汲極擴散層33a與一源極擴散層 34a被形成在一丼31中，該電晶體％3的一閘極電極32a被形 10成在該井31上。同樣地，該電晶體]^4的一汲極擴散層33b 與一源極擴散層34b被形成在一井31中，該電晶體M4的一 閘極電極32b被形成在該井31上。該等閘極電極32a與32b以 及该等源極擴散層34a與34b被接地，該等汲極擴散層33a與 33b被連接至該等傳輸線14a與14b。由第4圖的雙箭頭35所 15彳日示之該等汲極擴散層33a與33b之間的一距離係決定以致 電荷的轉移時間係短於該等差動信號的轉變時間。 第5圖是一沿著第4圖之虛線A-A所取的橫截面圖。第5 圖中’相同如第4圖所示之成份係以相同如第4圖的參考數 子來指示並且詳細的說明被省略。第5圖中，一黑色圓圈指 20不一電子、且一白色圓圈指示一電洞。另外，“η”指示該 等沒極擴散層33a與33b及該等源極擴散層34a與34b是η型 的’並且“ρ”指示該井31是ρ型的。 現在，假設該傳輸線14a是在Η位準且該傳輸線14b是在 L位準。另外，假設由於該等汲極擴散層33a與33b的電容， 20 200812050 電洞與電子係分佈如第5圖所示。從此狀態開始，當差動信 號被刀換時，即，當该傳輸線14&被切換至l位準且該傳輸 線14b被切換至H位準時，該等電洞與該等電子轉移如第5 圖的前頭36與37所指示。結果，該等汲極擴散層33a與33b 5的电谷係有關該等差動信號而人為地被降低以至於該差動 信號的延遲能被抑制。 接著，將說明有每對電晶體訄丨，M2、該等電晶體M3， M4、該等電晶體M12，Ml3及該等電晶體M14，Mi5的另 一結構範倒。以下中，該對電晶體M1，M2將被說明w每對 1〇電晶體M3，M4、電晶體M12，M13、及電晶體以14，M15 的結構係相同如該對電晶體]νπ，Μ2&且因此，詳細說明被 省略。 第6圖是形成在相同井中的一對電晶體的另一範例之 平面圖。如第6圖所示，該電晶體“丨的一汲極擴散層43a及 15源極擴散層4如與45&被形成在一井41中，該電晶體Ml的一 閘極電極42a係形成在該井41上。同樣地，該電晶體乂2的 及極擴散層43b及源極擴散層44b與45b被形成在該井41 中，該電晶體M2的一閘極電極42b係形成在該井41上。第6 圖所示的Gl，G2，Dl，D2，S1與S2是各個部分的縮寫並 2〇且電谷為表不產生在違荨各個部分之間的電容。 该專電晶體Ml與M2的閘極電極42a與42b係線性平行 地形成，該等電晶體Ml與M2的汲極擴散層43&與4313及該等 源極擴散層44a與44b係形成在該等閘極電極42a與42b彼此 面對之側。该電晶體Ml的源極擴散層45a係形成在相反於 21 200812050 、。牦政層43a之側上，並且該源極擴散層4如橫越該閘 極電極42b。該等閘極電極44a，她，45a，㈣係彼此連 接並被連接至該電源供應器VDD，如第6圖所示。於是，該 等源極擴散層44a，45a，44b及45b具有相同的電位。該沒 5 極擴散層43_連接至該傳輸線14a並且該汲鋪散層伽 係連接至該傳輸線14b。 在形成如第6圖所示的該等電晶體訄丨與“]的情況下， 當該差動信號切換時，該電荷轉移係執行在第6圖所示的該 导電容器之間、於是，所轉移的電荷量增加以至於一更供 10的反應係能有關該差動信號之切換而被達成。同時，藉由 利用第6圖中的結構，一通道長度增加如雙箭頭46a與4处所 指示，以至於該突波電壓係防止被迅速地放電晶體。然而， 藉由提供該等源極擴散層45a與45b，該通道長度能被減少 如雙箭頭47a與47b所指示，以至於該突波電壓係能迅速地 15放電晶體。另外，藉由第6圖所示之結構，具有相同相位的 突波電壓亦能被有效地放電。 接著’第6圖中的該等電晶體Ml，M2之操作將被說明。 第7圖繪示第6圖中該對電晶體的操作。第7圖之表51 所示的一輸入電壓行顯示輸入至第6圖中的該等汲極擴散 20層43a與43b之電壓。第7圖中，“超過VDD”指示出一種情 況其中一超過該電源供應器VDD之電壓的電壓（突波電壓) 被輸入至該等汲極擴散層43a與43b。“H/L”指示一種情況 其中具有Η位準之差動信號被輸入至該汲極擴散層43a且具 有L位準之差動信號被輸入至該汲極擴散層43b，“L/H”指 22 200812050 示一種情況其中具有L位準之差動信號被輸入至違》及極擴 散層43a且具有Η位準之差動信號被輸入至該沒極擴散層 43b。表51中的Ml與M2之行顯示該等電晶體M1與Μ2的 ΟΝ/OFF狀態，表51中的SI，S2，D1及D2之行顯示弟6圖所 5 不之S1 ’ S2 ’ D1及D2的電壓狀態。 當“超過VDD”的一電壓被輸入至該等汲極擴散層 43a與43b時’該等電晶體Ml與M2被導通如表所不。5亥S1 與S2之電壓係等於該電源供應器VDD之電壓（第6圖中的 “VDD”因為該等電晶體Ml與M2被導通，所以該Di與 10 D2的電壓係防止變成“超過VDD”的電壓並變成低於 “超過VDD”的電壓。 當具有Η位準之差動信號被輸入至該汲極擴散層43a且 具有L位準的差動信號被輸入至該汲極擴散層43b時，該等 電晶體Ml與M2被關閉如表51所示。該S1與S2的電壓係等 15 於該電源供應器VDD之電壓，該D1的電壓係等於該電源供 應器VDD之電壓且該D2的電壓係等於地電壓GND之電壓。 當具有L位準之差動信號被輸入至該沒極擴散層43a且 具有Η位準的差動信號被輸入至該汲極擴散層43b時，該等 電晶體Ml與M2被關閉如表51所示。該S1與S2的電壓係等 20 於地電壓GND之電壓，該D1的電壓係等於該電源供應器 VDD之電壓且該D2的電壓係等於該電源供應器VDD之電 壓。 在該差動信號的切換下，於相同井中的電荷轉移被執 行如第7圖中的箭頭52與53所指示。另外。突波吸收被執行 23 200812050 如第7圖令的箭頭54與55所指示。 接者’該突波吸收(能量分散)將被說明。該突波吸收係 藉由該導通的電晶體之通道電容來執行。該傳輸線亦扮演 在突波吸收的重要角色。因此，經由該傳輸線的電磁能傳 5 輸將首先被說明。 在該LSI中的線中，一RC延遲由於該電路中的串聯電 阻與該電路中的全部電容而發生。當一電壓步階波被傳輸 至該線時，由於該RC延遲，該波具有一整合波形。一上升 電塵步階為v=VDD(l —exp(-i/RC))且-下降變壓步階為 10 v=VDD(exp(-t/RC))。因此，達到其中該信號狀態轉變的臨 界電壓Vth的時間被延遲。結果，在該狀態轉變被完成之 前，該信號狀態轉變至下一個狀態。 15 20 於一笔路模型其中該操作頻率為1〇 GHz或更大，當該 轉變時間為25 ps時(tr=tf=0.3/f，tr:上升時間，tf:下降時間）， 允許的陡動為1至3?8並且因此，^RC時間常數必須被設定 在數個PS以下。當該等電晶體的線路電阻與導通電阻之總 計被蚊為丨_時，該電料私部電容必職限制在數 十個fF以下並且因此，實際上如生產—電路。即，一不 具RC延遲的傳輸線被要求。诵當 吊’此一傳輸線係不能利用 該RLCG電路模型來實現。同時 Λ 一同轴電纜所代表的傳 輸線係以一ΤΕΜ (橫向電磁模式、你 ^ ^ 、飞）曳磁波傳輸模式。電能係 經由该傳輸線來傳輸作為電磁台t 电艰犯。因此，傳輪绫的一顴今 係沒有LC階梯的觀念。在以 寻亂㈣减心 該RLCG電路模型來說明。/傳輸線將藉由大膽使用 24 200812050 第8A ’第8B，第8C，第8D，第8D及第8E圖每一圖是 該傳輸線之簡單模型。第8A至第8E圖中，一電池E、傳輸 線61a與61b作為一對線以及一燈62被指示。為了傳輸電 能’該兩個傳輸線6ia與61b是必要的。假設該等62的阻抗 5係大於该等傳輸線61a與61b的阻抗。 該電池E扮演一泵的角色如第8圖所示。現在假設該電 池E係連接在該等傳輸線61a與61b之間。從此狀態開始，該 電池E接收來自該傳輸線61a的電子並將該等電子輸出至該 傳輸線61b。結果，電洞被產生在該傳輸線61a中如第§]8圖 10所示。另外，該等電洞與該等電子係以光速來傳輸如第8(： 圖所示。 當達到該燈62時，該等電洞與該等電子結合以釋放能 量作為光如第8D圖所示。同時，因為該燈62的阻抗係大於 该專傳輸線61a與61b的阻抗，所以過量的電子與電洞存在 15且回流（反射）至該電如第8E圖所示。於是，反射可能發 生在该專傳輸線61a與61b。 第9圖是第8圖中由RLCG元件所表示的傳輸線的模型 圖。如第9圖所示，第8圖所示之該對線之該等傳輸線61a與 61b係能以一由電感L11至L13、電阻rii與R12、一電容C11 20與一電導G11組成的階梯電路來表示。該等傳輸線61a與61b 的一橫截面結構在縱方向上是不變的。因此，第9圖中的階 梯包路之RLCG成分同時存在每一單位長度並且實際上係 異於第9圖的表示。即使該等傳輸線被被再細分該等RLCG 成分的比例是不變的。當表示由該特性阻抗的此因素時， 25 200812050 z〇={(R/i)+a6,L/i)}^/{(G/1)+(jwC/1)}1/2^^# 〇 式中，1表示一單位長度，0表示一角頻率且j表示一虛^ 位。 該電導G與該電容C存在於_分母中。考慮兩個複數作 - 5為阻抗，它們的複數之幾何平均被取得。為何一算數平均 值不被取得如同於-利用克希荷夫定律的電路的原因在於 * 全部成分同時存在每一單位長度。在以上方程式中，“Γ 被抵消並且因此，該特性阻抗係由不具任何單位長度的方 程式來表不。當考慮水流經的一導管，該導管具有單位 10其中僅該導管的一正面（橫截面面積，電導)被指定且其長度 方向未被指定。 接著’將做出在將第9圖中該等電阻R11與R12及該電 導G11設定至0的情況之說明。第1〇與第1〇Β圖中，流經該 LC階梯電路的電流波形71與73以及電壓波形72與74被指 15 示。在上述的特性阻抗ZG下，因為該電阻R與該電導G被設 定到〇，Z〇=(L/C)1/2被獲得。存在於該電流之梯度是最大的 部分之電感L主要作用為該阻抗（1/6JC)。因此，僅此部分中 的電感L與電容c被代表性說明於第10A與第10B圖。 即使第10圖所示之該等波形71至74以光速傳導致第10 一 20 圖的右側，該等傳輸線的每一截面部分具有相同成分並且 因此，該電感L與該電容C跟隨該等波形以便被感應在該截 面部分。換言之，儲存在該電感L與該電容C中的電能傳導 經該傳輸線來傳導。明確地，P=IV=V2/Z0經由其傳導。因 為該電感L與該電容C係由該特性阻抗ZG來表示，所以該等 26 200812050 傳輸線被設定到一傳輸模式其中該電感1與該電容C不分別 存在。 第10B圖顯示一具有第10A圖之兩倍頻率之模型。當該 頻率為雙倍時，第10B圖中的電感L與電容c的一部分係在 5第1〇A圖的一半間距下被感應。於是，波形在等於第1〇圖的 特性阻抗下以光素來傳導這是為何具有G的該等電阻rii 與R12與電導G11之傳輸線不具任何頻率特性的原因。 當該電阻R與該電導G是可忽略的時，於一複數中的^ 未邊消失並且因此，該傳輪線旲有—頻率特性然而，因 為該電感L與該電容同時存在，所以該傳輸線亦被設定到一 傳輸模式其中該電感L與該電容似乎是看不見的。在⑽帶 中，甚至是-晶片的互相連接，此一傳輸線是需要的。 原因是在-6GHz的數位時脈信號之情況下，一十倍的 諸波成分亦存在作為相當大的能量並且因此，該傳輸線必 須允許一60 GHz通過它。該信號的波長為32腿並且因 此，能夠防止共振的1/4波長為〇·8 mm。於是，一正（智慧 財產）之間的-全球線路及—至接合墊_⑽路導線必須 被形成到該傳輸線中。 -突波電壓，如通過該傳輸線之長，具有—與該特性 2〇阻抗Z〇之歐姆定律關係。因為^=1叩· ζ〇 (μ :突波電 壓，Isrg :突波電流）適用，所以z〇最好是更小。然而，因 為反射發生於-線或負載阻抗的不連續部，此反射必須被 考慮。例如，因為該電晶體的閘極幾乎被認為一開口端， 正總反射發生於該閘極並且因此’該突波電壓變成2Vsrg。 27 200812050 因為阻抗不匹配發生於所有分支的互相連接處，所以該 ESD保濩電路的連接必須被設計。 接著’突波能量之分散將被說明。 第11圖是提供給該ESD測量的一假電路之電路圖。第 5 11圖中的假電路是一傳統上使用的電路。如第11圖所示， 該假電路具有假]^05電路81與82，第丨丨圖中的假電路係提 供給一信號線83。另外，該假電路同樣係提供給一電源供 應線與一地線。 該等假MOS電路81與82是用來增加一擴散電容之電路 10並扮演在即時平均高壓能量而且將該電壓降低在該電源供 應為从〇〇之電壓以下的角色。然而，該擴散電容構成在信 唬的速度加快的大限制因素。同時，在第1圖的電路中，雖 然用來執行一箝制功能的該等電晶體Ml至M4與該等電晶 體M12至M15具有一大電容，可是該電容係有關該差動信號 之切換而被人為地降低以便達成一信號的速度加快。另 外’該突波能量被逐漸分散以便被有效地吸收。 附帶地，人體在雙腳站著時具有14〇pF的一等效電容， 當單腳站著時具有94pF，且當作在圓椅上時具有54pF。現 在’假設人體在一最大電容狀態下被10000卩充電晶體，該 2〇電荷係等於Q=CV=1.4//C。為了僅藉由於飽和期間的一電 谷將此電壓降低在0.5V以下，i.4xlCT6/〇.5V=2.8xl〇-6的一電 谷被要求，此值是極大的。甚至在第η圖的電路中，該電 谷約為數個PF。不管此因素，實際上，該電路有點勉強接 文此電容（於飽和期間約500v的一電壓）。原因之一是靜電 28 200812050 能量被自然地逐漸分散。於是，第1圖中的電路被設計來主 動地逐漸分散突波能量。在人體的最大電荷量被輸出的一 種狀態下，因為人體的一内部阻抗約為500Ω，一電流以系 由方程式卜(V/R)exp{-(t/RC)}來表示。此方程式中的R係因 5 在晶片側的阻抗而改變。 第12圖是第1圖中的一ESD測量模型之電路圖。如第12 圖所示，-LSI 90具有傳輸線91至96、1源供應接合塾 97、一地接合墊98、一驅動器99及開關SW^SW2。第12 圖所示的該等傳輸線91至96扮演一重要备a *扭从皿# # 10大波電壓之測量。第12圖中，該開關SW1對應第1圖所示的 該對電晶體Ml，M2且該開關SW2對應該對電晶體M3， M4，該驅動器99對應第1圖中的驅動器電路12，該等傳輸 線91與92對應第1圖中的該等傳輸線14a與14b，該傳輸線％ 對應δ亥專攸$亥電源供應裔VDD分支到該驅動器電路12的傳 15 輪線，該傳輸線96對應該電源供應器VDD/地對傳輸線，該 電容器C22表示一晶片接合墊之電容。第12圖中，在該LS][ 90之外部所指示的一電阻器R2i與電容器〇21分別表示人 體的一電阻與電容。第12圖中，人體的一電阻值與電容值 的範例被指出。 2〇 假設1.4/z C的靜電荷量從被Vs=10000V所充電的人體 流入到該LSI。然而，假設該LSI中的晶片接合墊之電容(該 氣各器C22的一電容）係可忽略地小。在此情況下，由以下 方程式（1)所表示的一電壓被輸入至該傳輸線91。 V-Vsexp{.t/(Rh+Z01)Ch} 29 200812050 = 10000exp{-t/(500+100)140xl0·12} = 10000exp(-t/84xl〇·9) ...(1) 然而，注意到仏與仏表示人體的一電阻與電容且z〇i表 示該傳輸線91的特性阻抗。因此，一電流i係由方程式 5 i=v/( Rh+Z(n)=v/600來表示。 接著，考慮其中該傳輸線被分支到該等開關SW1與 SW2的一部分。輸入至該傳輸線94的突波電壓被分成三個 分支路徑到該等開關SW1與SW2及該傳輸線92，從該LSI的 一輸入側觀看在該等分支路徑之後的特性卩且抗Zut被降低至 ίο 1/(1/1〇〇Ω+1/50Ω+1/5〇Ω)=20Ω。於是，大部分的能量被 否定地反射於此部分並且一通過電流係由以下方程式(2)來 表示。 it=i(l-r) 'Zjcxt 15 20-100 20 + 100^ =0.333i ...(2) 從克希荷夫定律，一從該分支路徑輸入至該遠傳輸線 92的電流為 1产1/5丨产〇.〇667丨。因此，一電壓 Vr=0.0667i · Z〇2=6.67i被獲得。此處，ZG2表示該傳輸線92 20 的特性阻抗。當該驅動器99的一輸入端具有該電晶體的一 閘極電容時，該電壓上升由以下藉由將該閘極電容設 定至CG=20fF的方程式（3)來表示。 30 200812050 ν〇=νΓ {1 -exp(-t/Z〇2CG)} =6.67i {1 -exp(-t/Z02CG)} =0.0111 vs {1 -exp(-t/Z〇2CG)} ==:lllexp(-t/84xl〇·9) {l-exp(-t/Z〇2CG)} ---(3) 5 第13圖顯示VG的時間變化。明確地，第13圖顯示在設 定方程式（3)中的Z〇2= 100 Ω且CG=20fF之情況下的時間變化 VG。如第13圖所示，即使1000V的一電壓被輸入，該電壓 上升在一最大值僅為111V。即，該電壓上升被抑制到一充 /.V /J% 灸台& ϊγθ 士·ϊ πε:、i，，l m/λτ r u /j- J 々、 月：r r过 了只^t juu v 0 10 在該等傳輸線具有不同特性阻抗的所有部分中，該上 述反射發生並且各個傳輸線的能量被加倍反射。然而，於 靜電能被反射並返回該等傳輸線的時間期間，該能量逐漸 被分散以至於一突波電壓能被有效地吸收。 如以上所述，該特性阻抗決定電荷流入的一正面之大 15 小。當該特性阻抗係更小時，該正面的一大小更被增加以 利該突波電壓的吸收。於是，當該等作為該等分支線的傳 輸線93與94之特性阻抗而且該等開關SW1與SW2的導通電 阻（該等箝制電晶體的導通電阻)係等於或小於該等傳輸線 91與92的特性阻抗時，該突波電壓能被有效地吸收。另外， 20當該等開關3界1與8”2被連接至具有等於或小於該等開關 SW1與SW2之導通電阻的特性阻抗之電源供應器/地對傳輸 線96時，該突波電壓能被有效地吸收。 接著，該突波電壓之模擬將被說明。 第14圖是一用於執行一突波電壓模擬之LSI的電路 31 200812050 圖，第14圖顯示單一終止電壓的一電路模擬。第14圖中， 傳輸線101與102對應第1圖中的該等傳輸線14a與14b，傳輸 線103與104對應第1圖中分支到該等電晶體Ml至M4的該等 傳輸線，一電阻R31對應該導通狀態對電晶體M1M2之電阻 5 且一電阻R32對應第1圖中該關狀態對電晶體M3，M4的電 阻，一傳輸線105對應一電源供應器VDD/地對傳輸線，一 電容器C33對應該驅動器電路12中該等電晶體M8至Mil的 閘極電容。另外，一電源供應器E1與電容器C31表示人體的 一電壓與電容，並且一電容器C32表示該LSI的一晶片接合 10 墊之電容。第14圖中，該等傳輸線ιοί至1〇5的特性阻抗值 與延遲時間被指出。另外，開關SW11與SW12用於調整突 波電壓的一輸入狀態的開/關條件被指出。明確地，該開關 係從Os至Ins (topen)被打開。然後，該開關3界11係關閉以 便使該電壓於lps變成飽和(ttran)。另外，該開關SW12被關 15閉達1001PS (tClose)。然後，該開關SW12被打開以便使該 電壓於lps變成0V (ttran)。假設該突波能量由於該電源供應 器VDD/地對傳輸線1〇5的特性阻抗被反向反射並完全被吸 收到該電源供應器VDD中，該傳輪線1〇5係與5〇的一終止 電阻匹配。 20 第15A與第15B圖顯示第14圖中該電路圖的模擬結

果，第15A圖顯示在第14圖中一點八之電壓波形且第15B圖 顯示在第14圖中-點B之電壓波形。如第15A圖所示， 10000V的犬波電壓在該點A被抑制到約3，。如第15B圖所 示，ιοοοον的突波電壓在該點B被抑制到約24〇v。第15B 32 200812050 圖的一電壓波形顯示一種情況其中該突波能量在該點B被 完全反射，且該電容器C33中的一電壓被降低到在該B點的 電壓之半導體。於是’發現到此電壓幾乎同意上述方程式 所述者。 5 當如此使用高速傳輸線網路取代連接一大電容器時， 一突波電壓能被有效地吸收。 接著，該LSI的一元件佈局將被說明。 第16圖顯示該LSI電路的元件佈局。第16圖中，傳輸線 115與116對應第1圖中的該等傳輪線i4a與14b = -ESD保護 10電路111對應第1圖中的ESD保護電路η，一NMOS反相器電 路112與PMOS反相器電路113對應第丨圖中的驅動器電路 12, 一ESD保護電路114對應第1圖中的ESD保護電路13,傳 輸線117與118對應第1圖中的傳輸線15&與15}3，VCC & GND表示一電源供應器VDD/地對傳輸線，一5〇//m假的對 15應地Η圖中的該等假MOS電路81與82並被設計來調整一20 nMOS電晶體的一導通電阻以便提高設計自由。一3〇 //m假的對應第11圖中的該等假m〇S電路81與82並被設計 來調整一 20//m PMOS電晶體的一導通電阻以便提高設計 自由。 2〇 接著’該差動信號的一模擬將被說明。該ESD保護電 路中該對電晶體的電容(該閘極電容與汲極電容之總和）被 計算如以下方程式(4)所表示。

Cox = ^2：8° L-W 33 200812050 4^10^ χ 0.2x10一4 x5xl〇-4

==86.25xl〇"15==86.25fF

Cjd-Cjo · AD=〇.75xlO_l5x250=187.5fF(nMOS)

Cjd-Cjo - AD=〇.62xlO'15x350=217fF(pMOS) 5 C〇x+CjD-273.75 ^ 303.25fF (nMOS ^ pMOS)...(4) 然而，注意C〇x為一閘極氧化物薄膜的一電容，ksi〇2為 Si〇2的一特定介電常數，tox為一閘極氧化物薄膜的厚度，L 為一電晶體的閘極長度，V/為一電晶體的閘極寬度· CjU為 一及極擴散層的一電容，C^o為一沒極擴散層每一單位面積 10的一電容，且Ad為一汲極擴散層的一面積。此處，假設在 該ESD保護電路的該對電晶體係不形成在相同井中之情況 下的一電晶體電容為250fF且在該ESD保護電路之該對電晶 體係形成在相同井中的情況下的一電晶體電容為5〇fp，其 是250fF的1/5，一 10 GHz輸入差動信號的一輸出被模擬。 15 第17圖顯示一在該對電晶體係不形成在相同井中之情 況下來執行差動信號的模擬之電路。第17圖中的電容器C41 至C44對應在第1圖中的每對電晶體M1，厘2與電晶體M3， M4係不形成在相同的井中之情況下的電容、第17圖中的電 容！§C45至C48對應在第1圖中的每對電晶體M12，M13及電 20晶體M14, M15係不形成在相同的井中之情況下的電容，電 晶體M21至M24對應該驅動器電路12的該等電晶體“8至 Mil，傳輸線123與124對應該等傳輸線15a與15b，差動信 唬121與122表不用於執行一模擬的信號。假設該模擬係利 34 200812050 用第17圖中的參數來執行，TD表示信號的延遲時間，TR表 不信號的上升時間，TF表示信號的下降時間，PW表示對於 一信號狀態被保留的時間以及PER表示一週期。另外，W表 不該電晶體的一閘極寬度，且L表示該電晶體的閘極長度。 5該等電容器C41至C48的每一電容被設定到250AF如以上所 述。 第18圖顯示第17圖中的模擬結果，第18圖不僅顯示輪 入至第17圖中的模擬電路之差動信號121及122的電壓波形 Hla與131b而且顯示在第17圖的點八與]5的電壓波肜132&與 10 132b。在第17圖的電路中，因為構成該ESD保護電路的該 等電晶體之每一電容(該等電容C41至C48)是大的，所以該 差動信號被延遲。結果，在該狀態轉變被完成之前，該信 號狀態轉變到下一個狀態。 第19圖顯示一用於在一對電晶體係形成在相同井中之 15情況下來執行差動信號的模擬之電路。第19圖中，電容器 C51至C54對應第1圖中的該等電晶體⑽至刚之電容，電容 器C55至C58對應第1圖中的該等電晶體M12至M15的電 容，電晶體M31至M34對應該驅動器電路12的該等電晶體 M8至Mil，傳輸線143與144對應該等傳輸線I5a與15b，差 20動信號141與142表示用於執行一模擬的信號。假設該模擬 係利用第19圖所示之參數來執行，該等電容器C51至C58的 每一電容被設定至50fF如以上所述，第19圖中的該等參數 具有相同如第17圖中的涵義並且該等說明被省略。 第20圖顯示第19圖中的模擬結果，第2〇圖不僅顯示輸 35 200812050 入至弟19圖中的模擬電路之該等差動信號“I與m2的電壓 波形151a與151b而且顯示在第19圖中的點八與6之電壓波 形152a與152b。在第19圖的電路中，因為構成該ESD保護 電路之該等電晶體的每一電容是小的，所以該差動信號不 5被延遲。結果，在該狀態轉變被完成之前，該電壓變成飽 和0 於是，用於箝制該突波電壓的每對電晶體％〗，M2、該 專電晶體M3，M4、該等電晶體]y[12，M13及該等電晶體 Ml4 ’ Ml5被形成在相同的井中。因此，當莫私括缺絲嶽^主， 10保持在變轉前的一狀態之該等電晶體的電荷在該同一井中 轉移。結果，每對電晶體Ml，M2、該等電晶體M3，M4、 5亥專電晶體M12 ’ M13及该荨電晶體M14，M15係有關該等 差動信號的轉變而被降低以至於該等差動信號的速度加快 能被實現。 15 另外，當該等傳輸線14a與14b、及該等傳輸線15a與15b 被形成到一對傳輸線中時，該突波電壓能被有效地吸收。 特別是，當自該等傳輸線14a與14b分支到該等電晶體Ml至 M4的該等分支傳輸線的特性阻抗被做成等於或小於該等 傳輸線14a與14b的特性阻抗時，該突波電壓能被有效地吸 2〇 收。同樣地，當自該等傳輸線15a與15b分支到該等電晶體 M12至M15的該等分支傳輸線的特性阻抗被做成等於或小 於該等傳輸線15a與15b的特性阻抗時，該突波電壓能被有 效地吸收。另外，當該等電晶體Ml至M4的導通電阻被做成 等於或小於該等傳輸線14a與14b的特性阻抗時，該突波電 36 200812050 壓能被有效地吸收。同樣地，當該等電晶體M12至Ml5的導 通電阻被做成等於或小於該等傳輸線15a與15b的特性阻抗 時，該突波電壓能被有效地吸收。另外，當每對電晶體Ml， M2、該等電晶體M3，M4、該等電晶體M12，M13及該等 5電晶體M14’M15係連接至具有一等於或小於該等電晶體的 導通電阻的特性阻抗之電源供應器VDD/地對傳輸線時，該 突波電壓能被有效地吸收。 接著，本發明的一第二實施例將參考該等附圖來詳細 說明。該第二實施例中，該ESD保護電路的任何電晶體係 10 由一 NMOS電晶體構成。 第21圖是一利用根據該第二實施例之E S D保護電路的 LSI之電路圖。如第21圖所示，該LSI具有ESD保護電路161 與163、一驅動器電路162、傳輸線164a，164b，165a與165b、 一 IN端、一祝端、一 QUT端、及一 Οί/Γ端。 15 該ESD保護電路161具有一對電晶體Μ41，Μ42及一對 電晶體Μ43，Μ44，該對電晶體Μ41，Μ42及該對電晶體 Μ43，Μ44對應第1圖中ESD保護電路11的該對電晶體Ml， M2及該對電晶體M3，M4。然而，有一差異在於該等電晶 體M41與M42是NMOS電晶體。另外，有一差異在於該等電 20 晶體M41與M42的閘極被接地。該對電晶體M41，M42係形 成在相同的井中並且該對電晶體M43，M44係形成在相同的 井中。第21圖中的其它連接關係是相同如第1圖中者而且詳 細說明被省略。第21圖中，一虛線166a指出該對電晶體 M41，M42係形成在相同的井中，且一虛線166b指出該對電 37 200812050 晶體M43，M44係形成在相同的井中。 該驅動器電路162具有相同如第1圖中該驅動器電路12 的電路結構。電晶體M45至M51對應第1圖中的該等電晶體 M5至Μ11並且該等詳細說明被省略。 5 該ESD保護電路163具有一對電晶體Μ52，Μ53與一對 電晶體Μ54，Μ55，該對電晶體Μ52，Μ53與該對電晶體 Μ54，Μ55對應第1圖中該ESD保護電路13中的該對電晶體 Μ12，Μ13與該對電晶體Μ14，Μ15。然而，有一差異在於 該等電晶體MS2與Μ55是NMOS電晶體。另外，有一差異在 10 於電晶體的閘極被接地。該對電晶體Μ52，Μ53係形成在相 同的井中並且該對電晶體Μ54，Μ55係形成在相同的井中。 第21圖中其他連接關係係相同如第1圖中者並且該等詳細 說明被省略。第21圖中，一虛線167a指出該對電晶體!^52， M53係形成在相同的井中，且一虛線167b指出該對電晶體 M54，M55係形成在相同的井中。 該等傳輸線164a，164b，165a與165b係相同如第1圖中 的該等傳輸線14a，14b，15a與15b並且該等詳細說明被省 略0 於是，該等ESD保護電路161與163的任何電晶體M41 20 至M44與M52至M55係可能由一 NMOS電晶體構成。 接著’本發明的一第二實施例將參考該等附圖來詳細 說明。同樣地藉由一連接至該傳輸線的終止電阻器電路， 該差動信號的延遲係因該電路的一電容所引起。因此，在 該第三實施例中，藉由將構成該終止電阻器電路的一對電 38 200812050 晶體形成在相同的井中，該電路的一電容係有關該差動信 號的轉變而被降低。 第22圖是一利用根據該第三實施例之ESD保護電路的 LSI之電路圖。如第22圖所示，該LSI具有一終止電阻器電 5路17卜一驅動器電路172、傳輸線173a，173b，17扣與17牝、 一IN端、一瓦端、一〇υτ端、及一雨端。 該ESD保護電路171具有一對電晶體M61，M62及一對 電晶體M63，M64，該對電晶體M61，M62的閘極被接地， 該對電晶體]V161 ’M62的源極與背閘極被連接至一電源供岸、 10态VDD ’該對電晶體M61，M62的汲極係分別連接至該等 傳輸線173a，173b。該對電晶體M63，M64的閘極係連接至 該電源供應器VDD，該對電晶體M63，M64的源極與背閘 極被接地，該對電晶體M63，M64的汲極係分別連接至該等 傳輸線173a與173b。該對電晶體M61，M62係形成在相同的 I5 井中並且該對電晶體M63，M64係形成在相同的井中。該等 電晶體M61至64每一個具有一電阻函數並防止經由該等傳 輸線173a與173b傳輸的差動信號之反射。第22圖中，一虛 線175a指出談對電晶體M61，M62係形成在相同的井中，且 一虛線175b指出該對電晶體M63，M64係形成在相同的井 20 中。 該驅動器電路172具有相同如第1圖中該驅動器電路12 的電路結構。該對電晶體M65，M66與該對電晶體M70， M71對應對應第1圖中的該對電晶體M5，M6與該對電晶體 M10，Mil並且該等詳細說明被省略。該等傳輸線n3a， 39 200812050 173b ’ 174a與174b係相同如第1圖中的該等傳輸線14a， 14b，15a與15b並且該等詳細說明被省略。 構成該終止電阻器電路171的該等電晶體M61至M64每 一個具有一汲極電容。因此，經由該等傳輸線173&與173|3 5所傳輸的差動信號被延遲。然而，因為每對電晶體M61， M62與電晶體]\463，M64係形成在相同的井中，所以該汲極 電容係有關該差動信號之轉變而被降低。 於是，用於防止該等差動信號之反射的每對電晶體 M61，M62與電晶體M63，徭揪Λ力栩151沾北由。ra从， 10當差動信號轉變時，保持在該轉變之前的一狀態之每對電 晶體M61，M62與電晶體M63，M64的電荷在相同的井中轉 移。結果，該等電阻之電容係有關該等差動信號之轉變而 被降低以至於該等差動信號的速度加快能被實現。 接著，本發明的一第四實施例將參考該等附圖來詳細 15說明。該第四實施例中，第22圖所示的該等電晶體M61至 M64係由一擴散電阻形成。 第23圖是一利用根據該第四實施例之esd保護電路的 LSI之電路圖。如第23圖所示，該LSI具有一終止電阻器電 路181、一驅動器電路182、傳輸線183a，183b，184a與184b、 20 一IN端、一面端、一〇υτ端、及一 δ!斤端。 該終止電阻器電路181具有一對擴散電阻R41，R42及 一對擴散電阻R43，R44。該對擴散電阻的一個端 係分別連接至該等傳輸線183&與183|3，並且其另一個端係 分別連接至該電源供應器VDD。該對擴散電阻R43與R44的 40 200812050 一個端係分別連接至該等傳輸線183a與183b，並且其另一 個端係分別被接地。 該驅動器電路182具有相同如第1圖中該驅動器電路12 的電路結構。該等電晶體M81至M87對應第1圖中的該等電 5晶體M5至Mil並且該等詳細說明被省略，該等傳輸線 183a，183b，184a與184b係相同如第1圖中的該等傳輸線 14a，14b，15a與15b並且該等詳細說明被省略。 構成該終止電阻器電路的該等擴散電阻R41至R44每 一個具有一在該電m之擴散層中的電容。因此，經由該等 10傳輸線183&與18汕所傳輸之差動信號被延遲。然而，因為 每對擴散電阻R41，R42與擴散電阻R43，R44係形成在相同 的井中，所以該汲極電容係有關該差動信號的轉變而被降 低0 於疋，用於防止該等差動信號之反射的每對擴散電阻 15 R41 ’ R42與擴散電阻R43，R44係形成在相同的井中。因此， 當差動信號轉變時，保持在該轉變之前的一狀態之每對擴 散電阻R41，R42與擴散電阻R43，R44的電荷在相同的井中 轉移。結果，該等電阻之電容係有關該等差動信號之轉變 而被降低以至於该荨差動信號的速度加快能被實現。 2〇 在本發明的該等靜電放電保護電路中，用於箝制靜電 放電的该對電晶體係形成在相同的井中。因此，當差動信 旒轉變時，保持在該轉變之前的一狀態之該對電晶體的電 荷在相同的井中轉移。結果，該等電晶體之電容係有關該 等差動信號的轉變而被降低以至於該等差動信號的速度加 200812050 快能被實現。 在本發明的終止電阻器電路中，用於防止該等差動信 號反射的該對電阻係形成在相同的井中。因此，當差動信 唬轉文時，保持在該轉變之前的一狀態之每對電阻的電荷 5在相同的井中轉移。結果，該等電阻之電容係有關該等差 動L號之轉變而被降低以至於該等差動信號的速度加快能 被實現。 上述僅被認為是本發明的原理之說明。另外，因為許 夕的〇舞與變化對於嫻熟此技藝者將容易發生，所以不想 10將本么明限制到所示與所說明的確切結構與 應用，並且因 此所有適合的修是與等效可能被視為落在該等依附的申請 專利範圍及其等效的發明範圍中。 【圖式簡單說明】 第1圖是一利用根據一第一實施例之ESD保護電路的 15 LSI之電路圖； 第2A與第2B圖顯示一差動對線，第2A圖顯示一對共面 線，且第2B圖顯示一堆疊對線； 第3A與第3B圖繪示在該ESD保護電路的一對電晶體之 間的電荷轉變，第3A圖繪示在一傳統ESD保護電路的電晶 20體之間的電荷轉變，且第3B圖繪示第1圖中ESD保護電路的 一對電晶體之間的電荷轉變； 第4圖是形成在相同井中的一對電晶體的平面圖； 第5圖是一沿著第4圖之虛線A_A所取的橫截面圖； 第6圖是形成在相同井中的一對電晶體的另一範例之 42 200812050 平面圖； 第7圖繪示第6圖中該對電晶體的操作； 第8A，第8B，第8C，第8D，第8D及第8E圖每一圖是 一傳輸線之簡單模型； 5 弟9圖是第8圖中由RLCG元件所表示的傳輸線的模型 圖； 第10A與第10B圖每一圖是在第9圖中的電阻與電導被 設定至0之情況下的一模型圖； 第11圖是提供給該ESD對策的一假電路之電路圖； 10 第12圖是一顯示第1圖中的一ESD對策模型之電路圖； 第13圖顯示vG的時間變化； 第14圖是一用於執行一突波模擬之LSI電路圖； 第15A與第15B圖每一圖顯示第14圖中該電路圖的模 擬結果； 15 第16圖顯示一 LSI電路的元件佈局； 第17圖顯示一用於在一對電晶體係不形成在相同井中 之情況下來執行差動信號的模擬之電路； 第18圖顯示第17圖中的模擬結果； 第19圖顯示一用於在一對電晶體係形成在相同井中之 2〇清’兄下來執行差動信號的模擬之電路； 第20圖顯示第19圖中的模擬結果； 第21圖是一利用根據一第二實施例之ESD保護電路的 LSI之電路圖； 第 22l?i b 阒疋一利用根據一第三實施例之E S D保護電路的 43 200812050 LSI之電路圖；及 第23圖是一利用根據一第四實施例之ESD保護電路的 LSI之電路圖。 【主要元件符號說明】 11...靜電放電保護電路 45a，45b...源極擴散層 12...·驅動器電路 46M6b...雙箭頭 13...靜電放電保護電路 47a，47b...雙箭頭 14a，14b···傳輸線 51 · ·.表 15a，15b...傳輸線 52,53…箭頭 16a，16b.. ·虛線 54,55.··箭頭 17a，17b...虛線 61a，61b···傳輸線 21-24…對線 62···燈 31···井 71…電流波形 32a，32b...閘極電極 72...電壓；:皮形 33a，33b…汲極擴散層 73…電流波形 Ma34b···源極擴散層 74…電壓波形 35...雙箭頭 81，82…假MOS電路 36,37…箭頭 83…信號線 41···井 42a...閘極電極 43a?43b...>iL«M 44a，44b···源極擴散層 90...LSI 91-96…傳輸線 97…電源供應接合墊 98…地接合墊 44 200812050 99.. .驅動器 101-105·.·傳輸線 111.. .ESD保護電路 112.. .NMOS反相器電路 113.. .PMOS反相器電路 114.. .ESD保護電路 115-118···傳輸線 121-122…差動信號 123，124···傳輸線 131a431b···電壓波形 132M32b·.·電壓波形 141.142.. .差動信號 143.144.. .傳輸線 151a451b…電壓波形 152aJ52b…電壓波形 161.. .靜電放電保護電路 162…驅動器電路 163.. .靜電放電保護電路 164¾ 164b…傳輸線 1650^651)···傳輸線 166a466b···虛線 1672L,16Tb.. •虛^線 171.. .終止電阻器電路 172…驅動器電路 173〇47313···傳輸線 174a474b…傳輸線 1750^7513·.·虛線 181.. .終止電阻器電路 182.. .驅動器電路 183Μ83Κ·.傳輸線 184a484b···傳輸線 185^1851). ··虛線 VDD…電源供應器 E1…電源供應器 E...電池

Ml，M2...PMOS 電晶體 M3，M4...NMOS 電晶體 M5...PMOS電晶體 M6，M7…NMOS電晶體 M8，M9...PMOS 電晶體 M10，M11...NMOS 電晶體 M12，M13…PMOS電晶體 45 200812050 M14，M15...NMOS 電晶體 R11，R12.··電阻 M21-M24...電晶體 C11，C22...電容 M31-M34...電晶體 G11…電導 M41-M44...電晶體 SW1，SW2…開關 M45-M55...電晶體 R21...電阻器 M61-M64...電晶體 C21...電容器 M65-M71...電晶體 R31-R32...電阻 M81-M87...電晶體 C31-C33...電容器 C1-C4...電容器 C41-C48...電容器 L1-L2...寄生電感 C51-C58...電容器 L3...電感 R41-R44…擴散電阻 L11，L13...電感 46

Claims (1)

1. 200812050 十、申請專利範圍·· 1·-種用於保護_半導财置的 之靜電放電保護電路，包含有：σ講免於靜電放電 5 10 15 20 一對電晶體，係連接至兩線 接至該半導體裝置外部端並且m’該等兩線係連 傳導，該對電晶體係形成在相同料7由料兩線來 該等外部端的靜電放電。 μ便箝制施加至 2. 如申請專利範圍第丨項所述之 該等線係由-對傳輸線構成。心保護電路，其中 3. ==圍第2項所述之靜 攸讀傳輸線連接至該對電晶體 屯路/、中 抗係等於或持該對傳輸_特支傳輪線之特性阻 4. 如申請專利範圍第2項所述之靜電:。 該對電晶體的導通電阻係等於呆護電路，其中 阻抗。 、次j、於该對傳輸線的特性 圍第1項所述之靜電放電保護電路，其中 ^日#、連接至-具有—等於或切該對電晶體之 ^電阻的特性阻抗之電源供應器/地對傳輪線。 申請專利範㈣1項所述之靜電放電保護電路，其中 夕在謂電晶體的汲極擴散區之間的距離被決定以致轉 ^在該等,¾極紐區之㈣電荷之轉料㈣短於該等 差動信號轉變時間。 7·如申請專利範圍第】項所述之靜電放電保護電路，其中 X對电θ3體將謂電放㈣㈣—電縣應器與地中之 47 200812050 一或二者。 8. 如申請專利範圍第7項所述之靜電放電保護電路，其中： 該對用於箝制靜電放電至該電源供應器的電晶體係 形成在相同的井中並且另一對用於箝制靜電放電至地的 5 電晶體係形成在相同的井中。 9. 如申請專利範圍第1項所述之靜電放電保護電路，其中： 該對電晶體中，閘極係並聯形成，該對電晶體的第一 源極與汲極係形成在閘極彼此面對之側，並且該對電晶 體的每一第二源極係形成在穿過該等閘極每一個相反於 10 該等第一源極與該等汲極之側。 10. —種用於穩定一半導體裝置中的差動信號之終止電阻 器電路，包含有： 一對電阻，係連接至兩線的每一個，該等兩線係連接 至該半導體裝置的外部端並且差動信號經由該等兩線來 15 傳導，該對電阻係形成在相同的井中以便防止該等差動 信的反射。 11. 如申請專利範圍第10項所述之終止電阻器電路，其中： 該對電阻係由電晶體構成。 12. 如申請專利範圍第10項所述之終止電阻器護電路，其 20 中： 該對電阻是一擴散電阻。 48