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TW200819986A - Multi-input/output serial peripheral interface and method for data transmission - Google Patents

Multi-input/output serial peripheral interface and method for data transmission Download PDF

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TW200819986A TW96138246A TW96138246A TW200819986A TW 200819986 A TW200819986 A TW 200819986A TW 96138246 A TW96138246 A TW 96138246A TW 96138246 A TW96138246 A TW 96138246A TW 200819986 A TW200819986 A TW 200819986A
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Description

200819986
· iW3340PA 九、發明說明： 【發明所屬之技術領域】 本务明疋有關於-種多輸入/輪出次 料傳輸方法，且特別是有關於一種具 敕；丨 貝 輸入/輸出串列週邊介面及資料傳輸方法。正版表現之夕 【先前技術】 圖。：==/1圖’其㈣乃傳統資料傳輸系統之方塊 -貝料傳輸糸、統100包括積體電路11〇以及串列週邊介 面⑽。串列週邊介面120具有多個腳位（pln)，例如包括 輸入聊位122、輸出腳位！24、晶片選擇腳位126及時序 卿位128。其中，輸入腳位122係用以接收一筆串列資料（包 括指令及位址），並將此筆串列資料傳送至積體電路110。 輸出腳位124係用以從積體電路11〇讀取一筆串列資料 (包括緩衝週期及讀取資料），並輸出此筆串列資料。、晶片 選擇腳位126制以提供—晶片選擇訊號.時序腳位 128係用以提供一時序訊號SCLK。 一請參照第2 ®，其繪示乃傳統資料傳輸系統之讀取串 2資料時序圖。其中’舉例來說，串列資料係包括8位元 命令（8-bit instruction)、24 位元位址（24-bit address)、n個緩衝週期（nduiMy cycle)及多筆8位元讀 取資料（8-bit data)，n為大於或等於〇之整數，並不做 限制，端視資料傳輸系統1⑽之設計而定。於第2圖中， 當晶片選擇訊號CS為低位時，時序訊號SCLK具有多個時
W3340PA 200819986 序脈衝。此時，輸入腳位係先接收8位元命令，然後接收 24位元位址，此位址係為所要讀取之資料之起始位址。鈇 後’ η個緩衝週期係用以緩衝。接著，輸出腳位開始讀取 多筆8位元讀取資料並輸出之。 上述之資料傳輸系統1〇〇，係利用串列週邊介面12〇 2一輸人腳位及單-輸出腳位來進行串列資料傳輸的 。如H —個時序脈衝只傳輪1位元資料，效率 ^將不此使佧貢料傳輸系統100之整體表現最佳化。 【發明内容】 料傳C系：關於一種多輸入/輸出串列週邊介面及資 出卿位進行“二多個控制腳Μ達❹輸人腳位及多輸 根撼太旅讀之傳輸，提高資料傳輸之整體表現。 %逢介面之弟一方面’提出—種多輸入/輸出串列 命包括夕扪於一積體電路。多輪入/輸出串列週邊介 靉電路些:位係耦接至積體電路。其中，積 、卿位或第-腳位輸入/輸出串列週邊介面之一第 k組合以接I二二7、~第三腳位及一第四腳 d之第一腳位、第二腳位、第三腳位及第 邊介面…位址。積體電路係經由多輸入/輸出串列週 、讀取ΐΐ:腳位、第二腳位、第三腳位及第四腳位送出 根據本發明之第二方面，提出一種資料傳輸方法，係 200819986 二连緬航· ~ 應用於一多輸入/輸出串列週邊介面。多輸入/輸出串列週 邊介面係屬於一積體電路並具有多個腳位，此些腳位包括 一第一腳位及一第二腳位。資料傳輸方法包括，積體電路 係選擇性地經由多輸入/輸出串列週邊介面之第一腳位或 第一腳位、第二腳位、一第三腳位及一第四腳位之組合以 接收一命令。積體電路係經由多輸入/輸出串列週邊介面 之第一腳位、第二腳位、第三腳位及第四腳位接收一位 址。積體電路係經由多輸入/輸出串列週邊介面之第一腳 位、第二腳位、第三腳位及第四腳位送出一讀取資料。當 第一腳位非用以傳輸命令、位址或讀取資料時，第一腳位 可用以暫停讀取資料之傳輸。當第二腳位非用以傳輸命 令、位址或讀取資料時，第二腳位可用以防止讀取資料從 積體電路被讀取。 為讓本發明之上述内容能更明顯易懂，下文特舉一較 佳實施例，並配合所附圖式，作詳細說明如下： 〇 【實施方式】 本發明係提供一種多輸入/輸出串列週邊介面及資料 傳輸方法，利用多輸入/輸出串列週邊介面之多個控制腳 位來達成多輸入腳位及多輸出腳位進行串列資料之傳 輸，提高資料傳輸之整體表現。 請參照第3圖，其繪示依照乃本發明較佳實施例之資 料傳輸系統之一例之方塊圖。資料傳輸系統3 0 0包括積體 電路310以及多輸入/輸出串列週邊介面320。舉積體電路 8
lW3340PA 200819986 310為一記憶體裝置為例，但並不限制於此，積體電路31〇 可為任意具有儲存資料功能之電路。當積體電路31〇為記 憶體裝置時，積體電路310包括資料暫存器（(1以& register)312、記憶單元陣列（mem〇ry ceii array)314 及 輸出缓衝器（output buff er)316。記憶單元陣列314係用 以儲存資料。 多輸入/輸出串列週邊介面320具有多個腳位 321〜324，此些腳位係均耦接至積體電路3丨〇。命令積體電 路係經由多輸入/輸出串列週邊介面320之第一腳位 321或第一腳位321、第二腳位322、第三腳位323及第四 腳位324接收一命令。積體電路31〇係經由多輸入/輸出 串列週邊介面320之弟一腳位321、第二腳位322、第三 腳位323及弟四腳位324接收一位址。命令及址址係被傳 送至資料暫存器312，且暫存於資料暫存器312，然後再 傳送至記憶單元陣列314。 牙貝體電路310係經由多輸入/輸出串列週邊介面320 〇 之第一腳位321、第二腳位322、第三腳位323及第四腳 位324送出一讀取資料。 當從積體電路310讀取一讀取資料時，亦即欲從記憶 單元陣列314讀取此讀取資料，則此讀取資料係從記憶單 元陣列314傳送至輸出緩衝器316，且暫存於輸出緩衝器 316，然後經由多輸入/輸出串列週邊介面32〇之第一腳位 321、第二腳位322、第三腳位323及第四腳位324送出。。 其中，於送出S賣取資料别，係可存在於多個緩衝週期 9
200819986 W334〇pA — (dummy cycle) 0 多輸入/輸出串列週邊介面320之多個腳位321〜324 實質上包括有第一腳位321及第二腳位322。當第一腳位 321非用以傳輸命令、位址或讀取資料時，第一腳位321 係用以暫停讀取資料之傳輸。當第二腳位322非用以傳輸 命令、位址或讀取資料時，第二腳位322係用以防止讀取 資料從記憶單元陣列314被讀取。上述之第一腳位321及 第二腳位322實質上係屬於傳統串列週邊介面中之控制腳 位，而於本實施例中，係被利用以達成多輸入腳位及多輸 出腳位進行串列資料之傳輸，串列資料包含命令、位址、 緩衝週期及讀取資料。 多輸入/輸出串列週邊介面320更包括晶片選擇腳位 325，晶片選擇腳位325係輸出一晶片選擇訊號CS。當晶 片選擇訊號CS之電壓準位為低準位時，第一腳位321〜第 四腳位324傳送命令、位址或讀取資料。此外，多輸入/ 輸出串列週邊介面320亦包括一時序腳位326，時序腳位 w 326係輸出一時序訊號SCLK，第一腳位321〜第四腳位324 係依據時序訊號傳送命令、位址或讀取資料。其中，可利 用第一腳位321〜第四腳位324同時傳送命令、位址或讀取 資料，亦可以僅利用第一腳位321〜第四腳位324中之部份 同時傳送命令、位址或讀取資料。相較於傳統之串列週邊 介面，本發明上述實施例所提供之多輸入/輸出串列週邊 介面300可使得整體資料傳輸速度最多增加3倍。 時序訊號SCLK係包括多個時序脈衝。其中，第一腳
W3340PA 200819986 位321〜第四腳位324係依據時序脈衝進行傳送的動作。此 外，第一腳位321〜第四腳位324亦可於時序脈衝之上升邊 緣（rising edge)、下降邊緣（falling edge)或上升邊緣 及下降邊緣進行傳送的動作，亦即提供了雙倍資料傳輸速 度（Double Data Rate，DDR)的功能的選擇。 請參照第4A圖，其繪示乃依照本發明第一實施例之 串列資料時序圖。其中，舉例來說，串列資料係包括8位 元命令（8-bit instruction)、24 位元位址（24-bit 〇 address)、η個緩衝週期（n dummy cycles)及多筆8位元 讀取資料（8-bit read out data)，η為大於0或等於〇之 整數，並不做限制。於第4Α圖中，當晶片選擇訊號CS為 低位時，時序訊號SCLK具有多個時序脈衝。第一腳位321〜 第四腳位324係於時序脈衝之上升邊緣及下降邊緣進行接 收串列資料的動作。 第一腳位321〜第四腳位324係於時序脈衝〇接收8 位元命令，然後於時序脈衝1〜3接收24位元位址，此位 〇 址係為初始所要讀取之資料之位址。然後，η個緩衝週期 係用以緩衝。接著，於時序脈衝η+3之後開始讀取多筆8 位元讀取資料並輸出之。相較於傳統之串列週邊介面，本 發明上述第一實施例之資料傳輸速度可增加7倍。上述第 4Α圖中，命令、位址、緩衝週期及讀取資料之傳輸，係均 採用了雙倍資料傳輸速度的功能，然亦可以單獨選擇是否 採用雙倍資料傳輸速度的功能，並不做限制。舉例來說， 可以只有讀取資料之傳輸採用雙倍資料傳輸速度的功 11 200819986— " 能，但並不限於此。 請參照第4B圖，其繪示乃依照本發明第二實施例之 串列資料時序圖。第一腳位321係於時序脈衝0〜7接收8 位元命令。然後第一腳位321〜第四腳位324於時序脈衝 8〜10接收24位元位址。然後，η個缓衝週期係用以緩衝。 接著，於時序脈衝η+10之後開始讀取多筆8位元讀取資 料並輸出之。其中，8位元命令之接收係只經由第一腳位 321。24位元位址之接收係採用雙倍資料傳輸速度的功 / 能。多筆8位元讀取資料之接收則未採用雙倍資料傳輸速 度的功能。於本發明中，命令、位址、緩衝週期或讀取資 料之傳輸是否採用雙倍資料傳輸速度係視實際需求而 定，於此並不做限制。 上述所揭露之資料傳輸方法，係用以傳輸連續性資 料，若是要傳輸隨機性資料的話，則必須依據晶片選擇訊 號CS之電壓準位維持於高準位之時間來做判斷。請參照 第5圖，其繪示乃依照本發明較佳實施例之傳輸隨機性資 υ 料之資料傳輸方法之流程圖。首先，依序於步驟510〜540 中，傳輸命令、位址、緩衝週期以及讀取資料。然後，於 步驟550中，判斷晶片選擇訊號之電壓準位持續為高準位 是否超過一預定時間，此預定時間例如為240毫微秒 (ns)。若晶片選擇訊號之電壓準位持續為高準位未超過預 定時間，則代表命令係為一隨機存取指令，故回到步驟 520，重新傳送位址、緩衝週期及讀取資料。若晶片選擇 訊號之電壓準位持續為高準位超過預定時間，則代表結束 12
W3340PA 200819986 貧料傳輸。 本發明上述實施例所揭露之多輸入/輸出串列週邊介 面及資料傳輸方法，係利用多輸入/輸出串列週邊介面上 之多個控制腳位對積體電路進行資料傳輸的動作。其中， 積體電路可為任意型式之具有儲存資料功能之電路。如此 一來，即可達成多輸入腳位及多輸出腳位進行串列資料之 傳輸，提高了資料傳輸的整體表現。 綜上所述，雖然本發明已以一較佳實施例揭露如上， 然其並非用以限定本發明。本發明所屬技術領域中具有通 常知識者，在不脫離本發明之精神和範圍内，當可作各種 之更動與潤飾。因此，本發明之保護範圍當視後附之申請 專利範圍所界定者為準。 13 200819986 nW334〇PA 【圖式簡單說明】 示傳統資料傳輪系統之方塊圖。 。弟圖繪示傳統資料傳輪系統之讀取串列 圖 資料時序 弟3圖繪示 之-例之方塊圖依知本發明較佳實施例之資料傳輸系統 第4Α圖繪示依照本發明第—實施例之串列資料時序 圖 圖 第仙圖_依照本發明第二實施例之串列資 料時序 料嶋㈣幾隨機性資 【主要元件符號說明】 100、300 :資料傳輸系統 110、310 :積體電路 120 :串列週邊介面 122〜128、321 〜326 :腳位 312 :資料暫存器 314 :記憶單元陣列 316 :輸出緩衝器 320 :多輸入/輸出串列週邊介面 14

Claims (1)

  1. 200819986„ 十、申請專利範圍： 1.種夕輸入/輪出串列週邊介面，係屬於一積體電 路，該多輸入/輸出串列週邊介面包括： 、 複數個腳位，係耦接至該積體電路； 其中’該積體電路係選擇性地經由該多輸入/輸出串 列週邊介面之一第—腳位或該第一腳位、一第二腳位、一 第三腳位及一第四腳位之組合以接收一命令； f 4積體$路係、輕由該多輸人/輸出串列週邊介 =之》亥第腳位H腳位、該第三腳位及該 接收一位址； 其Γ該積體電路係經由該多輸入/輸出串列週邊介 面之β亥第一腳位、該第二一 ^ 送出一讀取資料。 以二腳位及该第四腳位 邊介1.，如:二:範:第二項所^ ^ 輸，並當該第一腳位非用該讀取資料之傳 邊介面.，;中請專4範=項所述之多輸人/輪出串列週 體電路被讀取，並者令镇- μ喝取貝料從該積 該積體電路被心: 非用以防止該讀取資料從 預遐免路被碩取時，該第二腳位 丨卞攸 位址或該讀取資料。 ，、傳輪该命令、該 4·如申請專利範圍第3項所述 邊介面，其中該積體電路係為—記憶//置人7出串列週 丨〜體衣置，該記憶體裝 15 200819986r -…ΓΨ3340ΡΑ _ 置包括： 吕己憶單元陣列，係用以儲存該讀取資料； 、一資料暫存器，該命令及該位址係經由至少部份之該 二腳位傳送至该資料暫存器，且暫存於該資料暫存器；以 一輪出緩衝器，該讀取資料係從該記憶單元陣列 至該輪出緩衝器，且暫存於該輸出緩衝器，然後傳送至^ 該些腳位，該多輸入/輸出串列週邊介面輪出該 5.如申請專利範圍第4項所述之多輸入/輸出串列週 面，其中该苐一腳位及該第二腳位係均_接$ 4 t 暫存器及該輸出緩衝器。 腳…輕接至㈣料 週邊輸方法，係應用於—多輸人/輸出串列 忒夕輸入/輸出串列週邊介面係屬於一積俨 路及多輸入/輸出串列週邊介面具有複數個腳位，、^此 =位包括—第-腳位及-第二腳位，該資料傳輸方法包二 介面^體電路顧雜地經由料輸人串列週邊 之该弟一腳位或該第一腳位、該第二腳位、一第三 位及一第四腳位之組合以接收一命令； :亥積體电路係㈣該多輪人/輸出串列週邊介面之該 位址腳位°亥第一腳位、該第三腳位及該第四腳位接收一 該積體電路係經由該多輸入/輸出串列週邊介面之該 16 W3340PA 200819986, • 第一腳位、該第二腳位、該第三腳位及該第四腳位送出一 言買取貢料， 當該第一腳位非用以傳輸該些命令、該位址或該讀取 資料時，該第一腳位可用以暫停該讀取資料之傳輸；以及 當該第二腳位非用以傳輸該些命令、該位址或該讀取 資料時，該第二腳位可用以防止該讀取資料從該積體電路 被讀取。 7. 如申請專利範圍第6項所述之資料傳輸方法，其 f 中該積體電路係為一記憶體裝置，該記憶體裝置包括一記 \ 憶單元陣列、一資料暫存器及一輸出缓衝器，該資料傳輸 方法更包括： 當該記憶體裝置接收該命令及該位址時，該命令及該 位址係經由至少部份之該些腳位傳送至該資料暫存器，且 暫存於該資料暫存器；以及 當從該記憶體裝置讀取該讀取資料時，該讀取資料係 從該記憶單元陣列傳送至該輸出緩衝器，且暫存於該輸出 1/ 緩衝器，然後並列傳送至至少部份之該些腳位，該多輸入 /輸出串列週邊介面輸出該讀取資料。 8. 如申請專利範圍第7項所述之資料傳輸方法，其 中該第一腳位及該第二腳位係均耦接至該資料暫存器及 該輸出緩衝器。 9. 如申請專利範圍第8項所述之資料傳輸方法，其 中該多輸入/輸出串列週邊介面更包括一晶片選擇腳位， 該晶片選擇腳位係輸入一晶片選擇訊號，當該晶片選擇訊 17 IW3340PA 200819986 號被致能時，至少部份之該些腳位傳送 該讀取資料。 忒位址或 10.如申請專利翻第9項所述之資料傳輸方法，其 中該多輸入/輸出串列週邊介面更包括一時序腳位，該時 序腳位係輸人-時序訊號’該些腳位係依據 ; 送該命令、該位址或該讀取資料。 唬傳 11·如ΐ請專利範圍第1G項所述之資料傳輸方法， 其中该％•序訊號係包括複數個時序脈衝。 12. 如申請專利範圍第u項所述之資料傳輸方法， 其中該些腳位係依據該些時序脈衝傳送該命令。 13. 如申請專利範圍第12項所述之資料傳輸方法， 該些時序脈衝之上升邊緣、下降邊緣或 上升邊緣及下降邊緣傳送該命令。 14· h申凊專利範圍第11項所述之資料傳輸方法， /、中該些腳位係依據該些時序脈衝傳送該位址。 Ο j5·如申請專利範圍第14項所述之資料傳輸方法， 亥些腳位係於該些時序脈衝之上升邊緣、下降邊緣或 上升邊緣及下降邊緣傳送該位址。 发16·如申請專利範圍第11項所述之資料傳輸方法， /、中該些腳位係依據該些時序脈衝傳送該讀取資料。 ^ >17·如申凊專利範圍第16項所述之資料傳輸方法， ^中忒些腳位係於該些時序脈衝之上升邊緣、下降邊緣或 升邊緣及下降邊緣傳送該讀取資料。 18 士〇由上 • 曱請專利範圍第11項所述之資料傳輸方法， 18 W3340PA 200819986 其中當從該記憶體裝置讀取該讀取資料時，若該晶片選擇 訊號之電壓準位持續為高準位未超過一預定時間，該些腳 位重新傳送一新位址、一新緩衝週期及一新讀取資料。 19.如申請專利範圍第18項所述之資料傳輸方法， 更包括： 若該晶片選擇訊號之電壓準位持續為高準位超過該 預定時間，則結束從該記憶體裝置讀取該讀取資料。 19
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