TW200818418A - Semiconductor die package including stacked dice and heat sink structures - Google Patents
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200818418 九、發明說明: 發明領域 本發明係關於包括堆疊的切割件及散熱件結構之半導 5 體晶粒封裝。 【先前技術2 發明背景 存在有許多種功率半導體晶粒封裝。在這樣的封裳 中,持續地必誠少存在於輪人端及輸出端之_電阻⑽ w如:在-功率M〇SFET封裝中卿_或源極到沒極的電 阻),而且,持續地需要增進這些封裝的散熱特性。最好能 夠減少這類封裝的電阻且增加散熱特性,而不要增加這類 封裝所佔據的空間。 、 本發明的幾個實施例係個別地或共同地解決了這些及 5其他問題。 【聲明内容2 發明概要 本發明的實施例係關於半導體晶粒封裝以及用於製造 > $體晶粒封裝的方法。 人本!X月的其中-實施例係關於一種半導體封裝,包 L第-散熱件結構;第—半導體晶粒,係被裝配於該第 政…、件、纟。構且具有第—外部表面;_中間導電元件,係 衣配至絲—半導體晶粒;第二半導體晶粒;第二散熱 結構,係被裝配至該第二半導體晶粒且包含—第二外部 5 200818418 =;以及-模製材質,係被設置㈣第—與第二半導體 其中該模製材質暴露出該第—散熱件結構的第 的第二外部表面。拉衣材貝暴路出該第二散熱件結構 5
10
本發明的另外—實施例係關於1用以形成半導體晶 粒封裝的方法’此枝包含以τ㈣:(a)將第—半導體晶 粒裝配至具有[㈣表面㈣1熱件結構 第二 =體晶=配至具有第二外部表面的第二散熱件結構; ⑷將弟導體晶粒裝配至—中間導電元件;⑷將第二半 導體晶粒裝配至該中料電元件4及⑹在至少該第一盥 第二半導體晶粒周圍模製—模製材質,其中經㈣好的模 製材質暴露ih該第—外部表面與第二外部表面。 以下’將進一步詳細說明本發明的上述與其他實施例。 圖式簡單說明 弟1圖疋依據本發明實施例的半導體晶粒封裝之零件 的分解圖,顯示有金屬線凸塊。 第2圖頒示在上散熱件結構上具有金屬線凸塊的晶粒 之底視圖。 第3圖顯示第一圖中的晶粒封裝處於組裝狀態之側視 20 立體圖。 第4圖是另一晶粒封裝實施例的側視立體圖,此晶粒封 裝具有類似於第一圖中的實施例之結構。然而,使用焊锡 凸塊以取代金屬線凸塊。 第5圖及第6圖分別顯示第3圖與第4圖中所示的此種半 6 200818418 導體晶粒封裝之底視圖與頂視圖。 第7圖顯示第5圖與第6圖中所顯示的此種晶粒封裝之 半導體晶粒封裝總成。 第8圖顯示依據本發明實施例的另一半導體晶粒封裝 5之分解圖,顯示一個具有電路基底形式的中間導電元件。 弟9圖顯示在上政熱件結構上具有金屬線凸塊的晶粒 之底視圖。 第1 〇圖顯示第8圖所示的封裝中之中間導電元件的立 體底視圖。 10 第11圖是第8圖中所示的零件被組裝好時之側視立體 圖。 第12圖是第11圖所示的此種半導體晶粒封裝之側視立 體圖,然而,顯示焊錫凸塊以取代金屬線凸塊。 第13圖是絕緣金屬基底的頂視立體圖。 15 第14圖是第13圖所示的絕緣金屬基底之底視立體圖。 第15圖與第16圖分別為含有第8圖到第14圖所示的跫 件之半導體晶粒封裝的底視圖與頂視圖。 第17圖顯示含有第15到第16圖所示的此種晶粒封裳之 半導體晶粒封裝總成。 20 【實施*方式】 較佳實施例之詳細說明 本發明的實施例係關於半導體封裝,包含:第一散熱 件結構;第一半導體晶粒,係被裝配於該第一散熱件結構 且具有第一外部表面;一中間導電元件,係被裝配至該第 7 200818418 半導體粒’第二半導體晶粒,係被裝配至第二散熱件 結構1二散熱件結構,係被裝配至該第二半導體晶粒且 包含-第二外部表面;以及一模製材質,係被設置於該第 -與第二半導體晶粒周圍。賴製㈣暴露出該第一散熱 5件、,〇構的f夕卜部表面以及第二散熱件結構的第二外部表 面。 較佳地,半導體晶粒封裝中的晶粒包括例如功率電晶 體等的垂直半導體裝置(亦即··電流餘純的—主要表面 垂直地流到晶粒的另一主要表面h垂直功率電晶體包括 1〇 VD腦電晶體以及垂直雙極型功率電晶體。vdm〇s電晶 體疋種具有由擴散所形成的兩個或多個半導體區域之 MOSFET(金屬氧化物半導體場效電晶體),其具有一源極區 域、一沒極區域,以及一閘極。此裳置是垂直的,所以, 源極區域與汲極區域是處於半導體晶粒的相反表面上。間 15極可以疋一種溝槽式閘極結構或者平面式問極結構,且被 形成在與源極區域相同的表面上。溝槽式閘極結構是比較 好的^是因為比起平面式閘極結構來說,溝槽式間極結 構車乂乍且佔據較少的空間。操作期間在乂麗⑽裝置中,從 源極區域到沒極區域的電流大致上垂直於晶粒表面。在其 2〇他實施例中,半導體晶粒中的電晶體可以是例如髓丁(絕緣 閘極雙極電晶體)等的雙極電晶體。在這樣的實施例中,半 導體晶粒的-側具有一射極區域及一基極區域。晶粒的另 側具有-集極區域。在其他實施例中,半導體晶粒可以 括半^體一極體(例如:Sch〇ttky二極體),其具有一個作 8 200818418 為輸入端的陽極以及-個作為輸出端的陰極。 在第-與第二半導體晶粒中的晶粒,在—些實施例中 也可以包括水平的裝置。例如LDM〇s裝置的水平裝置可允 過日日粒’ gp使其源極與汲極係位於晶粒的相 5同側上。在其他實施例中,半導體晶粒可以在晶粒的同- 侧邊上具有輸入端與輪出端,而不會使電流垂直地流過晶 粒。 相同或不同種類的裝置均可以任何適當的組合方式存 在於晶粒封裝中。假如需要的話,任何上述的裝置均可以 10被組合於單一封裝内。例如,垂直二極體及垂直mosfet 可以存在於同一個封裝内。 依據本發明實施例的晶粒封裝中所使用之模製材質可 包含任何適當的材質,且可以在晶粒封裳中被模製成任何 適當的形式。適當的模製材質可以包含例如環氧樹脂的熱 15 固性樹脂。
以下,將參考附圖詳細說明本發明實施例的其他特 點,在這些圖形中,類似的元件符號係表示類似的元件。 以下的圖式顯示範例性的TO220型封裝,其具有延伸 自封裝的-側之導線,且每個封裝具有兩個晶粒。然而, 2〇本發明的實施例並未侷限於這類封裝而已。例如,本發明 的實施例可以包括更多半導體晶粒(例如:每個封裝以類似 方式堆疊起來有三個以上或四個以上的晶粒)。此外,—般 的封裝結構可被用於其他種類的封裝,包括1、 T0262、T03P、T0247、 T0252及T0263型封裝。其他種類 9 200818418 的封裝也可以包括S08型封裝,其具有延伸自封裝兩側的導 線。其他種類的封裝可以包括MLP(微導線封裝)型封裝。 第1圖顯示依據本發明實施例的半導體晶粒封裝中之
零件的分解圖。以下將要敘述的此範例性半導體晶粒封裝 5 包含有兩個功率MOSFET晶粒。如上所述,對於晶粒來說, 可以具有其他半導體裝置以取代功率MOSFET。例如,功 率MOSFET封裝可以包括源極導線與源極區域、閘極導線 與閘極區域,以及汲極導線與汲極區域。在一半導體二極 體封裝中,源極導線與源極區域可以替代地為陽極導線或 10陽極區域,而沒極導線與没極區域可以替代地為陰極導線 或陰極區域。在另-範例中,在雙極接面電晶體封農中, 15
20 源極導線及區域可以替代地為射極導線與射極區域,沒極 導線與區域可以替代地為集極導線與區域,而且,閘極導 線與區域可以替代地為基極導線與區域。 第1圖顯示-個中間導電元件127以及—個設置在第一 散熱件結構7與第二散熱件結構1之間的第二半導體晶粒 Μ。第二圖顯示第—散熱件結構7的底面,且第—半= 亦位於第-散熱件結構7與第二散熱件、 間。可以將-模製材質(未顯示), 與第二半_粒2-2_, 結構刚-外絲面7(_及=η暴露散熱件 部表面。 )及弟二散熱件結構1的第二外 第一散熱件結構7可以 任何適當材質。例如,第一 為任何適當的形式且可 散熱件結構7可以包括一 以包括 種例如 10 200818418 銘、銅或其合金等的導熱導電㈣。如圖所示,第一散 熱件結構7包括第-外部表面7⑻以及—個延伸自散熱件社 構7的主要本體7(b)之腿部7(d)。此腿部¥可雜電氣連接 (例如:使用焊接)至-個延伸自第二散熱件結構⑽主要本 5 體1(b)的汲極導線88(d)。 第-與第_散熱件結構7、丨可以分別地將第—與第二 半導體晶粒2]、2_2的熱量散除掉,且亦可以作為用: MOSFET的汲極終端。
參考第2圖’可以使用銲錫、導電性環氧樹脂,或一些 H)其他適當的導熱㈣性材f,將第—半導體錄2]裝配至 第一散熱件結構7的底面。第二半導體晶粒2.2可以相同方 式或不同方式裝配至第二散熱件結構卜 弟 15 >千¥體以包括—個遠離第—散熱件結 構7的弟一,面2]⑷。第一半導體晶粒2-1的第二表面(未顯 不)則朝向弟-散熱件結構7,且❹銲錫、導電性環氧樹 脂等而機械式與電氣式地結合到第一散熱件結構。半導體 晶粒2-1的第二表面可以包括-沒極區域,且沒極電流可以 從半導體=粒2韻到第—散熱件結構了,流到腿部7⑷且流 20 H伸自弟—散熱件結構1的主要本體1(b)之外雜極導線 88(d) 〇 —錢金屬線凸塊3+4]可以位於第—半導體晶粒 的第表面2-l(a)上’在此範例中的電鐘金屬線凸塊 ^二1包括―閘極金屬線凸塊4],係在第—半導體晶粒 -1的弟一表面2姻而電氣式地連接到—閘極區域。閑極 11 200818418 電流可以從閘極導線88(d)透過電鍍閘極金屬線凸塊4-1與 閘極導電部5(例如:閘極夾),而流到第一半導體晶粒2-1 中的閘桠區域。在此範例中的電鍍金屬線凸塊H、4_;1亦包 括多數振極金屬線凸塊3-1,這些凸塊係在第一半導體晶粒 - 5 2-1的第一表面2-l(a)而連接到一或多個源極區域。源極電 一 流可以從源極導線88(s)經由一源極導電部6(例如:源極夾) 以及電鍍源極金屬線凸塊3-1,而流到第一半導體晶粒2-1 中的源極區域。 ^ 電鍍金屬線凸塊3-:1、4-1可以由任何適當材質形成,且 10 可以使用任何適當的製程而形成。例如,它們可以包括鍍 鎳的鋁金屬線,塗有貴重金屬的銅金屬線等。用於形成電 鍍金屬線凸塊3-1、4-1的範例性製程可以包括使用2006年3 月27日申請之美國專利申請案第60/786139號「具有可焊接 迴路接點的半導體裝置」所揭示的技術,該專利申請案其 15 内容在此併入作為參考。 第二半導體晶粒2-2也可以具有多數電鍍金屬線凸塊 - 3-2、4-2,這些凸塊係被裝配至第二半導體晶粒2-2的第一 表面2-2(a)。電鍍金屬線凸塊3-2、4-2包括源極金屬線凸塊 3-2及一閘極金屬線凸塊4-2。第二半導體晶粒2-2以及對應 20 的金屬線凸塊3-2、4-2可以具有與第一半導體晶粒2-1和金 屬線凸塊3-1、4-1相同或不同的材質、特性或結構。例如, 第二半導體晶粒2-2的第一表面2-2(a)可以具有電連接至源 極金屬線凸塊3 -2的源極區域以及一個電連接至閘極金屬 線凸塊4-2的閘極區域。 12 200818418 一中間導電元件112係被設置於第一與第二半導體晶 粒2_1、2-2之間,此中間導電元件n2可以電氣式地/或物理 式地連接至第一與第二半導體晶粒2_1、2-2。在第1圖所顯 示的範例中,第一與第二半導體晶粒2-1、2-2兩者可透過中 5間導電元件112而電氣式及物理式地連接在一起,此中間導 電元件是以單一不連續的金屬層之形式出現。中間導電元 件112的源極導電部6可以電氣式連接源極金屬線凸塊 3-1、3-2,這些源極金屬線凸塊係分別被裝配(例如:使用 焊錫)至第一與第二半導體晶粒2-1、2-2的源極區域。同樣 10地,被裝配到第一與第二半導體晶粒、2-2的閘極區域之 閘極金屬線凸塊4-1、4-2,可以被電氣式地連接到(例如: 使用銲錫)中間導電元件112的閘極導電部5。 中間導電元件112可以具有任何適當的形式中。如第置 圖所示,在一實施例中,中間導電元件112可以包含至少一 15不連續層。在此範例中,不連續層可以包括一閘極導電部5 以及一源極導電部6。如上所述,此中間導電元件可以電氣 式及機械式地將第-與第二半導體晶粒2小2_2中的源贿 7極區域連接在Κ例如:藉轉錫連接卜堆疊的第一與 弟二半導體晶粒2·卜2·2係使时間導電元件U2而電氣式 2〇地並聯在一起。稍後將詳細說明,在本發明的其他實施例 I ’此中間導電元件112可以機械式地連接,但並不需要電 氣式地將第-與第二半導體晶粒2_卜2_2連接在—起。在這 樣的實施例中,中間導電元件112可以包含在絕緣層的相反 兩側上的至少一介電層及導電層。 13 200818418 第3圖顯示第1圖中的零件被組合在一起之情形。在第 1、第2與第3圖中,類似的元件符號係標示類似的元件。第 3圖額外地顯示一區域32,在此區域中,銲錫連接可以形成 於閘極導電結構5及其對應的閘極導電88(g)之間。 5 第4圖顯示本發明另一封裝之實施例。在第1、第2與第 4圖中’類似的元件符號係標示類似的元件。然而,相較於 第3圖所示的實施例,在第4圖的實施例中,使用銲錫凸塊 (例如·銲錫球)以取代金屬線凸塊。例如,取代使用源極金 屬線凸塊,源極銲錫凸塊47、48可被用以將第一與第二半 10導體晶粒中的源極區域電氣式地連接到中間導電元件内的 源極&電結構6。源極銲錫凸塊47、48以及在如此所形成的 封裝中之任何其他銲錫,可以包含鉛(Pb-Sn)或無鉛銲錫。 圖形中亦顯示一閘極銲錫凸塊43。 可包含第1圖到第4圖中的零件而形成的封裝之立體圖 15係顯示於第5圖與第6圖。帛5圖顯示半導體晶粒封裝的 頂視立體圖。如圖所示,第一散熱件結構的第一外部表 面7(a:可以透過—模製材質11而暴露。此模製材質11可以將 先前提到的第一與第二半導體晶粒包圍起 丰逡日、1, Η ”、只小风> 、-阳粒封裝200的底視立體圖。如圖所示,第二 20結構的第二外部表面1⑷係被此模製材質11所暴露。 在-些情形中(例如:在S08型封裝),第一或第二外部 連以被鲜锡或直接連接到電路板上,藉此提供一條 外部導ΪΓΓ未顯示)的直接電氣與熱路徑。在此範例中, ♦、泉的表面可以與散熱件結構的底部暴露外表面丘平 14 200818418 面。 苓考第7圖,假如需要的話,可以將一個選擇性額外的 具有籍片或不具有鰭片之外部散熱件208,其與封裝·中 的暴露的散熱件結構表面i⑻、7⑻產生熱接觸或熱結合。 5當此封裝被連接到外部散熱件2〇8或一些其他額外的結構 %,可以形成一個半導體晶粒封裝總成。 第8圖顯示本發明的另_封裝之實施例。如同在先前的 =施例中,在第8圖所示的實施射,半導體晶粒可以被堆 疊在半導體晶粒封裝内。然而,除了電氣式及機械式地連 10接半導體晶粒封裝内的第一與第二半導體晶粒之外,第一 與第二半導體也可以機械式地連接在一起,但並未被電氣 式地連接在封裝内。在第i到第8圖中,類似的元件符號係 表示類似的元件,g此,不需要重複類似元件的說明。 第8圖顯示第-散熱件結構7及第二散熱件結構卜例如 15繞緣金屬基底的電路基底8可以被設置於第一與第二散熱 件結構7、1之間以及第一半導體晶粒2_1(參考第9圖,此圖 形顯不第一半導體晶粒2-1以及第一散熱件結構7的底面)與 第二半導體晶粒2-2。 如第8圖所示,電路基底8包括在絕緣層一側上的第一 2〇不連續頂部導電層,此頂部導電層包括第一源極金屬層9-1 以及第一閘極金屬層iO-丨。如圖所示,這幾層9-1、⑺“的 各層均包括至少一腿部,此腿部可以被結合至一個或多個 外部導線58。由於半導體晶粒2-卜2_2係彼此被電氣式隔離 開來,所以它們需要單獨的輸入端與輸出端,而且,這些 15 200818418 輸入端與輸出端並非如同先前所述的實施例一樣共用。 如圖所不,在此範例中,設有六條外部導線,以取代 在先月ί所述的半導體晶粒封裝中三條外部導線。此六條外 料線係對應於此封裝巾用於第—半導體晶粒的閘極、源 5極與;及極連接,以及在半導體晶粒封裝中用於第二半導體 晶粒的閘極、源極與汲極連接。 第10圖頒不第8圖中所示的電路基底8之底面。如圖所 不’此電路基底8包括-底部不連續導電層,此導電層包含 第二源極金屬層9-2及第二閘極金屬層1〇_2。 10 同時參考第8圖與第10圖,第一源極金屬層9-1與第二 源極孟屬層9-2,以及第一閘極金屬層1〇_〗與第二閘極金屬 層10-2係機械式地連接在一起,但在晶粒封裝内卻電氣式 地彼此隔離,這是因為在兩者之間設有一絕緣層之緣故。 在此範例中,電路基底8包括一絕緣層,而在此絕緣層的相 15反側上具有不連續的導電層。然而,在其他實施例中,也 可以具有超過三個不同層。 第11圖顯示第8到第10圖中所示的組合零件之立體侧 視圖。第11圖中所顯示的許多零件均類似於第!圖到第3圖 中所顯不的零件。然而,第11圖額外地顯示一銲錫互連區 20域59,此區域可含有銲錫,以便將一個對應於第一閘極層 10-1的腿部結合到多數外部導線58中的對應外部閘極導 線。而且,一銲錫晶粒裝配件60亦被顯示成用以將第二半 導體晶粒連接到第二散熱件結構1。 弟11圖亦顯示第8圖與第10圖中所示的電路基底8之絕 16 200818418 緣層55,此絕緣層55可以由陶竟或聚合體材質所製成,且 可以電氣式地隔離絕緣層55相反兩侧上的金屬層(例如··銅 層),致使第一與第二半導體晶粒2-1與2-2係電氣式地彼此 隔離開來。 5 弟12圖顯示類似於第11圖實施例中的實施例,除了顯 示有銲錫凸塊以取代金屬線凸塊之外。第13圖與第14圖分 別钱員示第12圖中的電路基底8之頂視與底視立體圖。如同在 先鈾的實施例一樣,第一與第二源極金屬層9_ 1與9-2係藉由 一中間插入的絕緣層55而分開。第一與第二閘極金屬層 10 1〇4與1〇-2亦被此相同中間插入的絕緣層55所分開。 參考第12圖,閘極銲錫凸塊72可以電氣式地將第一半 導體晶粒2-1中的閘極區域連接到電路基底8中的第一閘極 金屬層1(M。源極銲錫凸塊74可以電氣式地將第一半導體 晶粒中的源極區域連接到電路基底8中的第一源極金屬層 15 9巧。對應的銲錫凸塊連接可以形成於第二半導體晶粒2-1 中的源極與閘極區域以及第二源極金屬層與第二閘極金屬 層之間。 第B到第16圖顯示包含第8到第14圖中的零件之封裝 的各個立體圖。第15圖顯示半導體晶粒封裝202的頂視立體 20圖。如圖所示,第一散熱件結構的第一外部表面7(a)可以透 過一模製材質11而暴露,此模製材質11可以將先前所提到 的第一與第二半導體晶粒包圍起來。如第15圖所示,不像 第6圖所示的實施例,第15圖中的實施例包括總共六條導 線’其中一組三條導線係對應於第一半導體晶粒中的第一 17 200818418 MOSFET之源極、閘極與汲極,而另 - 力、、且一條導線則對應 於弟=半導體晶粒中的第二刪FET中之源極、閘極與沒 極三第16圖顯示透過模製材fll而暴露出來的散熱件結構 之弟—表面1 (a)。
在一些情形中(例如:在S08型封裝),第_或第二外部 表面7⑷可以被焊接或直接連接到—電路板上,以便對此電 路板(未顯示)提供—條直接㈣氣與熱路徑。在此範例中, 外部導線的底部表面可以與散熱件結構的底部暴露表面共 1〇 參考第Π圖,假如需要的話,一個選擇性額外的具有 鰭片或不具有鰭片之散熱件細可以與此封裝200中的暴露 散熱件結構表面1(a)、7(a)產生熱接觸或熱結合。當此封裝 被連接到額外散熱件208或-些其他額外結構時,可以开^ -半導體晶粒封裝總成。第17圖亦顯示—片電氣絕賴伽 Η膠帶216,係設置於第-散熱結構的暴露表面7⑷與額外散 熱件期之間,此絕緣膠帶216(或其他層)可以阻止此額外的 散熱件208免於在第-與第二散熱件結構7、i的暴露表高 7(a)與1(a)之間形成導電路徑。 有許多種方式可使用上述的半導體晶粒封裝及封裝她 加成。例如’它們可以伴隨著電子系統中的其他零件(例如: 電腦系統、舰器、無線電話、電視、電源#)而安裝到電 路板上。更明轉地說,它們可以被運用於這類系統中的^ 率轉換電路。 可以使用任何適當的製程而形成本發明的實施例。例 200818418 如’本發日ΛΑ , 的一些實施例可以由以下方式所形成: 第半導體晶粒裝配至具有第—外部表面的 第二半導體晶粒裝配至具有第二外部表面的 (C) ^ 將第一半導體晶粒裝配至一中間導電元件; =)將第二半導體晶粒裝配至該中間導電元件;以及
10 製材(Γ,/至少該第—與第二半導體晶粒周圍模製-模 貝、巾該模製好賴製材歸露出該第—外部表 興弟二外部表面。 ' 將提供可被用於本發明實施例中的範例性程 之其他細節。
述的V驟可以任何適當的順序進行。例如,在上述 用乂製k封衣的氣例方法中,丨導體功率動8附晶粒可 2為銲錫與i屬線凸塊。可以在功料⑽晶粒從其先 刚存在的晶圓上被切割(例如:藉由錯片)之前或之後,而產 生此銲錫與孟屬線凸塊。也可以使用高溫銲錫或鍵有鲜錫 的銅球,而使此晶粒產生凸塊。 一獲知了具有銲锡或金屬線凸塊的晶粒之後,此具 20有凸塊的晶粒可以使用辑锡(中間溶化溫度的銲錫)而被裝 配至底口P的第-散熱件結構。可以替代地或額外地使用助 熔劑點銲。 然後,可獲得中間導電元件。如上所述,此中間導電 凡件例如可以為單一不連續金屬層(例如:船框),或者可以 19 200818418 例如為DBC基底(直接黏接銅)的多層4電路基底。斜於熟知 此項技術者來說,這些很容易在市面上靖得或輕易製造出 來。 可以使用低熔化溫度銲锡而在中間導電元件上執行一 5網版印刷製程。可以使用夾板等將具有凸塊的晶极裝:至 中間導電兀件上且執行一回流製程。然後,中間導電元件 的另一側可以網版印刷方式印刷有銲錫膏。 在執行上述追些步驟之前或之後,可以使用銲錫將另 一個具有金屬線或銲錫凸塊的晶粒裝配至頂部散熱件結 10構,此頂部散熱件結構以及具有凸塊的晶粒可以在含有先 前裝配好的凸塊晶粒之該側的相反側上被裝配至中間導電 元件’猎此形成一^隹豐晶粒結構。 可以使用模製塑模或膠帶輔助模製製程而模製出上述 結構。在一膠帶輔助模製製程中,散熱件結構的—個或兩 15個外部表面可以被膠帶所覆蓋,而執行一模製製程。對於 熟知此項技術者來說,模製製程早為已知。在執行此模製 製程之後,可移除膠帶,以暴露出先前覆蓋的散熱件結構 外部表面。在模製之後,可以執行電鍍(亦即:鍍鉛)、修剪 以及測試步驟。 20 本發明的實施例具有許多優點。首先,可以藉由增加 晶粒裝配區域達成高功率產品,而不需要改變晶粒封袭的 底面積或平台。其次,如第8圖及第17圖的實施例所示,可 以藉由堆疊晶粒且使用例如DBC基底、IMS(絕緣金屬基底) 或者在兩個導電層之間具有絕緣層的其他基底,而絕緣這 20 200818418 些晶粒’因而在一封裝中產生雙重通道功能。而且,本發 明的實施例具有兩條散熱路徑,分別通過晶粒封裝的頂部 與底部,因而可增加散熱效果。藉由增加散熱路徑,可達 到較佳的散熱效果。最後,在封裝中使用銲錫或金屬線凸 、 5塊’藉此可增加封裝中的Rdson。 - 說明書中所提到的任何位置關係,例如:「上」、「下」、 「上方」、「下方」等係用以在圖形中解釋之用,並非用以 表示實際實施例中的絕對位置。 說明書中所提到的「一」及「此」等用詞,除非另有 10額外說明,否則係用以表示一個或一個以上。而且,在說 明書中,所提到「被裝配於」以及「被連接於」等用語, 係用以表示在兩個元件之間的直接與間接連接關係(例 如·藉由插入元件)。 說明書中所使用的用詞及用語係作為解釋之用,而非 15限定用語,因此,這些用語與措辭並未打算排除圖形所顯
• 示的特色之等效置換。要知道的是,在本發明的範圍内Y ^ 仍能夠產生出不同的變化。 - 而且,本發明實施例的—個或多個特色可以與本發明 的其他實施例的-個或多個特色相結合,並不會違背树 20 明的範圍。 上述所有的專利文件、專利中請案、刊物及相關敘述, 在此均併入作為參考。 【圖式簡單説明】 第1圖是依據本發明實施例的半導體晶粒封裝之零件 21 200818418 的分解圖,顯示有金屬線凸塊。 第2圖顯不在上散熱件結構上具有金屬線凸塊的晶粒 之底視圖。 第3圖顯不第一圖中的晶粒封裝處於組裝狀態之側視 5 立體圖。 第4圖是另一晶粒封裝實施例的側視立體圖,此晶粒封 裝具有類似於第一圖中的實施例之結構。然而,使用焊锡 凸塊以取代金屬線凸塊。 第5圖及第6圖分別顯示第3圖與第4圖中所示的此種半 10導體晶粒封裝之底視圖與頂視圖。 第7圖顯示第5圖與第6圖中所顯示的此種晶粒封裝之 半導體晶粒封裝總成。 第8圖顯示依據本發明實施例的另一半導體晶粒封裝 之刀解圖,顯示一個具有電路基底形式的中間導電元件。 第9圖顯示在上散熱件結構上具有金屬線凸塊的晶粒 之底視圖。 第10圖顯示第8圖所示的封裝中之中間導電元件的立 體底視圖。 第11圖是第8圖中所示的零件被組裝好時之側視立體 20 圖。 一第12圖是第11圖所示的此種半導體晶粒封裝之側視立 體圖,然而,顯示焊錫凸塊以取代金屬線凸塊。 第13圖疋絕緣金屬基底的頂視立體圖。 第14圖疋第13圖所示的絕緣金屬基底之底視立體圖。 22 200818418 第15圖與第16圖分別為含有第8圖到第14圖所示的零 件之半導體晶粒封裝的底視圖與頂視圖。 第17圖顯示含有第15到第16圖所示的此種晶粒封裝之 半導體晶粒封裝總成。 5 【主要元件符號說明】 l··.第讀熱件結構 1⑻…第二外部表面 1(b)…主要本體 24…第一半導體晶粒 2-1⑻…第一表面 2-2…第二半導體晶粒 2- 2⑻…第一表面 3- 1、4-1···金屬線凸塊 3-2、4-2…金屬線凸塊 5···閘極導電部 6…源極導電部 7".第一散熱件結構 7⑻…第一外部表面 7(b)…主要本體 7(d)…腿部 8…電路基底 9-1…第一源極金屬層 9- 2…第二源極金屬層 10- 1…第一閘極金屬層 10-2…第二閘極金屬層 11…模製材質 32…區域 43…閘極銲錫凸塊 47、48…源極銲錫凸塊 55…絕緣層 58…導線 59"·銲錫互連區域 60…鲜錫晶粒裝酉己件 72…閘極銲錫凸塊 74…源極銲錫凸塊 88(d)…沒極導線 88(g)…閘極導電 88(s)…源極導線 112···中間導電元件 23 200818418 127…中間導電元件 208···散熱件 200…半導體晶粒封裝 216···絕緣膠帶 202…半導體晶粒封裝
24
Claims (1)
- 200818418 十、申請專利範圍: 1. 一種半導體封裝,包含: 第一散熱件結構; 第一半導體晶粒,係被裝配於該第一散熱件結構且 5 具有第一外部表面; 一中間導電元件,係被裝配至該第一半導體晶粒; 第二半導體晶粒; 第二散熱件結構,係被裝配至該第二半導體晶粒且 包含一第二外部表面;以及 10 一模製材質,係被設置於該第一與第二半導體晶粒 周圍,其中該模製材質暴露出該第一散熱件結構的第一 外部表面,且其中該模製材質暴露出該第二散熱件結構 的第二外部表面。 2. 如申請專利範圍第1項之半導體晶粒封裝,其中,該第 15 一散熱件結構包含銅。 3. 如申請專利範圍第1項之半導體晶粒封裝,其中,該第 一半導體晶粒與該第二半導體晶粒包含垂直裝置。 4·如申請專利範圍第1項之半導體晶粒封裝,其中,該第 一半導體晶粒與第二半導體晶粒包含垂直Μ Ο S F E T、 20 IGBT電晶體、BJT電晶體及二極體的其中之一以上。 5. 如申請專利範圍第1項之半導體晶粒封裝,其中,該中 間導電元件是呈現單一導電層的形式。 6. 如申請專利範圍第1項之半導體晶粒封裝,其中,該中 間導電元件是呈現具有至少一絕緣層及至少一導電層 25 200818418 的多層電路基底之形式。 7. 如申請專利範圍第1項之半導體晶粒封裝,另外包含多 數延伸自該模製材質的多數導線。 8. 如申請專利範圍第1項之半導體晶粒封裝,其中,另外 5 包含多數導電金屬線,係用以將第一半導體晶粒電連接 至第一中間導電元件且將第二半導體晶粒電連接至中 間導電元件。9· 一種用以形成半導體晶粒封裝的方法,該方法包含以下 步驟: (a) 將第一半導體晶粒裝配至具有第一外部表面的 第一散熱件結構; (b) 將第二半導體晶粒裝配至具有第二外部表面的 第二散熱件結構; (c) 將第一半導體晶粒裝配至一中間導電元件; (d) 將第二半導體晶粒裝配至該中間導電元件;以及 (e) 在至少該第一半導體晶粒與第二半導體晶粒周 圍模製一模製材質,其中經模製好的模製材質暴露出該 第一外部表面與第二外部表面。 10·如申請專利範圍第9項之方法,其中,該第一與第二半 20 導體晶粒包含垂直裝置。 11·如申請專利範圍第9項之方法,其中,該第一與第二半 導體晶粒包含垂直MOSFET。 12·如申請專利範圍第9項之方法,另外包含在將第一半導 體晶粒裝附於中間導電元件之前,在該第一半導體晶粒 26 200818418 上沉澱焊錫結構。 13.如申請專利範圍第9項之方法,另外包含在將第一半導 體晶粒裝附於中間導電元件之前,在該第一半導體晶粒 上形成金屬線凸塊。 5 14.如申請專利範圍第9項之方法,其中,該步驟(C)係在該 步驟(a)之前執行。 15. 如申請專利範圍第9項之方法,其中,該等步驟(a)至(e) 係依序執行。 16. 如申請專利範圍第9項之方法,其中,該中間導電元件 10 係呈現單一導電層的形式。 17. 如申請專利範圍第9項之方法,其中,該中間導電元件 包含一電路基底,該電路基底包括至少一絕緣層與至少 一導電層。 18. —種系統,包含如申請專利範圍第1項之半導體晶粒封 15 裝。 27
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|---|---|---|---|---|
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| US4680613A (en) | 1983-12-01 | 1987-07-14 | Fairchild Semiconductor Corporation | Low impedance package for integrated circuit die |
| US4751199A (en) | 1983-12-06 | 1988-06-14 | Fairchild Semiconductor Corporation | Process of forming a compliant lead frame for array-type semiconductor packages |
| US4772935A (en) | 1984-12-19 | 1988-09-20 | Fairchild Semiconductor Corporation | Die bonding process |
| US4890153A (en) | 1986-04-04 | 1989-12-26 | Fairchild Semiconductor Corporation | Single bonding shelf, multi-row wire-bond finger layout for integrated circuit package |
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| US4839717A (en) | 1986-12-19 | 1989-06-13 | Fairchild Semiconductor Corporation | Ceramic package for high frequency semiconductor devices |
| US4731701A (en) | 1987-05-12 | 1988-03-15 | Fairchild Semiconductor Corporation | Integrated circuit package with thermal path layers incorporating staggered thermal vias |
| US4796080A (en) | 1987-07-23 | 1989-01-03 | Fairchild Camera And Instrument Corporation | Semiconductor chip package configuration and method for facilitating its testing and mounting on a substrate |
| US5327325A (en) | 1993-02-08 | 1994-07-05 | Fairchild Space And Defense Corporation | Three-dimensional integrated circuit package |
| US5323060A (en) | 1993-06-02 | 1994-06-21 | Micron Semiconductor, Inc. | Multichip module having a stacked chip arrangement |
| US5646446A (en) | 1995-12-22 | 1997-07-08 | Fairchild Space And Defense Corporation | Three-dimensional flexible assembly of integrated circuits |
| US6133634A (en) | 1998-08-05 | 2000-10-17 | Fairchild Semiconductor Corporation | High performance flip chip package |
| US6424035B1 (en) | 1998-11-05 | 2002-07-23 | Fairchild Semiconductor Corporation | Semiconductor bilateral switch |
| KR100335480B1 (ko) | 1999-08-24 | 2002-05-04 | 김덕중 | 칩 패드가 방열 통로로 사용되는 리드프레임 및 이를 포함하는반도체 패키지 |
| KR100335481B1 (ko) | 1999-09-13 | 2002-05-04 | 김덕중 | 멀티 칩 패키지 구조의 전력소자 |
| JP2001166162A (ja) | 1999-12-09 | 2001-06-22 | Hitachi Cable Ltd | アレイ導波路型グレーティング |
| US6720642B1 (en) | 1999-12-16 | 2004-04-13 | Fairchild Semiconductor Corporation | Flip chip in leaded molded package and method of manufacture thereof |
| US6559525B2 (en) | 2000-01-13 | 2003-05-06 | Siliconware Precision Industries Co., Ltd. | Semiconductor package having heat sink at the outer surface |
| US6989588B2 (en) | 2000-04-13 | 2006-01-24 | Fairchild Semiconductor Corporation | Semiconductor device including molded wireless exposed drain packaging |
| US6556750B2 (en) | 2000-05-26 | 2003-04-29 | Fairchild Semiconductor Corporation | Bi-directional optical coupler |
| KR100370231B1 (ko) | 2000-06-13 | 2003-01-29 | 페어차일드코리아반도체 주식회사 | 리드프레임의 배면에 직접 부착되는 절연방열판을구비하는 전력 모듈 패키지 |
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| US6798044B2 (en) | 2000-12-04 | 2004-09-28 | Fairchild Semiconductor Corporation | Flip chip in leaded molded package with two dies |
| KR100374629B1 (ko) | 2000-12-19 | 2003-03-04 | 페어차일드코리아반도체 주식회사 | 얇고 작은 크기의 전력용 반도체 패키지 |
| US6469384B2 (en) | 2001-02-01 | 2002-10-22 | Fairchild Semiconductor Corporation | Unmolded package for a semiconductor device |
| US20020124955A1 (en) | 2001-03-08 | 2002-09-12 | I-Chung Tung | Attachment of a heat spreader for fabricating a cavity down plastic chip carrier |
| US6777786B2 (en) | 2001-03-12 | 2004-08-17 | Fairchild Semiconductor Corporation | Semiconductor device including stacked dies mounted on a leadframe |
| US6455924B1 (en) * | 2001-03-22 | 2002-09-24 | International Business Machines Corporation | Stress-relieving heatsink structure and method of attachment to an electronic package |
| US6891257B2 (en) | 2001-03-30 | 2005-05-10 | Fairchild Semiconductor Corporation | Packaging system for die-up connection of a die-down oriented integrated circuit |
| US6645791B2 (en) | 2001-04-23 | 2003-11-11 | Fairchild Semiconductor | Semiconductor die package including carrier with mask |
| US6893901B2 (en) | 2001-05-14 | 2005-05-17 | Fairchild Semiconductor Corporation | Carrier with metal bumps for semiconductor die packages |
| US7061080B2 (en) | 2001-06-11 | 2006-06-13 | Fairchild Korea Semiconductor Ltd. | Power module package having improved heat dissipating capability |
| US6683375B2 (en) | 2001-06-15 | 2004-01-27 | Fairchild Semiconductor Corporation | Semiconductor die including conductive columns |
| US6449174B1 (en) | 2001-08-06 | 2002-09-10 | Fairchild Semiconductor Corporation | Current sharing in a multi-phase power supply by phase temperature control |
| US6774465B2 (en) | 2001-10-05 | 2004-08-10 | Fairchild Korea Semiconductor, Ltd. | Semiconductor power package module |
| US6891256B2 (en) | 2001-10-22 | 2005-05-10 | Fairchild Semiconductor Corporation | Thin, thermally enhanced flip chip in a leaded molded package |
| US6642738B2 (en) | 2001-10-23 | 2003-11-04 | Fairchild Semiconductor Corporation | Method and apparatus for field-effect transistor current sensing using the voltage drop across drain to source resistance that eliminates dependencies on temperature of the field-effect transistor and/or statistical distribution of the initial value of drain to source resistance |
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