TW200816480A - Transistor and method for manufacturing the same - Google Patents

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200816480 九、發明說明： 本案主張2006年9月29日申請之韓國專利申請第 1 0-2006-9 5 705號之優先權，在此倂入其全文供參照。 【發明所屬之技術領域】 本發明係關於一種半導體元件及，更特別，係關於一 種可降低漏電流之電晶體與其製造方法。 【先前技術】 一般來說，電晶體包含在半導體基板上之線路中形成 之閘極（其後稱爲”閘線”），以及藉由植入η型或p型傳導 雜質於半導體基板中在該閘極之兩側曝露所形成之源極/ 汲極區。 隨著半導體元件之高度整合之趨勢，閘線之寬度已變 得愈來愈小。當此閘線寬變得較小時，當從電晶體之源極 施加電壓至汲極時，由於熱電子感應貫穿（HEIP)效應，故 可能在閘線之末端部產生漏電流，因而降低操作特性。 因此，閘線之末端部，亦即，相鄰於元件隔離層之邊 緣部，於周圍電路區中形成一具有比主動區中之閘線寬度 還寬的寬度之垂片形，以防止該漏電流由於HEIP效應而產 生。 第1 A到1 C圖爲說明傳統電晶體之示意圖。第1 B與 1C圖爲沿著第1 A圖中線A-A’與B-B 5切開之電晶體剖面 圖。 參照第1 A到1 C圖，傳統電晶體包含於半導體基板之 主動區1 〇上在指定間隔處配置之閘線20。每一閘線20之 200816480 末端部3 0係以垂片形形成而與鄰近元件隔離區之主動區 1 〇接觸，該垂片形具有一比該閘線20之線寬還寬的寬度。 與源極/汲極區連接之接觸電極4 0係配置在閘線2 0之間的 主動區10上。在此，該元件隔離區（沒有顯示）爲除了主動 區1 〇以外的剩餘區域。 在具有上述架構的電晶體中，閘線20(顯示於第1C圖 中）之末端部3 0係以垂片形形成，而此垂片形具有一比配 置於主動區10(顯示於第1Β圖中）上之閘線20的線寬還寬 的寬度。亦即，與相鄰於元件隔離區之主動區1 〇接觸之閘 線20末端部3 0係以具有一大的寬度之垂片形形成，以減 少當從電晶體之源極施加一電壓至汲極時，由於HE IP效應 而在周圍電路區中閘線2 0的末端部3 0上產生的漏電流。 然而，針對垂片來說需要一額外的空間以形成具有一 大寬度之垂片形之閘線20的末端部3 0，因而增加元件晶 片之整個尺寸。因此，降低元件的整合度。 【發明內容】 在一觀點中，本發明係提供一種電晶體，其藉由形成 末端部於一階部（stepped portion)中及增加一通道長度，而 可最小化配置在相鄰於元件隔離層之閘線的末端部上產生 之漏電流。 在另一觀點中，本發明提供一種用以製造電晶體的方 法，該電晶體可藉由增加通道長度而最小化配置在相鄰於 元件隔離層之閘線的末端部上所產生的漏電流。 依據本發明之一觀點，電晶體包含：含有由元件隔離 200816480 層界定之主動區的半導體基板；於此半導體基板之主動區 上隔出特定間隔之閘線；及於該半導體基板中飩刻特定深 度之凹結構的溝，與該閘線之末端部接觸。 在此電晶體中，該凹結構的溝係較佳地於一矩形中形 成並配置於半導體基板之主動區之末端部中。再者，較佳 地，此凹結構的溝係配置相鄰於元件隔離層。 較佳地，該閘線之末端部具有T形剖面。 此電晶體較佳地更包含於該閘線之二側上形成接觸 區 ° 至少閘線之一係較佳地包含在周圍電路區中之NM0S 電晶體或PMOS電晶體內。 依據本發明之另一觀點，電晶體包含··含有由元件隔 離層界定之主動區的半導體基板；於此半導體基板之主動 區上隔出特定間隔之閘線；及凸型結構之突出物’其自半 導體基板之表面突出特定高度，部分與該閘線之末端部接 觸。 在此電晶體中，該凸型結構之突出物係較佳地以矩形 形成，並配置於半導體基板之主動區之末端部中。再者’ 此凸型結構之突出物較佳地係配置相鄰於元件隔離層° 較佳地，該閘線之末端部具有反U型剖面凹槽’此凹 槽係面對半導體基板。 該電晶體較佳地更包含於閘線之二側上形成之接觸 區。 該閘線之至少一閘線較佳地包含於周圍電路區中之 200816480 NMOS電晶體或PMOS電晶體內。 依據本發明之再另一觀點，一種製造一電晶體之方法 包含：於含有單位區與周圍電路區之半導體基板中形成元 件隔離層；於該周圍電路區中之主動區之末端部內形成凹 結構的溝；及形成一閘線，與該凹結構的溝嚙合。 在製造一電晶體之方法中，形成一凹溝較佳地可包含 形成一光阻薄膜圖案，以覆蓋半導體基板之單位區並在周 圍電路區中曝光相鄰於元件隔離層之主動區；及透過光阻 薄膜圖案之遮罩於周圍電路區中飩刻該曝光區，以形成該 凹結構的溝。 該形成凹溝之步驟較佳地包含形成一光阻薄膜圖案， 以於半導體基板之單位區中曝光形成凹通道之區域，及於 周圍電路區中曝光相鄰該元件隔離層之主動區；及使用光 阻薄膜圖案之遮罩執行蝕刻製程，以於單位區與周圍電路 區中之凹結構的溝形成凹通道溝。 較佳地，該凹結構的溝係較佳地以矩形形成並配置相 鄰元件隔離層。 較佳地，該閘線之末端部具有一 T形剖面。 依據本發明再另一觀點，製造一電晶體之方法包含： 於含有單位區與周圍電路區之半導體基板中形成元件隔離 層；於該周圍電路區中之主動區之末端部內形成具有平坦 上表面之凸型結構之突出物；及形成一閘線，與此凸型結 構之突出物嚙合。 在製造一電晶體之方法中，形成凸型結構之突出物的 200816480 步驟中較佳地包含形成一光阻薄膜圖案’以覆蓋半導體基 板之單位區，並於周圍電路區中曝光相鄰元件隔離層之主 動區；及透過光阻薄膜圖案之遮罩，蝕刻於周圍電路區中 該曝光之區域，以形成凸型結構之突出物。 形成凸型結構之突出物的步驟更包含形成一光阻薄膜 圖案，以於半導體基板之單位區中曝光形成鰭型突出物之 區域，及於周圍電路區中曝光相鄰該元件隔離層之主動 區；及使用光阻薄膜圖案之遮罩執行蝕刻製程，以於單位 區中形成鰭型突出物，及於周圍電路區中形成凸型結構之 突出物。 較佳地，該凸型結構之突出物係以矩形形成並配置相 鄰元件隔離層。 較佳地，該閘線之末端部具有一反U型剖面。 【實施方式】 本發明之較佳實施例現在將參照附加圖式詳細說明如 下。這些實施例係僅用以說明本發明之目的，而本發明並 不拘限於此。 第2圖爲依照本發明構成之電晶體之結構之示意圖。 參照第2圖，依據本發明構成之電晶體包含於半導體 基板之主動區100上以特定間隔配置之閘線110。配置於 相鄰元件隔離區105之半導體基板之主動區10〇上的每一 閘線1 1 0之末端部1 2 0，係嚙合蝕刻一特定深度之凹結構 的溝或突出特定高度之凸型結構。在此，此電晶體於周圍 電路區中包含一 NMOS電晶體及一 pm〇S電晶體。該元件 200816480 隔離區105爲一除了主動區100以外之剩餘區，並且該元 件隔離區105與主動區100係由一如淺溝隔離（STI)之元件 隔離層（沒有顯示）分離。在圖式中，”X”指示閘線延伸之方 向及”Y”指示垂直X方向之方向。 再者，雖然沒有顯示出來，但間隔係於閘線1 1 0之二 側壁上形成，並且源極/汲極區係於曝光在閘線1 1 0之二側 面上的基板主動區100中形成。再者，接觸電極130係於 該主動區100上形成，致使此接觸電極130垂直連接源極/ 1 汲極區。 由於形成於半導體基板之主動區1〇〇中之凹結構的溝 相鄰於元件隔離區，故該閘線11 〇之末端部1 20可具有τ 形剖面。再者，由於在半導體基板之主動區1〇〇中形成之 凸型結構之突出物相鄰元件隔離區，故此閘線1 1 〇之末端 部1 20可具有反U形剖面，其中剖面中之凹槽係面向基板。 在依照本發明之電晶體中，與半導體基板之主動區100 接觸之閘線末端部1 20係形成具有一寬度，此寬度等於在 % 主動區1 0 0上形成之閘線1 1 0的線寬1 〇 〇。由於在主動區 中形成之凹結構的溝或凸型結構之突出物，故該閘線11 0 之末端部1 20具有T形剖面或反U形剖面，其中剖面中之 凹槽係面向基板。因此，閘線之通道可比傳統閘線長。因 此，所有閘線可指定具有相同線寬，同時可降低從電晶體 之源極施加電壓至汲極時由於HEIP效應於每一閘線之末 端部上產生之漏電流。 此後，將說明在單位區與周圍電路區中之閘線之末端 -10- 200816480 部。 第3到6圖顯示第2圖中沿著線C - C ’剖開之 區之剖面圖。第7圖沿著線D - D，所作之剖面圖， 圍電路區中之閘線。 參照第3圖，依照本發明之電晶體之第一閘 含閘線202，其於半導體基板200上於單位區中 一平坦底部表面。此第一閘線結構也包含於含有 Ρ Μ Ο S區域之周圍電路區中之閘線2 0 4，其中此閘 ^ 末端部藉由從基板表面蝕刻基板至特定深度，而 於相鄰元件隔離區之半導體基板200之主動區中 的溝205。再者，”X”指示延伸閘線的方向，且 直該X方向之方向。此後，X與Y之說明將被省 參照第4圖，依照本發明之電晶體之第二閘 含一閘線2 0 6，此閘線藉由從基板表面蝕刻基板 度所形成之凹槽通道而於單位區中嚙合一溝207 閘線結構也於周圍電路區中包含一閘線2 0 8，其中 ί 之末端部藉由從基板表面蝕刻基板至特定深度， 成相鄰元件隔離層之半導體基板200之主動區中 的溝2 0 9。 參照第5圖，依照本發明電晶體之第三閘線 包含一聞線2 1 0，於相鄰元件隔離層與閘線之末 導體基板200之主動區上單位區中形成具有平 面。此第三閘線結構也包含含有NMOS與PMOS 電路區中之閘線2 1 2，其中閘線2 1 2之末端部係 周圍電路 顯示於周 線結構包 形成具有 NMOS 與 線2 04之 嚙合形成 之凹結構 Υ”指示垂 略。 線結構包 至特定深 。該第二 閘線2 0 8 而嚙合形 的凹結構 結構，其 端部的半 坦底部表 區之周圍 嚙合凸型 -11- 200816480 結構之突出物，此突出物係於相鄰元件隔離層之半導體基 板200之主動區上形成，以從基板之表面突出特定高度。 參照第6圖，依照本發明電晶體之第四閘線結構包含 一閘線2 1 4，此閘線係與從半導體基板200之表面突出一 特定高度之突出物於單位區中嚙合。此第四閘線結構也於 含有NMOS與PMOS區域之周圍電路區中包含閘線216, 其中閘線2 1 6之末端部係嚙合形成於相鄰元件隔離層之半 導體基板200之主動區上而具有平坦頂部表面之凸型結構 之突出物217，以從基板之表面突出特定高度。 如第3到6圖中所示，在周圍電路區中，該電晶體之 閘線之末端部係形成以嚙合凹結構之溝20 5與209或凸型 結構之突出物2 1 3與2 1 7。因此，閘線之末端部可被形成 以具有相同於第7圖中所示之閘線線寬b之線寬a。 之後，將依據本發明之實施例說明依照本發明製造電 晶體之方法。 第8A到8C圖爲製造電晶體之方法之示意圖，其中閘 線之末端部係與依據本發明之第一實施例之凹結構的溝嚙 合。 參照第8 A圖，光阻薄膜圖案3 0 2係於含有元件隔離區 之半導體基板300上形成，以覆蓋單位區中的基板3〇〇並 選擇性地曝光周圍電路區中之基板300。在周圍電路區中， 較佳地可僅曝光相鄰於元件隔離區之區域，以與閘線之末 端部嚙合。 參照第8 B圖’在周圍電路區中，該嚙合閘線之末端部 200816480 的曝光區域係透過光阻薄膜圖案3 02之遮罩蝕刻， 成凹結構之溝3 0 4。此凹結構的溝3 0 4可以形成矩形 接著，如第8 C圖中所示，配置於特定間隔上 306與308係藉由沉積與圖案化在半導體基板300 絕緣薄膜（沒有顯示）與閘極而形成。特別地，此具 底部表面之閘線3 0 6係於單位區中形成，並且該閘 係於周圍電路區中形成，其中閘線3 0 8之末端部係 元件隔離區之凹結構的溝3 04嚙合。該閘線3 0 8之 ( 由於形成於半導體基板上之凹結構的溝3 04而具有 剖面。再者，”X”指示延伸聞線的方向且”Y”指示垂 方向之方向。此後，X與Y方向之說明將省略。 第9A到9C圖爲製造電晶體之方法之示意圖， 線之末端部係與依據本發明之第二實施例之凹結構 合。 參照第9 A圖，光阻薄膜圖案3 1 0係於含有元件 之半導體基板3 0 0上形成，以選擇性地曝光單位區 電路區中之基板3 00。在此情況下，單位區與周圍 中之曝光區域爲用以分別形成一凹通道溝與一溝 域。在周圍電路區中，較佳地可僅曝光半導體基板 主動區，以與相鄰元件隔離區之閘線之末端部嚙合 參照第9B圖，於單位區與周圍電路區中之多個 域爲透過光阻薄膜圖案3 1 0之遮罩蝕刻，致使形成 的溝3 1 1與3 1 2。該凹結構的溝3 1 2可以形成矩形？ 接著，如第9C圖中所示，配置於特定間隔上 致使形 :形狀。 之閘線 上之閘 有平坦 線3 08 與相鄰 末端部 一 T形 直該X 其中閘 的溝嚙 隔離區 與周圍 電路區 槽之區 3 0 0之 〇 曝光區 凹結構 衫狀。 之閘線 -13- 200816480 314與316係藉由沉積與圖案化在半導體基板300上之閘 絕緣薄膜（沒有顯示）與閘極而形成。特別地，於單位區中 針對凹通道形成閘線3 1 4，於周圍電路區中形成閘線3 1 6， 其中閘線3 1 6之末端部係與相鄰元件隔離區之凹結構的溝 3 1 2嚙合。由於此凹結構的溝3 1 2，故形成於周圍電路區中 之閘線3 1 6之末端部具有T形剖面。在此情況下，同時凹 通道於單位區中形成溝3 1 1，此凹結構之溝3 1 2同時於周 圍電路區中形成，因此可減少許多微影製程中的步驟。 f 如上所述，在周圍電路區中，閘線之末端部嚙合形成 於相鄰元件隔離區之半導體基板之主動區中之凹結構的 溝。因此，該通道可在形成閘線之末端部的同時被延長， 以具有相同於閘線寬度的線寬。因此，鄰近閘線之間的間 隔更可被縮短，藉以改善元件的整合性。再者，由於形成 相鄰元件隔離區之閘線的末端部以具有相同於閘線寬度之 線寬，故其可防止垂片之間的接觸，並改善元件的特性。 第10A到10C圖爲製造一電晶體之方法之·示意圖，其 < 中閘線之一末端部依據本發明之第三實施例嚙合凸型結構 之突出物。 參照第10A圖，於含有該元件隔離區之半導體基板300 上形成光阻薄膜圖案318，以覆蓋單位區中的基板3 00並 選擇性地覆蓋周圍電路區中的基板3 00。在周圍電路區中， 較佳地可僅覆蓋相鄰元件隔離區之半導體基板3 0 0之主動 區，以嚙合閘線之末端部。 參照第10B圖，在周圍電路區中，周圍電路區中之曝 -14- 200816480 光區域係透過光阻薄膜圖案3 1 8蝕刻’致使具有平坦頂部 表面之凸型結構之突出物從基板之表面突出形成。此凸型 結構之突出物3 2 0可以矩形形狀形成。在此情況下，此凸 型結構之突出物3 2 0可藉由從基板表面蝕刻半導體基板 3 00至特定深度c而形成。 接著，如第1 0C圖中所示，配置於特定間隔上之閘線 3 22與3 24藉由沉積與圖案化半導體基板3 00上之閘絕緣 薄膜（沒有顯示）與閘極而形成。閘線324之末端部具有反U ί 形剖面，其中剖面中之凹槽係面對半導體基板3 00。 第11Α到11C圖爲製造電晶體之方法之示意圖，其中 閘線之末端依據本發明之第四實施例而與凸型結構之突出 物嚙合。 ‘ 參照第11Α圖，於含有元件隔離區之半導體基板300 上形成光阻薄膜圖案3 2 6，以選擇性地覆蓋單位區與周圍 電路區中之基板 3 0 0。在周圍電路區中，較佳地可僅覆蓋 半導體基板3 00之主動區以嚙合相鄰於元件隔離區之閘線 K 的末端部。 參照第11Β圖，在單位區與周圍電路區中之曝光區係 透過光阻薄膜圖案326之遮罩而鈾刻，致使於單位區中形 成鰭型之突出物3 2 8，並且具有平坦頂部表面之凸型結構 之突出物3 3 0於周圍電路區中從基板之表面突出形成。此 凸型結構之突出物3 3 0可藉由從基板表面蝕刻半導體基板 300至特定深度d來形成。 接著’如第1 1 C圖中所示，配置於特定間隔上之閘線 -15- 200816480 3 3 2與3 3 4係藉由沉積與圖案化半導體基板3 0 0上之閘絕 緣薄膜與閘極而形成。特別地，該閘線3 3 2針對鰭通道而 於單位區中形成，並且閘線3 3 4係於周圍電路區中形成， 其中閘線3 3 4之末端部由於形成於半導體基板3 00上之凸 型結構之突出物3 3 0，故具有反U形剖面。在此情況下， 當突出物3 2 8針對鰭通道而形成於單位區中時，同時，凸 型結構之突出物3 3 0係於周圍電路區中形成，因此可減少 微影製程中許多步驟。 f 如上所述，相鄰於元件隔離區之閘線之末端部係嚙合 周圍電路區中凸型結構之突出物。此外，該通道可在形成 閘線之末端部時被延長，以具有相同於閘線寬度之線寬。 因此，鄰近閘線間之間隔更可被縮短，因而改善元件之整 合性。再者，由於形成相鄰於兀件隔離區之闊線之末纟而部 以具有相同於閘線寬度之線寬，故其可防止垂片間之接 觸，並改善元件之特性。 接著，雖然沒有顯示於圖式中’但間隔薄膜係藉由沉 ^ 積與圖案化閘線上如氮化矽薄膜之絕緣薄膜’而形成於與 凹結構的溝與凸型結構之突出物嚙合之閘線之二側壁上。 接著，藉由執行η型或P型傳導雜質之離子植入於基板之 主動區中而於半導體基板中形成源極/汲極區，因而形成電 晶體。 依據本發明製造電晶體之方法中，閘線之末端部係嚙 合蝕刻特定深度之凹結構的溝或鈾刻形成於半導體基板之 主動區中突出特定高度之凸型結構之突出物。由於與主動 -16- 200816480 區接觸之閘線的末端部具有T形剖面或反U形剖面’於剖 面中具有面對基板之凹槽，由於該溝或突出物’通道可比 一般閘線還長同時與主動區接觸之閘線的末端部係形成以 具有相同於一般閘線寬度之線寬。 如上所述，依照本發明，凹結構之溝或凸出特定高度 之凸型結構之突出物係於主動區中形成，而與閘線之末端 部接觸，因而通道可比一般閘線長，同時與主動區接觸之 閘線之末端部係形成以具有相同於一般閘線寬度之線寬。 因此，依照本發明藉由形成凹結構之溝或凸出特定高 度之凸型結構之突出物，其可降低當從電晶體之源極施加 電壓至汲極時由於HEIP效應於閘線之末端部之界面上產 生之漏電流。再者，所有閘線均可指定具有相同線寬，因 而可防止增加半導體元件晶片之尺寸。此外，藉由形成具 有相等線寬閘線的閘線下，其可確保門檻電壓之穩定性。 雖然本發明之較佳實施例已詳細說明目的，但那些所 屬技術領域中具有通常知識者將可察知各種不同修改、附 加與替換均爲可行的，而仍不脫離隨附申請專利範圍中所 界定之本發明的範圍與精神。 【圖式簡單說明】 本發明之上述與其它觀點、特徵及其它優點將從·^列 詳細說明並結合附加圖式而可被淸楚了解，其中： 第1 A到1 C圖爲說明傳統電晶體之示意圖； 第2圖爲說明依照本發明構成之電晶體之結構之示意 圖； 200816480 么自夕末端 第3到6圖爲說明單位區與周圔電路區中閘織& 部之示意圖； 第7圖顯示閘線之剖面示意圖；及 第8 A到1 1 C圖爲依據本發明之實施例製造電晶體之 方法之示意圖。 【主要元件符號說明】

10、100 20、1 10、202、204、206、208、 210、212、214、216、306、308、 314 、 316 、 322 、 324 、 332 、 334 30 、 120 40 、 130 105 200 、 300 205 、 207 、 209 、 304 、 311、 312 213 、 215 、 217 、 320 、 328 、 330 302 、 310、 318、 326 主動區 閘線 末端部 接觸電極 元件隔離區 半導體基板 溝 突出物 光阻薄膜圖案

Claims (1)

1. 200816480 十、申請專利範圍： 1 · 一種電晶體，包含： 半導體基板，含有由元件隔離層所界定之主動區； 多數閘線，於該半導體基板之主動區上隔開特定間 隔；及 凹結構之多數溝，於與閘線之末端部接觸之該半導體 基板的主動區的末端部，被蝕刻至特定深度。 2 ·如申請專利範圍第1項之電晶體，其中凹結構之該等溝 、 係形成矩形形狀。 3 .如申請專利範圍第1項之電晶體，其中該等閘線具有末 端部，而此末端部具有T形剖面。 4.如申請專利範圍第1項之電晶體，其中更包含：於閘線 之二側上形成之接觸區。 5 .如申請專利範圍第1項之電晶體，其中該等閘線至少一 個包含於周圍電路區中NMOS電晶體或PMOS電晶體內。 6 · —種電晶體^包含： ^ 半導體基板，含有由元件隔離層所界定之主動區； 多數閘線，於該半導體基板之主動區上隔開特定間 隔；及 凸型結構之多個突出物，於與該等閘線之末端部接觸 之該半導體基板的主動區的多個末端部，從半導體基板 之表面突出特定高度。 7 .如申請專利範圍第6項之電晶體，其中該凸型結構之該 等突出物係形成矩形形狀。 -19- 200816480 8 .如申請專利範圍第6項之電晶體，其中該等閘線具有含 有反U形剖面之末端部，而以剖面中之凹槽面對半導體 基板。 9 ·如申請專利範圍第6項之電晶體，其中更包含： 於該等閘線之二側上形成之接觸區。 1 〇·如申請專利範圍第6項之電晶體，其中該等閘線之至少 —者係包含於周圍電路區中之NMOS電晶體或PMOS電 晶體內。 f" . " 丨1· 一種製造電晶體之方法，包含： 於含有單位區與周圍電路區之半導體基板中形成元件 隔離層； 於周圍電路區中之主動區之末端部中形成凹結構之 溝；及 形成嚙合該凹結構之溝的閘線。 1 2 ·如申請專利範圍第1 1項之方法，其中形成凹結構之溝包 含： : 形成光阻薄膜圖案’以覆篕半導體基板之單位區，並 於周圍電路區中露出相鄰於元件隔離層之主動區；及 透過光阻薄膜圖案之遮罩蝕刻周圍電路區中之露出區 域，以形成凹結構之溝。 13.如申請專利範圍第i丨項之方法，其中形成凹結構之溝包 含： 形成光阻薄膜圖案，以露出用於半導體基板之單位區 中形成凹通道之區域，並露出周圍電路區中相鄰於元件 200816480 隔離層之主動區；及 使用該光阻薄膜圖案之遮罩執行蝕刻製程’以於單位 區中形成凹通道之溝及於周圍電路區中形成凹結構之 溝。 1 4 ·如申請專利範圍第1 1項之方法，其中該凹結構之溝係形 成矩形形狀。 1 5 .如申請專利範圍第1 1項之方法’其中該閘線具有一末端 部，而此末端部具有一 τ形剖面。 16. —種製造電晶體之方法，包含： 於含有單位區與周圍電路區之半導體基板中形成元件 隔離層； 於周圍電路區中之主動區之末端部中形成具有平坦頂 部表面之凸型結構之突出物；及 形成嚙合該凸型結構之突出物的閘線。 1 7 .如申請專利範圍第1 6項之方法，其中形成凸型結構之突 出物的步驟包含= 形成光阻薄膜圖案，以覆蓋半導體基板之單位區’並 覆蓋周圍電路區中相鄰於元件隔離層之主動區；及 透過光阻薄膜圖案之遮罩蝕刻周圍電路區中之露出® 域，以形成凸型結構之突出物。 1 8 .如申請專利範圍第1 6項之方法，其中形成凸型結構之突 出物的步驟包含： 形成光阻薄膜圖案，以覆蓋半導體基板之單位區中形 成鰭型突出物之區域，並覆蓋周圍電路區中相鄰於元件 -21 - 200816480 隔離層之主動區；及 使用該光阻薄膜圖案之遮罩執行蝕刻製程，以於單位 區中形成鰭型突出物並於周圍電路區中形成凸型結構之 突出物。 1 9.如申請專利範圍第1 6項之方法，其中該凸型結構之突出 物係形成矩形形狀。 2 0.如申請專利範圍第1 6項之方法，其中該閘線具有一末端 部，而此末端部具有一反U形剖面。 -22 -