TW200816459A - Scalable electrically eraseable and programmable memory - Google Patents

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200816459 九、發明說明： 【發明所屬之技術領域】 —本發㈣《電子可絲及可科記憶體(eeprom) 胞元。 【先前技術】 第-圖為說明傳統記憶體系統100電路圖，其包含乂 2 _電子可嫌及可程式記憶體胞元。電子可抹 較可程式記憶體胞元搬捕分別包含圓s(互補金屬 it二:取電晶體11M14 ’及非揮發性記憶體，岣 m-124。存取電晶體m及113之没極係被轉合至 位元線)端D1。同樣地’存取電晶體m及ιΐ4係被 D2°存取電晶體m-114之源極分別 體電晶體121_124之祕。非揮發性 存取ί Γ^ίΓ24，極係被共_合至源極端S12。

Su ^ 12之祕祕細朗連接至選擇線 义1，而存取電晶體lm 擇線SL2。非揮發性曰j閑極係被共同連接至選 共同連接至電晶體121_122之控制閑極係被 之# ❿轉發性記憶體電晶體123-124 之&制閘_破共同連接至控觀山。 電晶及可程式記憶體胞元-及週邊 的才1=片抹除及可程式記憶體胞元仙-綱 記憶體胞元破用來存取這些電子可抹除及可程式 週邊電晶體加包含―源極2U，_汲極212, 6 200816459 -=間極21G，及-間極介電層213。閘極介電層213具 有θ、第厚度T1 ’其係、針對用來控制該週邊電路之一第-零i而選擇。例如’厚度丁〗可視處理而定為乃埃或更少。 同樣地，週邊電晶體202包含一源極221，一汲極222，一 #工，閘;f,22〇 ’及一閘極介電層223。閘極介電層Μ3具有 乂第一厚度T2，其係針對用來控制該週邊電路之一第二電 壓而選擇。例如，厚度丁2可為300埃以處理15伏特的护

制電壓。 1 I 存取電晶體111包含具有該第二厚度T2的—閘極介電 層231選擇閘極SG1係、被放置於此閘極介電層231上。 非揮發性記憶體電晶體121 —間極介電層232，其大部份且 有接近該第二厚度Τ2的—厚度。閘極介電層232包含具有 約100i矢之一第三厚度Τ3的—薄介電穿隨區域说。可儲

C 存電荷的—浮閘FG1，係被放置於_介電層232(包含穿 随介電區域233)上。穿隧介電區域233係被放置於高推雜 N+區域235上，其係為存取電晶體lu及非揮發性記憶體 電晶體121共享的n_型源極/沒極擴散的延伸。具有一厚度 T4的複晶石夕介電層234係被放置於浮閉卿上。—控制^ 極CGH系被放置於複晶石夕介電層说上。間極介 3 之厚度T4係針制來控制非揮發性記紐電晶體i2i的該 電堡而選擇。例如’介電層234可為具有約200埃之同等 二氧化石夕厚度以處理約15伏特編製程式電壓的一組合介電 層(氧化物·氮化物·氧化物）。電子可抹除及可 胞 元1〇讀與電子可抹除及可師咖胞元1G1相同 7 200816459 為了抹除電子可抹除及可程式記憶體胞元1〇1及1〇2， 係施加一高編製程式電壓VPP(約15伏特階)至控制線CL1 及選擇線SL1。汲極端D1_D2及源極端S12係被接地。這 些情況下，非揮發性記憶體電晶體121_122之浮閘係被耦合 至編製程式電壓VPP之一部份，其足以製造來自底下擴散 延伸區域235通過薄閘極介電區域233的穿隧電流。因此， 非揮發性記憶體電晶體121_122中的穿隧電流，將捕捉超額 電子於這些非揮發性記憶體電晶體的浮閘中。這些被捕捉 電子係增加非揮發性記憶體電晶體121_122的門檻電壓(也 就是抹除非揮發性記憶體電晶體121-122)。可獨立於電子 可抹除及可程式記憶體胞元103及104來抹除電子可抹除 及可耘式纪憶體胞元1〇丨及1〇2。可替代是，可同時抹除電 子可抹除及可程式記憶體胞元1Q3及1〇4及電子可抹除及 可程式記憶體胞元1〇1及1〇2。 為了編製電子可抹除及可程式記憶體胞元1〇1的程 式，係施加高編製程式電壓VPP(15伏特)至汲極端D1及選 擇線SL1。控制線CU及選擇線SL2係被接地。源極端§12 及汲極端D2係被漂浮。這些情況下，存取電晶體ln係被 開啟，且施加高、_程式電壓vpp至非揮發性記憶體電晶 月豆121的/及極延伸區域235。跨越薄閘極介電區域233的高 電壓，係促使電子從浮閘FG1被移除，藉此使此電晶體具 有相當低門檻電壓。 存取電晶體111之汲極必須於該接處點附近具有相當 大主動區域’以正確接收高編製程式電壓。此外，存 8 200816459

取電晶體ill之選擇閑極SG 編製程式電壓VPP。釺果，丨μ貝相田大，以正確接收高 理不能縮放存取電晶體ln。同樣^微”尺寸的處 有-大_域，用以容納穿_區;電 伸擴散區域235。分別對存取電㈣ _ 體1叫24施加相同限制。因及4體電曰曰 ^ 預期具有可被縮放至次 Ο Ο • 5以處_ —電子可絲及可 呈現擴充施加電子可技险乃疋#』 菔糸、、死 抹敍可料賴體_憶體至 .35被械理以上之處理的若干解 線編製程式糕VPP從約15至 日由*咸位兀 _ 1；r^^ 主20伏特至約5伏特，來允 t收、錢子可抹除及可料記憶體胞元。“，這些解呈 ，二重要缺點’包含：⑴需施加正及負電壓至該陣列之 —例中’該記憶體操作非常複雜，⑻製造這4b電子可抹除 ^可程式記憶體所需的該處理亦非料雜，因而不易產出 官理’及㈣該電子可抹較可料記歸胞元尺寸仍相當 大，而不能證明製造該陣列所需昂責處理。 方、是’翻具有-種可克服上述缺點的改良電子可抹 除及可程式記憶體陣列 【實施方式】 二立第三圖為依據本發明一實施例的電子可抹除及可程式 记脰胞元陣列300電路圖。電子可抹除及可程式記憶體 月已元陣列3⑻包含浮閘非揮發性記憶體電晶體301-312，源 極存取電晶體321-326，字線WL1-WL4，位元線BL1-BL3， 9 200816459 源極選擇線SS12及SS34，及N-井連接NW。源極存取電 晶體321-326分別包含電晶體結構331-336，電晶體結構 341-346及電晶體結構351-356。如以下更詳細說明，各源 極存取電晶體321-326係使用一單電晶體來實施三電晶體 結構的功能。 記憶體電晶體301 -312及源極存取電晶體32丨_326係被 製造於具有第一傳導類型之一井區域中，其依序被放置於 具有與該第一傳導類型相對之第二傳導類型的一井區域 中。說明實施例中，記憶體電晶體301-312及源極存取電晶 體321-326係為n-通道裝置，使該第一井區域為p井，而 5亥第一井區域為深η-井。然而，應了解其他實施例中可反 向該傳導類型。如以下更詳細說明，源極存取電晶體 321-326内的電晶體結構351_356，係藉由形成延伸通過該 Ρ井區域接觸底下深η_井區域的Ν+區域來創造。 圯憶體電晶體301-312各屬於對應電子可抹除及可程 式^憶體胞元。因此，陣列3〇〇包含四列及三攔安排的十 二電子可抹除及可程式記憶體胞元。注意，該四列(對應字 、、泉WL1-WL4)係沿著第三圖縱軸延伸，而該三欄(對應位元 、、泉BL1-BL3)係沿著第三圖横軸延伸。雖然陣列3〇〇具有四 列及二攔’但熟練一般技術人士將可考慮本揭示建構具有 不同維度的陣列。 -陣列300中之各電子可抹除及可程式記憶體胞元，係 包含一專用非揮發性記憶體電晶體及一源極存取電晶體， -、I、相同攔中之鄰近電子可抹除及可程式記憶體胞元的 10 200816459 Γ Ο 非揮發性記憶體電晶體共享。以此法，陣列300中之電子 可抹除及可程式記憶體胞元係沿著該欄方向被成對分組。 例如，電子可抹除及可程式記憶體胞元配對315係包含源 極存取電晶體321及記憶體電晶體301及304。位於陣列 300之第一列，第一攔的該電子可抹除及可程式記憶體胞 元，係包含記憶體電晶體301及源極存取電晶體321，而位 於陣列300之第二列，第二攔的該電子可抹除及可程式記 憶體胞元，係包含記憶體電晶體304及源極存取電晶體 321。記憶體電晶體301包含被耦合至位元線BU的一汲 極被耦合至子線WL1的一控制閘極，及被耦合至源極存 取黾日日體321之電晶體結構331的一源極。記憶於雷曰财 3〇4包含被耦合至位元線BL1的一汲極，被耦合至^^線^^ 的一控制閘極，及被耦合至源極存取電晶 曰 ，則-祕。注意，源極存取電晶體321== ^晶體301及304共享。因為記憶體電晶體3〇1及綱 二=極存取電晶體321’所以各該電子可抹除及可程式記 =包=有效地需U電晶體。也就是說，電子可抹除及 胞元配對315可使用三電晶體(記憶體電晶體 師带曰^源極存取電晶體321)來儲存兩資料位元(各記 (也平均需要U電晶體來儲存各位元 兒日日體/2位兀）。因此，本發明可拙私,也 體(1.5T)電子可抹除及可程式記憶體。U.5電晶 源極存取電晶體321亦藉由電晶體結構351被耗合至 200816459 底下深N-井區域NW。如以下更詳細說明，底下深泎井區 域可當作_ 3⑻之電子可抹除及可程式記憶體胞元的共 用陣列源極。 第四圖為依據本發明—實施例的陣列3〇〇前兩列的上 佈局圖，包含記憶體電晶體3〇1_3〇6，源極存取電晶體 321 323 ’子線WL1-WL2，及源極選擇線SS12。陣列300 =最後兩列係以相同於陣列3⑻冑兩列的方式安排。為了 簡化，第四圖不顯示位元線BL丨_BL3(雖然第五A圖有說明 值兀線BL1)。第五越圖及第六A_G圖魏明可識別第四 圖之各種區域的附加參考數字。 第五A圖為沿著第四圖之區段線A_A的電子可抹除及 可程式記憶體胞元配對315橫斷關。第五B目為沿著第 四圖之區段線B-B的源極存取電晶體321_323橫斷面圖。 —如第五八及3圖顯不’電子可抹除及可程式記憶體胞 元哮列300係被製造於p_井區域5〇3中。p_井區域5〇3依 序被製造於深N-井區域5〇2中。深N_井區域獵係被製造 於P-型基板501中。第五b圖進—步說明淺溝渠絕緣區域 5〇5 ’其可將電子可抹除及可程式記憶體胞元陣列與製 造於相同基板501上的其他電路隔離。 現在來到第五A圖，記憶體電晶體3〇H系包含n_型沒 極區域62卜η-型源極區域622，隨道閉極介電層5〇6，浮 閘FG卜閘極間介電層5〇?，及字線(控制閉極)wu。同樣 地’記憶體電晶體304係包含n•型没極區域624，n_型源極 區域623，隧道間極介電層5〇6，浮間FG3，間極間介電層 12 200816459 509 ’及字線(控制閘極)WL2。接點Cl及C2係延伸通過前 金屬介電層5丨〇，並接觸η-型汲極區域621及624。位元線 BL1被形成於前金屬介電層510上，且提供接點C1及C2 之間的一傳導路徑。 源極存取電晶體321包含随道閘極介電層506，浮閘 FG2 ’閘極間介電層5〇8，及源極選擇線％12。源極存取 電晶體321亦分別分享η-型汲極區域622及623給記憶體 電晶體301及304。雖然其他實施例中亦可使用其他介電物 質，但說明實施例中，閘極間介電層5〇7_5〇9係為氧化物_ 氮化物，化物(ΟΝΟ)結構。 如第五Β圖顯示，源極存取電晶體321亦包含Ν+型指 頭區域611-612，其係與浮閘FG2校準，且向下延伸通過 P-井區域503接觸到n_井區域5〇2。同樣地，源極存取電晶 體322包含N+型指頭區域612而3,其係與浮閘FG5校準； 而源極存取電晶體323包含N+型指頭區域613_614，其係 與浮閘FG8权準。p_井區域503係被連接至陣列3⑻之若 干位置中的金屬接點(無圖示），以保存記憶體區域。 第六A-G圖為依據本發明一實施例，各製造階段期間 之記憶體電晶體301-306及源極存取電晶體321_323的上部 圖。 如第六A圖顯示，淺溝渠絕緣(STI)區域5〇5係被形成 於基板501的上表面上，藉此界定形成電晶體3〇1_3〇6及 321-323的主動區域600。深〜井區域5〇2同時被形成。少 井區域5〇3可於淺溝渠絕緣區域5〇5被形成前後被形成。 ]3 200816459 依據說明實施例，係使用0.25微米來製造電晶體301-306 及321-323。此實施例中，主動區域600係呈現〇·25微米的 尺寸W1。注意，可使用其他實施例中的其他處理及其他尺 寸來製造陣列300。亦注意，若說明與陣列3〇〇次兩列相關 聯的主動區域，係將以主動區域600繼續。

C ί. 主動區域600被界定之後，隧道閘極介電層5〇6係被 形成方；ρ-井區域503的暴露表面上。例如，隨道閘極介電 f 506可具有約7〇埃(Α)及100Α之間的一厚度。多晶矽之 第-層係被形成於最終結構上。如第六β圖顯示，此多晶 矽層接著經由第—多晶石夕遮罩製圖，形成多晶石夕問極 6〇1-6〇3。說明實施例中’各多晶石夕閘極備_6〇3係呈現約 0.4微米的-寬度W2，及約〇 25微米的一間隙奶。 ㈣多科行Ν+植入’藉此形成㈣頭 及傳導摻雜多晶梦電極601-603)。控制該Ν+ 植入使Ν+指頭區域61⑷ί工偏N+ 5〇2 〇 n FI— 侍以接觸底下深η_井區域 502乐，、C圖况明該最終結構。 „電層（無圖示)係被形成於 奋 鈿例中，該閘極間介電層係 ^ 苒上况明貝 WU及體及源極選擇線8 疋字線 形成於該第二多晶矽層上。〕弟—夕曰曰矽遮罩，係被 該第二多晶石夕遮罩，藉，飿刻该第二多晶石夕層通過 線SS12。繼續此飿刻通過該閑^ ^-默及源極選擇 層507-509(第五Α七〜° Β "電層，藉此形成介電 ^ 圖說明該最終結構。 14 200816459 如第六E圖’該蝕刻繼續通過多晶矽閘極6〇1_6〇3暴 i备。Η刀，藉此形成浮閘FG1-FG9。說明實施例中，字線 WL1-WL2呈現約〇·25微米的一寬度W4，而源極選擇線 SS12呈現約0·4微米的一寬度W5。說明實施例中，字線 WL1-WL2及源極選擇線SS12之間的間隙驚約為〇·25微 '米。 如第六F圖說明，該第二多晶矽遮罩被移除之後，η_ 型源極/汲極光阻劑遮罩(無圖示)被形成於該最終結構上， η-型源極/汲極植入被執行，藉此創造仏型源極/汲極區域 621-632(及傳導摻雜多晶矽字線WL1_WL2及源極選擇線 SS12)。隨後移除該n_型源極/汲極遮罩。 金屬介電層510係被形成於該最終結構上，而接觸 開口係被形成通過此介電層。如第六G圖說明，接點C1_C6 接著被形成於這些接觸開口中。說明實施例中，各接點 C1-C6具有約〇·25微米的一寬度W7。各接點C1_C6係與 鄰近字線WL1或WL2隔離約〇·25微米的一距離W8。接 著形成位元線BL1-BL3,使位元線BL1連接接點C1及C2; 位元線BL2連接接點C3及C4 ;而位元線BL3連接接點 C5及C6。說明實施例中，各電子可抹除及可程式記憶體胞 元具有約1.07微米的一長度，約〇·65微米的一寬度，及約 〇·696平方微米的一面積。上述方式中，可有利地使用傳統 電子可抹除及可程式記憶體處理來製造電子可抹除及可程 式記憶體陣列300。 現在說明電子可抹除及可程式記憶體陣列3⑻的操 15 200816459

Ο 作。以每列基礎來執行這些操作。例如，為了抹除記憶體 電晶體301-303的第-列，這些電晶體的控制閘極係藉由接 地字線WL1被接地。編製程式電壓νρρ(如υ伏特)係被施 加至深η-井區域502及ρ_井區域5〇3(ρ_基板5〇1係被接 地）。位兀線BL1-BU漂浮，而源極選擇線如2及撕4 係被連結至編餘式電壓vpp。這些情況下，相電流係 從P_井區域503流至記憶體電晶體301，302及303的浮間 (FG1 ’FG4及FG7)。結果’電子係從記憶體電晶體3〇1_3〇3 的浮閘被移除，藉此抹除這些記憶體電晶體。 可同時藉由將對應字線接地來抹除電子可抹除及可程 式汜憶體陣列300的其他列。例如，將字線13接地可在 抹除記憶體電晶體301-303之第-列時同時抹除記憶體電 晶體307-309之第三列。 編製程式電壓VPP係被施加至將不被抹除之記憶體電 曰曰體的控制閘極。例如，施加編製程式電壓VPP至字線 WL2至WL4 ’係將施加編製程式電壓Vpp至記憶體電晶 知304-312的控制閘極，藉此防止這些記憶體電晶體被抹 除〇 現在將說明編製程式操作。為了編製記憶體電晶體3〇1 的程式，該編製程式電壓VPP係被施加至對應字線WU， 而對應位元線BL1係被接地。深η-井區域502，p-井區域 5〇3及源極選擇線SS12亦被接地。這些情況下，穿隧電流 係從記憶體電晶體301之浮閘FG1流至p-井區域503。結 果’電子係被注入記憶體電晶體301之浮閘FG1，藉此編 16 200816459 製此記憶體電晶體。 Ο Ο 施加中間電壓VINT(如3·..5伏特）至位元嗖 BL2-BL3，係可防止記憶體電晶體3〇2及3〇3與記憶體: 晶體301㈤時被編製程式。更明確說，中間電壓彻丁^ 制這些記憶體電晶體302_303中的穿隨電流。記㈣電曰^ 302及/或記憶體電晶體3〇3可藉由將對應位元線接地而= 記憶體電晶體301同時被編製程式。例如，記憶體電晶妒 303可藉由將對應位元線接地而與記憶體電晶體則同= 編製程式(結合上述編製記憶體電晶體册財的條件）。因 此，可以母位元方式於單列内編製程式。 再者’將字線WL2_WL4祕射防止記憶體電晶體 304 ’ 307及310與兄憶體電晶體姻同時被編製程式。^ 明確說，將字、線WL2-WL4接地可抑制這些記憶體電晶體 304 ’ 307及_中的穿隧電流。記憶體電晶體删，抓及 /或310可藉由施加電壓vpp至對應字線與記憶體電晶許 3〇1同時被編製程式。例如，記憶體電晶體307可藉由施力: 電壓VPP i對應字線饥3與記憶體電晶體3〇1同時被編 製程式(結，上述編製記憶體電晶體3〇1程式的條件因 此可以每位tl方式於單攔内編製程式。注意，被選擇列 及被選擇歡叉處的所有位元均具有相同編製程式狀態。 此有用於方塊模式編寫測試圖案。 有利地，抹除及程式操作期間並不施加高編製程式電 壓VPP至記憶體電晶體购12的難接點。再者，不跨 越位兀線BL1-BL3及p_井區域5〇3或n_井區域5〇2施加該 17 200816459 南編製程式電壓VPP。再者’不跨越源極選擇線ssi2-SS34 及p-井區域503或η-井區域504施加該高編製程式電壓 VPP ^因此，源極存取電晶體321-326及記憶體電晶體 301-313可被縮放至次〇·35微米處理。 以母列基礎執彳于項取彳呆作。例如，記憶體電晶體 301-313第一列被讀取如下。約〇·5至ι·5伏特的第一讀取 電壓VR1係視感應放大器設計而定被施加至各位元線 BL1-BL3，而VDD供給電壓(約2·5伏特)被施加至對應字 線WL1及對應源極選擇線SS12。不被選擇字線WL2_WU 及對應源極ig：擇線SS34係被接地。p_井區域503及深〜井 區域502係被固定於約〇·5至ι·〇伏特的第二讀取電壓 處這些情況下，第一列中的被抹除記憶體電晶體將有明顯 讀取電流流過，而第-列中的被編製程式記憶體電晶體或 該被去選擇第二列之被抹除胞元將無明顯讀取電流流過。 被耦合至位元線BL1-BL3的感應放大器係可識別流過記憶 體電晶體301-313的讀取電流(及這些記憶體電晶體所儲存 的位70的邏輯狀態）。注意，與記憶體電晶體相關聯的 讀取電流將沿著包含深〜井區域502，11+區域611_612，源 極區域622及汲極區域621的路徑流動。以此法，深肜井 區域502可提供一共用源極區域給陣列3⑻巾的所有電子 可抹除及可程式記憶體胞元。 第七圖為電子可抹除及可程式記憶體陣列300之各種 抹除，程式及讀取操作摘要表7〇〇。 上述刼作情況下，源極存取電晶體321 -326永遠不被偏 18 200816459 壓：使穿隧電流流人或流出與這些選擇存取電晶體相關聯 的洋閘。例如，與源極存取電晶體321_323相關聯的浮閘 FG2，FG5及FG8(見第五B及六G圖）永遠不受到程式二 抹除情況約束。因此，即使這些電晶體各具有非揮發性記 憶體電晶體的基本結構，源極存取電晶體321-326均被操作 為傳統(非記憶體)電晶體。上述實施例中，係以簡化製造電

子可抹除及可程式記憶體陣列300所需之處理的方式來製 造源極存取電晶體321-326。 然而，替代實施例中，可以不同方式來製造源極存取 電晶體321-326。例如，形成n+區域611_614之後(見第六c

圖）’係可製圖案及|虫刻多晶石夕電極601-603以移除最終變 成浮閘FG2，FG5及FG8的這些電極部分。接著可以上= 第六D-G圖方式繼續處理。第八a七圖為分別沿著第五A 及B圖之相同區段線之最終源極存取電晶體821_823橫斷 面圖。此實施例之源極存取電晶體831_833將以稍微更複雜 處理代價呈現較佳效能（因為浮閘FG2，FG5&FG8已被刪 除）。替代實施例中，可進一步修改該處理，使源極存取電 晶體831-833的閘極介電層僅包含閘極介電層5〇6或僅氧化 物-氮化物-氧化物結構508(但非兩者）。另一實施例中，可 進一步修改該處理，使源極存取電晶體831_833包含一定制 閘極介電層。 雖然已結合特定實施例說明本發明，但熟練一般技術 人士應了解這些實施例的變異。因此，本發明僅受到以下 申請專利範圍的限制。 19 Ο c. 200816459 【圖式簡單說明】 第—圖為說明傳統記憶體系統的電路圖，立合 除缺可程式記憶體胞元陣列。 *第一圖為依據較佳貫施例，沿著位元線之第一圖兩鄰 接電子可抹除及可程式記憶體胞元橫斷面圖。 士立第三圖為依據本發明一實施例的電子可抹除及可程式 兄憶體胞元陣列電路圖。 第四圖為依據本發明一實施例的第三圖電子可抹除及 可式記憶體陣列前兩列的上佈局圖。 第五A圖為沿著第四圖之區段線冬A的電子可抹除及 可矛壬式§己憶體胞元配對橫斷面圖。 第五B圖為沿著第四圖之區段線B_B的三 晶體橫斷面圖。 々仔取迅 μ第六A-G圖為依據本發明一實施例，各製造階段期間 =弗三圖電子可抹除及可程式記憶體陣列前兩列的上佈局 昂七圖為依據本發明各種實施例之第三圖電子 及可私式魏辦列抹除，料及讀轉作_表。* 選擇二：獅本發明替代實施例製造之源極 20 200816459 ' 【主要元件符號說明】 100傳統記憶體系統 10M04電子可抹除及可程式記憶體胞元 11M14存取電晶體 121-124非揮發性記憶體電晶體 CL卜CL2控制線 SL1、SL2選擇線 〇 Dl、D2汲極端 S12源極端 201、212週邊電晶體 S、211、221 源極 D、212、222 汲極 G、CG1、210、220 控制閘極 SG1選擇閘極 FG1-FG9 浮閘 U 213、223、231閘極介電層 233穿隧介電區域 234複晶矽介電層 300電子可抹除及可程式記憶體胞元陣列 301-312記憶體電晶體 315電子可抹除及可程式記憶體胞元配對 321-326源極存取電晶體 331-336、341-346、351-356 電晶體結構 BL1-BL3位元線 21 200816459 WL1-WL4 字線 SS12、SS34源極選擇線 NW N井區域 506隧道閘極介電層 507、507、508、509閘極間介電層 510金屬介電層 C1-C6接點 622、623 η-型源極區域 62卜624 η-型汲極區域 505淺溝渠絕緣區域 STI淺溝渠絕緣 600主動區域 W1-W4尺寸、寬度 601-603多晶矽閘極 611-614 Ν+型指頭區域 621-632 η-型源極/没極區域

Vpp編製程式電壓

Vri第一讀取電壓 VR2第二讀取電壓

Vimt中間電壓 821-823源極存取電晶體 22

Claims (1)

1. 200816459 十、申請專利範圍： 1. 一種非揮發性記憶體陣列，包含： 一個或更多電子可抹除及可程式記憶體(EEPROM)胞 元配對，各被配置儲存兩資料位元，及包含： 一第一非揮發性記憶體電晶體； 一第二非揮發性記憶體電晶體；及 一源極存取電晶體，位於一第一井區域中，且躺合至 該第一非揮發性記憶體電晶體的一源極，該第二非揮 發性記憶體電晶體的一源極，及一第二井區域，其中 第一井區域係位於該第二井區域中。 2. 如申請專利範圍第1項的非揮發性記憶體陣列，進一 步包含耦合至該第一非揮發性記憶體電晶體之一汲 極，及該第二非揮發性記憶體電晶體之一汲極的一位 元線。 3. 如申請專利範圍第1項的非揮發性記憶體陣列，進一 〇 步包含： 一第一字線，耦合至該第一非揮發性記憶體電晶體的 一控制閘極； 一第二字線，耦合至該第二非揮發性記憶體電晶體的 一控制閘極；及 一源極選擇線，耦合至該源極存取電晶體的一閘極。 4. 如申請專利範圍第3項的非揮發性記憶體陣列，其中 該第一字線，該第二字線及該源極選擇線，係沿著一 第一軸平行延伸。 23 〇164s9 5 ϋ 、申明專利範圍第丨項的非揮發性記憶體陣列，其中 ^源極存取電晶體係包含—浮閘極電極及—控 電極。 久I/月專利範圍第1項的非揮發性記憶體陣列，其中 ^子可抹除及可程式記憶體胞元配對巾僅有的電晶 =係=該第-非揮發性記憶體電晶體，該第二非揮發 。己丨思體電晶體及該源極存取電晶體。 〜種非揮發性記憶體陣列，包含·· 或更^子可抹除及可程式記憶觀元配對，各被 -己置儲存兩資料位元，及包含: —第一非揮發性記憶體電晶體； 第二非揮發性記憶體電晶體；及 曰::存取電晶體’具有隨該第-非揮發性記憶體電 曰曰體-源極區域而連續的—第—半導體區域，隨該 ;軍發性記憶體電晶體的—源極區域而連續的— :-+導體區域，及一第三半導 =下通過-第-井區域而延伸接觸第二;忒 i亥弟—m半導體_，及該第-井巴 域係具有—第—傳導類型， = 弟名 該第-傳導類犯科的〃 井區或係具有與 得¥類型相對的-弟二傳導類型。 第7項的非揮發性記憶體陣列，進— :包含•咖玄第一非揮發性記憶體電晶二 。，及該第二非揮發性記憶體 / 元線。 电日日體之及極的一位 24 8. 200816459 元線。 9. 如申請專利範圍第7項的非揮發性記憶體陣列，進一 步包含： 一第一字線，耦合至該第一非揮發性記憶體電晶體的 一控制閘極；及 一第二字線，耦合至該第二非揮發性記憶體電晶體的 一控制閘極；及 一源極選擇線，耦合至該源極存取電晶體的一閘極。 10. 如申請專利範圍第9項的非揮發性記憶體陣列，其中 該第一字線，該第二字線及該源極選擇線，係沿著一 第一轴平行延伸。 11. 如申請專利範圍第7項的非揮發性記憶體陣列，其中 該源極存取電晶體係包含一浮閘極電極及一控制閘極 電極。 12. 如申請專利範圍第7項的非揮發性記憶體陣列，其中 各電子可抹除及可程式記憶體胞元配對中僅有的電晶 體係為該第一非揮發性記憶體電晶體，該第二非揮發 性記憶體電晶體及該源極存取電晶體。 25