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TW200814312A - Semiconductor device with reliable high-voltage gate oxide and method of manufacture thereof - Google Patents

Semiconductor device with reliable high-voltage gate oxide and method of manufacture thereof Download PDF

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TW200814312A
TW200814312A TW096127977A TW96127977A TW200814312A TW 200814312 A TW200814312 A TW 200814312A TW 096127977 A TW096127977 A TW 096127977A TW 96127977 A TW96127977 A TW 96127977A TW 200814312 A TW200814312 A TW 200814312A
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TW
Taiwan
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layer
barrier layer
boron
semiconductor device
gate
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TW096127977A
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English (en)
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TWI362110B (en
Inventor
Chyi-Chyuan Huang
Shyh-An Lin
Chen-Fu Hsu
Original Assignee
Taiwan Semiconductor Mfg
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Publication date
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Description

200814312 九、發明說明： 【發明所屬之技術領域】 右奶2明係有關於半導體元件及其形成方法，且特別 , 、 件在成長程序時，因硼擴散至高電 堡閘極乳化層所導致的不穩定。 门电 【先前技術】 :::元件已被大量的使用在各種的應用上，且變 電二；：：或缺的—部分。其中的應用包括電腦、 :為樂等。而電子元件被大量應用的理由之- 成為μH 及成本的降低。因此技術上的改良已 成為叙展丰導體元件的重要部分。 巳 以下將簡要說明用來形成半 材料，如石夕，作為„ 件的製程。將- 电卞兀件。將此材料形成—適 十里 圓的薄片。接著選擇性地以種通:疋稱為晶 需的半導體特性。最後各種二 ==可獲得所 所需的元件。 ㈢形成於日日a上以獲得 晶圓上的表面結構可 面曝露於一蝕刻劑中。—般來‘里序來完成。將晶圓表 術來進行選擇性導在微影技術；利：習：的微影技 材料平勻地沉積於晶圓表面。此 阻或其他抗蝕 —罩幕來將部份的抗㈣曝光而過 °503-A32446TWF/kai 200814312 曝光後的光阻會變得更堅硬或更脆弱，接著可利用溶劑 清除較脆弱的部份，而存留的光阻可保護晶圓表面不被 蝕刻劑所侵蝕。當晶圓蝕刻程序完成後，再將之前存留 的光阻以一適當的溶劑去除。 此外，可利用各種沉積技術將其他材料，例如金屬 或其他導電及絕緣材料等沉積於晶圓表面，例如，以化 學氣相沉積（CVD)或濺鍍法進行沉積。也可額外佈植離 子。接著，選擇性地沉積及移除各種材料，使層狀堆疊 的電子元件結構形成於晶圓表面。 早一晶圓通常含有複數個晶粒’通常各晶粒皆為相 同結構，但並非絕對。在所有製程結束後（或在中間程序 時），可對晶圓進行檢查及測試，並將損壞的部份移除或 修復。最後將分離及測試過的晶粒封裝於一硬塑膠材料 中並以外部導線連接晶粒内部。封裝完成的晶粒具有許 多的導線，又可稱為晶片。 在製程當中，電子元件可同時形成於晶圓上。當某 一材料在沉積或選擇性钱刻後，此材料可被用於許多相 同或不同的元件。因此需要小心的設計使其符合經濟效 益 例如，在高電壓混合訊號模式（high voltage mixed mode，HV-M.Μ)的應用方面，半導體元件具有一電容器結 構，置於NMOS低電壓（LV)閘極及NMOS高電壓（HV) 閘極之間，如第1A-1F圖所示。第1A-1F圖為半導體元 件10的傳統製程剖面圖，應注意的是，本文所述之“半 0503-A32446TWF/kai 6 200814312 可為一或複數個晶粒所形成的晶片，且在直 ^下’則是描述晶粒特定部份的元件或製程。 板半導體元件10的製備’首先形成基 令所幵，成 ）11料2()及卩料25。在此步驟
图、。二 用來支持三個元件（請參照第1F …上所述，g!圖的半導體元件包含此 Ϊ相關結構。接著形成場氧化結構30、31、3—2:同 ΓΓΒ之^)HV閑極氧化層35形成於ρ型井15之上，二 iTEOS㈤所不。HV間極氧化層35可利用四乙氧基石夕产 w ΓΓΥ1 orth〇siiicat^^ 二成。在，料上進行崎序以產生 的圖案，又稱為“圖案化，，。 π而罟 第二_氧化層4G形成於半導體 如弟1C圖所示。接著形成一 们表面， 性關此導電層以形成導電::夕晶石夕)，並選擇 闰私-，丄# 电、、、口構45、46及47，如第m 二成—電容器的下導電層，導電結構45 為HV閘極，導電結構4 苒5
圖所示。最後，第二導雷 乐1E 高溫氧化層5G之上以带成^ W積於多晶石夕間氧化層/ 件1〇的表面配置如二成圖：侧 =，由上述傳統製程所形成之hv閉極氧化芦且 1又不佳等缺點。而間極氧化層的低穩定度顯^是 〇503-A32446TWF/kai /曙 14312 在進行TEQU料由丨 果。因此，半導體業界 ，散所造成的結 極的方法。 可衣備高穩定度HV閘 【發明内容】 本發明提供-種高穩定度 成閑極氧化層之前沉積—離子阻二V體-件，其係在形 氧化層的穩定度。 ㈢，从增加HV閘極 本^明係提供一種半導體 圖案化成適當:構二:===成長多綱料並 層、纟一，，介電層ΐ:多二二^ 氮切層可為-薄膜。在-ί: 成於基板上（或—多晶 7 離子阻尸早層形 極氧化層分解所造成的離子擴散。 f在另-實施例中，離子阻障層包括= 鋅(ZnO ^ ^ (TaX〇yNz)、氮氧化錯(ΖΓ〇具）、氮氧化 立中x=聽修心及氮氧切版啊所構成， 中x為=之正整數，y及z為任何之非負整數。理想 同釭序中沉積電容器介電層及離子阻障層。 本毛月另提供一種半導體元件的形成方法，包括提 〇503-A32446TWF/kai 200814312 供 包括土p刑’單9日日圓，且在基板㈣成複數個井， 個井上’:井及及::7r:形成一⑽ 在此實施例中二弟:：電結構於氧化層及n型井上。 上，且—长/μ 夕日日矽氧化層接著形成於整個元件 上且一鼠化矽層形成於多曰石々气几思L 件 佳為-薄膜。在此實氮化石夕層較 介電層的一部 石夕層可作為一臀止:層形成於ρ型井上，氮化 所造成的散:可二， 在-較佳，… ㈣沉積間極氧化層。 -容哭上二 積及圖案化最後的導電層以形成 包谷σσ上極板及Η V閘極。 ，了讓本㈣之上述和其他目的、特徵 更明峨’下文特舉較佳實施例，並配人所附s 作詳細說明如下： I配口所附圖不， 【實施方式】 本發明係提供一種刹 t (HV-顧)技術來製造半導體向^堅、混合訊號模式 體元件包括-電容器設置於_“法，本發明之半導 , BH ^ 於—问電壓閘極及一低電壓閘 極之間。本發明切應料 發明之半導體元件製 7牛"^兀件之上。本 、生士从丁自旦/鄉 和因硼擴散至HV氧化區所 響。(相較之下，鱗擴散至η型井上雜 成的影響較低）。以下第2α。^ 施例。 下乐2八至邛圖係顯示本發明之一實 0503-A32446TWF/kai 200814312 第2A至2F圖為半導體元件】〇〇之製程剖面圖，本 ，明實施例之元件與第1A_1F圖之元件類似，具有一電 容器基板與一 HV閘極。與前案類似，首先在半導體基 板上形成二個井區。在此實施例中，n型井115形成於基 板1〇5中，且介於卩型井11〇及ρ型井12〇之間，如第 2Α圖所示。接著依序形成薄間極氧化層及場氧化結 構126 127、128、129 ’如第2Β圖所示。應注意的是， 上述各結構的相對尺寸可適度的改變。 利用沉積與圖案化程序，如微影技術形成第一多晶 =，’如第=圖所示之多晶石夕結構13〇及135。應注意 疋此a序巾多晶⑦結構並未形成於ρ型井⑽上。 开> 成多晶矽氧化層13 8，例如，&# 上述結構之上。接著再=成長步驟形成於 牧有丹"匕f貝一層材料，較祛.舞 (swuo,但也可使用1乂彳土為鼠化石夕 (Ta Ο N ^ -- 八他材料，例如氮氧化鈕 及，化帥養、氮氧化鋅⑽哪、碳化 夕⑸❽及㈣切（six0yNZ)之至少 何之正整數，7及2為 /、甲X為任 ,. 非負整數，如第2D圖所示。 可叙現，Si3N4層14〇在電|哭& 極板之間，可作A 人+ 為結構16Q的上下 以阻止β 1 13 4層140可作為一硼停止層， 二且止或減緩在沉積HV閘極氧 擴散出來的。在此實施例中，=p型井110所 -閘極氧化材料，並利㈣ 咖沉積技術沉積 化材料以形成間極氧化結構;45，=广^^^ X乐圖所不。 〇5〇3-A32446TWF/kai 10 200814312 在半導體元件100上f 著圖案化此多晶石夕層以形第二多晶石夕層，接 第2E圖所示。上極板i =益' 160的上極板150,如 極155形成於間極氧化層uJT4層140上，且閘 邮4 (或其他離子 。如上所述，由於利用 避免硼擴散，使間極具極氧化層⑷以 層是用來阻止或減緩由p H於料阻障 此又稱為“硼阻障層，，。土 所擴散出來的硼，因 $發明之半導體元件的製 弟二井及第三井之間，形 ^括⑦置弟一井於 第三井上，形成第__ 魏層於第―、第二及 形成弟二導電結構於氧化及#井上以及 氮化矽（SisN4)離子阻障声 —方。接著沉積一 其中此Si3N4層形成於第S一及第—二^二、及第三井上， 二氧化層，形成第三導 —^电結構之上。形成第 導雷社Μ呈古c. 構於弟—井上，其中哕筮 W、.、口構具有&義層，且第 ，、中。亥弟- 形成第四導電結構於第三 層為一介電層，最後 -閑極，以作為—高電；間極：：第：導電結構可形成 為一 Ρ型井。 在—貫施例中，第三井 在另一實施例中，叫乂層可 !旦（Tax〇yNz)、氫氧化錯降⑽括—或複數個氮氧化 化石夕(叫)及氫氧化邦叫队），=化鋅⑽yNz)、碳 數，y及z為任何之非負整數。一 X為任何之正整 此實施例之形成方法包括 夕日日矽氧化膜，例 〇503-A32446TWF/kai 11 200814312 如在沉積Si3N4層 刖刊用 (epitaXial-growth)形成。在另—f m二程序 程序形成第二氧化層。第三及第四 ^咖沉積 可在同—程序中沉積而成。 、、-構，如夕晶矽， 在另—實施例中，本發明係提供— 形成方法，包括提供-基板，形成 +¥脰凡件的 沉積-氮切層於p型井上， 卜井於絲板上， (或其他離子阻障層）及p型井^ H =氮化石夕 ::成此氧化層，以及形成-導電結構於氧^ 閉極，例如，可作為-高電厂勵J 二=::方法更包括形成—電容器鄰接至此閘 電層㈣成一第—極板，形成-介 -二於弟極板之上’此介電層包括氧化 :弟二極板於介電層之上。閑極及第二極板可以相 材料及早一的多晶矽圖案化層形成。 ° 、 在-實施例巾，較佳同時形錢 此氮切於P型井上。此方 層及4 物之介電層於第一極板上，且在 多晶條 多晶石夕氧化物。^且在切前絲成此 雖然本發明已以較佳實施例揭露如±，秋 ==明，任何熟習此技藝者，在不脫離= 圍内’當可作些許之更動與潤飾，因此本發明 ί耗圍當視後附之申請專利範圍所界定者為準。 〇503-A32446TWF/kai 12 200814312 【圖式簡單說明】 第1A圖顯示在基板上形成p型井及η型井區。 第1Β圖顯示形成場氧化結構，及一 HV閘極氧化層 形成於Ρ型井區上。 第1C圖顯示第二閘極氧化層形成於半導體元件的 整個表面。 第1D圖顯示形成導電結構。 第1Ε圖顯示多晶矽間氧化層/高溫氧化層形成於導 電結構上。 第1F圖顯示第二導電層沉積於多晶矽間氧化層/高 溫氧化層上以形成電容器的上導電層。 第2Α圖顯示半導體基板上形成ρ型井及η型井區。 第2Β圖顯示依序形成薄閘極氧化層及場氧化結構。 第2C圖顯示多晶矽結構形成於閘極氧化層上。 第2D圖顯示形成場氧化結構後沉積氮化矽材料層。 第2Ε圖顯示形成閘極氧化結構。 第2F圖顯示本發明之半導體結構。 【主要元件符號說明】 10〜半導體元件； 12〜基板； 15、25〜Ρ型井； 20〜Ν型井； 30、31、32、33〜場氧化結構； 35〜HV閘極氧化層； 40〜第二閘極氧化層； 45、46、47〜導電結構； 50〜多晶矽間氧化層/高溫氧化層； 0503-A32446TWF/kai 13 200814312 55〜第二導電層； 105〜基板； 115〜η型井； 126、127、128、129 130、135〜多晶碎結構 13 8〜多晶石夕氧化層； 145〜閘極氧化結構； 155〜閘極； 100〜半導體元件； 110、】20〜ρ型井，· 125〜薄閘極氧化層·， 場氧化結構； j 140〜氮化矽（Si3N4)層； 15 0〜上極板； 160〜電容器結構。 0503-A32446TWF/kai 14

Claims (1)

  1. 200814312 十、申請專利範圍·· 1· 一種半導體元件，包括·· 一電容器；包括： 一第一導電層； 第二導電層，設置於該第一導電層上方； 硼阻障層，設置於該第一及第二導電層之間作為 一介電層；以及 , 一高電壓閘極，鄰近該電容器；包括： ； 一硼阻障層；以及 一導電層，設置於該硼阻障層上。 2·如申請專利範圍第丨項所述之半導體元件，其 該硼阻障層包括氮化矽（Si3N4)。 八 3·如申請專利範圍第1項所述之半導體元件，其中 "亥硼阻障層包括氮氧化鈕（TaxOyNz)、氮氧化錯 (Zr〇yNz)、氮氧化鋅(Zn〇yNz)、碳化梦⑻❽及氮氧化石夕 (1 (SlX〇yNz)之至少一種材料，其中X為任何之正整數，y及 I Z為任何之非負整數。 ^及 ^ 4·如申請專利範圍第1項所述之半導體元件，其中 該高電壓閘極更包括—第—氧化層及—第二氧化層了且 兩者以該硼阻障層隔離。 >如申請專利範圍第丨項所述之半導體元件，其中 忒电谷态之硼阻障層及該高電壓閘極之硼阻障層由— 一程序沉積而成。 6.如申請專利範圍第5項所述之半導體元件，其中 0503-A32446TWF/kai 200814312 該硼阻障層為一薄膜。 8.如申請專利範圍第1項所述之半 括一低電壓（LV)閘極。 9·如申請專利範圍第8項所述之半 该低電閘極包括一硼阻障層。 7·如申請專利範圍第6項所述之 該硼阻障層的厚度在100至5〇〇入之間。、 /、中 導體元件，更包 導體元件，其中 」〇.如申請專利範圍第i項所述之半導體元件 该咼電壓閘極形成於一 ！）型井上。 ’、 + L如申請專利範㈣1項所述之半導體元件，其中 該電容器形成於一 n型井上，且該高電壓閘極形 型井上。 、P 12.如申凊專利範圍第〗1項所述之半導體元件，更 包括一低電壓閘極形成於一 p型井上。 13 ·如申凊專利範圍第12項所述之半導體元件，其
    中該η型井設置於該低電壓閘極之p型井及該高電壓閘 極之p型井之間。 14· 一種半導體元件，包括： 一基板，包括一p型井；以及 一高電壓閘極結構，形成於該P型井之上，其中該 高電閘極壓結構包括一形成於一硼阻障層上之閘極。 15·如申請專利範圍第14項所述之半導體元件，其 中該硼阻障層包括氮化矽（Si3N4)。 16·如申請專利範圍第14項所述之半導體元件，其 0503-A32446TWF/kai 16 200814312 =阻障層包括氮氧化趣(TaA,Nz)、氮氧化結 =他）、氮氧化鋅(Zn〇yNz)、碳化邦抑及氮氧化石夕 h〇yNz)之至少一種材料，其中χ為任何之正整數， ζ為任何之非負整數。 ^ 二·—如申請專利範圍第14項所述之半導體元件，更 包括—氧化層’該氧化層以—氮切層與該？型井隔離。 18.如申請專利範圍帛ί4項所述之半導體元件 广電容器’該電容器包括一下極板、上極板及 電層介於上極板與下極板之間。 19 · 一種半導體元件，包括·· 一電容器，包括： 一第一導電層； ;以及 一導電層之 間 一第二導電層，設置於該第一導電層上 一氮化矽（SisN4)層，設置於該第一及第 其作為一介電層；以及 一高電壓閘極，鄰近該電容器，包括： 一第一氧化層； 一氮化矽（Si3N4)層； 一第二氧化層；以及 該氮化矽（Si3N4) 包括： 一導電層，設置於該第一氧化層 層及該第二氧化層之上。 20· 種半導體元件的製造方法 提供一基板； 其步驟包括： 形成一電容器於該基板上 0503-A32446TWF/kai 17 200814312 形成一第一導電層； 形成—硼阻障層於該第一導電層之上； π第二導電層於該硼阻障層之上，其中該硼阻 p 早層作為—介電層；以及 -厭=!:成一高電壓閑極於該電容器附近，其中該高 ::甲°匕括一硼阻障層，以及-導電層於該硼阻障層 之上。 21.如申請專利範圍第2〇項所述之半導體元件的製 化方法，其中該硼阻障層包括氮化矽（以#4)。 如申°月專利辜巳圍第20項所述之半導體元件的製 二該Λ阻障層包括氮氧化组(τ_、氮氧 化石夕（six〇yNZ、、鼠乳、化辞(Zn〇yNz)、碳化石夕（SixCy)及氮氧 y及z為任何之非負整數。 玉數 23. 如申請專利範圍第如項所述之半導體元件的製 I”卜展其中該高電壓閘極更包括-第-氧化層及-第 —羊 爿，且兩者以該硼阻障層隔離。 24. Μ請專利範圍第％項所述之半導體元件的彭 二声由其^該^器之雜障層及該高電壓閘極之· 丨且丨早層由一早一程序沉積而成。 = ·，=請專利範圍第2〇項所述之半導體元件的製 。方法其中該硼阻障層為一薄膜。 26. $申請專利範圍第2()項所述之半導體元件㈣ ^法，其中該硼阻障層的厚度在100至500A之間。 〇503-A32446TWF/kai 18 200814312 匕括形成一低電壓（LV)閘極於 造方=申請專觸第27項所述之 ^ "中°亥低電閘極包括一硼阻障層。 、生29_如申請專利範圍第20項所述之半導體元件的製 造方法，其中該高電壓閘極形成於一 P型井上。 、 30.如中請專利範圍第2()項所述之半導體元件的製 造方法，其中該電容器形成於―n型井上，且該厚 閘極形成於一 P型井上。 土 31·如申請專利範圍第3〇項所述之半導體元件的製 造方法，更包括一低電壓閘極形成於一 p型井上。衣 32·如申請專利範圍第η項所述之半導體元件的製 造方法，其中該η型井設置於該低電壓閘極之p型井及 該高電壓閘極之p型井之間。 0503-A32446TWF/kai 19
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